TWI505642B - All - digital Spread Spectrum Clock Generation Circuit with Electromagnetic Interference Effect Decay and Its Control Method - Google Patents

Description

具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法

本發明係有關於一種時脈電路及其控制方法，特別是指一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法。

近年來，數位裝置風行已久，在以數位裝置傳播、交換與處理數位資訊時，皆需依據時脈訊號，同步傳輸資料，以處理數位訊號，甚至是數位訊號中所夾帶之資料，例如：電腦架構中的中央處理器需配合時脈訊號，用以驅使中央處理器內部之各數位電路配合時脈訊號存取資料、處理資料或控制硬體；另外，在行動裝置中，亦需要以時脈來觸發數位資訊的發送與傳輸；數位裝置之間的資料存取需先同步時脈，方能正確地存取資料。在上述之同步時脈的過程中，其所採用之技術手段可區分為進行除頻與倍頻，進一步得到時脈頻率不同但仍同步之不同時脈，方便在不同的數位電路間協調數位資料的處理。

然而，數位系統在使用數位時脈電路所提供之數位時脈訊號時，隨著時脈速度不斷的提升，其面臨了一個電磁干擾(Electromagnetic Interference,EMI)上的問題，即數位時脈電路所提供之時脈訊號為電磁干擾的主要來源，因此，數位系統需要克服時脈訊號所產生之電磁干擾，且如何讓電磁干擾衰減(EMI Reduction)已是現今電子系統設計中不可或缺的一部分。 大多數關於降低時脈產生之電磁干擾效應的應用方案為利用展頻時脈產生器(Spread-Spectrum Clock Generator，SSCG)。現近，許多展頻時脈產生器之電路架構被發表，傳統類比展頻時脈產生器(Analog Spread-Spectrum Clock Generator,Analog SSCG)對於電壓控制振盪器的控制電壓直接進行三角調變(Triangular Modulation)，達到讓輸出頻率展頻的效果，然而其通常需要使用相當大的電容用於迴路濾波，因而會占用相當大的晶片電路面積。此外，在考量製程飄移的情況下，電容數值變化可高達30%左右，因而會導致使用傳統展頻時脈產生器架構之迴路，可能會發生迴路不穩定的問題。

目前已發表之數位展頻時脈產生器則大多利用一△-Σ調變器(delta-sigma modulator，DSM)，對除頻器之除頻倍數進行N/N+1的切換，而讓輸出時脈頻率調變之形態趨近於三角調變。然而由於鎖相迴路仍然在三角調變進行時，依據參考時脈訊號的頻率與相位，對振盪器進行調整。因此鎖相迴路對參考時脈訊號的持續追蹤會干擾到三角調變的進行，所以量測到的輸出頻率調變多數趨近為一弦波調變(Sine Modulation)。因為弦波調變於頻譜上觀察，在展頻頻率範圍的兩邊會產生峰值功率，因而導致電磁干擾效應的衰減效果降低。Hershey-kiss調變可解決上述電磁干擾衰減效應降低之問題，然而Hershey-kiss調變之調變方式較為複雜，將會導致展頻時脈產生器的電路設計複雜度大為增加。因此習知展頻時脈產生器並未能有效克服電磁干擾衰減效應降低的問題，即使現今有克服電磁干擾衰減效應降低的技術，卻未能廣泛應用於現今大量生產的生產技術中，因此，產業應用中，仍需要一種有效降低電磁干擾效應兼可避免電路複雜度增加的技 術。

再者，傳統類比展頻時脈產生器有晶片面積過大以及功耗過高的問題，且受限於電壓控制方式，無法操作於低電壓(<1.0V)系統，因而導致傳統類比展頻時脈產生器無法輕易設計在次微米之製程中使用低電壓工作。又傳統類比展頻時脈產生器容易受到製程、電壓、溫度飄移(Process,voltage,temperature(PVT)variations)之影響，而容易導致傳統類比展頻時脈產生器整體電路之運作失常。

有鑑於此，本發明提出一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法，其利用直接對數位時脈振盪器(Digital Controlled Oscillator，DCO)進行三角調變的方式，來達成對輸出時脈訊號展頻的效果，本發明並使用參考時脈訊號與除頻時脈訊號之週期計數並比較，以調整輸出時脈訊號，來達成維護展頻時脈訊號的中心頻率，避免隨製程、電壓、溫度等變化，造成中心頻率飄移。

本發明之主要目的，係提供一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法，其利用參考時脈訊號與除頻時脈訊號之計數並比較的方式，來維護輸出展頻時脈訊號的中心頻率，避免製程、電壓、溫度飄移之影響。

本發明之次要目的，係提供一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法，其提供較為簡化之電路。

本發明之另一目的，係提供一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法，其藉由數位展頻時脈控制單 元直接經由△-Σ調變器控制數位時脈振盪器之輸出時脈訊號，因而產生比起傳統架構更接近三角調變的輸出，增加電磁干擾衰減效果。

為了達到上述所指稱之各目的與功效，本發明係揭示了一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法，其包含一相位頻率偵測單元、一展頻時脈控制單元、一數位時脈振盪器、一△-Σ調變器、一除8單元、一數位迴路濾波器、一除頻單元與一頻率偵測單元。其中△-Σ調變器的工作時脈速度為輸出時脈訊號頻率經調變除頻單元除頻，又輸出時脈訊號經一除頻單元輸出一除頻時脈訊號，除頻倍數M可經由外界輸入設定。本發明之輸出時脈頻率展頻範圍(SPREAD_RANGE，SR)可經由外界輸入設定，以適應各不同應用需求。

該相位頻率偵測單元偵測一參考時脈訊號與一除頻時脈訊號，以產生一偵測訊號至該展頻時脈控制單元。其中該頻率偵測單元亦偵測參考時脈訊號與除頻時脈訊號，以產生一參考時脈計數訊號與一除頻時脈計數訊號至該展頻時脈控制單元。該展頻時脈控制單元先依據相位頻率偵測單元產生之偵測訊號，對參考時脈訊號追蹤其相位與頻率，並控制△-Σ調變器，讓數位時脈振盪器產生所需之輸出時脈中心頻率。接著該展頻時脈控制單元不再根據相位頻率偵測單元的輸出訊號，而直接控制△-Σ調變器，對數位時脈振盪器輸出頻率進行三角調變，達成對輸出時脈展頻的目的。該展頻時脈控制單元會於每次三角調變週期結束，輸出頻率回至中心頻率處時，依據頻率偵測單元輸出之計數訊號，調整輸出時脈頻率，維護展頻時脈訊號中心頻率的穩定性。藉此，以提供較簡化之展頻時脈產生電路，以及增加電磁干擾衰減效果 。

10‧‧‧全數位展頻時脈產生電路

12‧‧‧相位頻率偵測單元

14‧‧‧展頻時脈控制單元

16‧‧‧數位時脈振盪器

18‧‧‧除頻單元

20‧‧‧頻率偵測單元

22‧‧‧△-Σ調變器

24‧‧‧除8單元

26‧‧‧數位迴路濾波器

up‧‧‧訊號

down‧‧‧訊號

control_code‧‧‧調變器控制訊號

avg_code‧‧‧均分訊號

dco_code‧‧‧振盪器控制訊號

count_ref‧‧‧參考時脈計數訊號

count_div‧‧‧除頻時脈計數訊號

REF_CLK‧‧‧參考時脈訊號

DIV_CLK‧‧‧除頻時脈訊號

sdm_clk‧‧‧調變時脈訊號

SR‧‧‧展頻範圍

第一圖為本發明之一實施例之方塊圖；第二圖為本發明之一實施例之流程圖；第三圖為本發明之偵測展頻時脈中心頻率飄移示意圖；以及第四圖為本發明之輸出時脈中心頻率調整流程圖。

為使 貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：請參閱第一圖，其為本發明之一實施例之的電路圖。如圖一所示，本發明之全數位展頻時脈產生電路10係包含一相位頻率偵測單元12、一展頻時脈控制單元14、一數位時脈振盪器16、一除頻單元18與一頻率偵測單元20。此外，全數位展頻時脈產生電路10進一步包含一△-Σ調變器22、一除8單元24與一數位迴路濾波器26。

相位頻率偵測單元12係耦接展頻時脈控制單元14與除頻單元18，以接收一參考時脈訊號REF_CLK與一除頻時脈訊號DIV_CLK而產生複數偵測訊號至展頻時脈控制單元14，其中該些偵測訊號包含一第一電位訊號與一第二電位訊號，本實施例係分別以up訊號與down訊號作為舉例說明；本實施例之展頻時脈控制單元14為一展頻時脈(Spreading-Spectrum Clock，SSC)控制器，其更耦接相位頻率偵測單元12、頻率偵測單元20、△-Σ調變器22與數位迴路濾波器26，並接收一展頻範圍之輸入訊號(SPREAD_RANGE， SR)，因而展頻時脈控制單元14接收相位頻率偵測單元12與頻率偵測單元20所產生之該些偵測訊號並依據該些偵測訊號產生一調變器控制訊號(control_code)，經△-Σ調變器22產生振盪器控制訊號(dco_code)後，控制數位時脈振盪器16產生一輸出時脈訊號OUT_CLK。除頻單元18接收該輸出時脈訊號OUT_CLK，而對應產生該除頻時脈訊號DIV_CLK。頻率偵測單元20亦接收該參考時脈訊號REF_CLK與該除頻時脈訊號DIV_CLK，以對應產生一參考時脈計數訊號count_ref與一除頻時脈計數訊號count_div至展頻時脈控制單元14。

此外，本發明之△-Σ調變器22，其接收展頻時脈控制單元14所產生之調變器控制訊號control_code而對應產生一振盪器控制訊號dco_code至數位時脈振盪器16，以控制數位時脈振盪器16產生該輸出時脈訊號OUT_CLK，使用△-Σ調變器22的目的為提升數位時脈振盪器16的平均解析度。除8單元24係耦接於數位時脈振盪器16與△-Σ調變器22，以作為一調變除頻器而依據輸出時脈訊號OUT_CLK產生一降頻之時脈訊號sdm_clk提供為△-Σ調變器22之運作時脈，本實施例係以除8單元作為舉例說明，但本發明之調變除頻器並不局限於除8，更可為除2、4或除16甚至依據使用需求而除頻，例如：除32、除64。且展頻時脈控制單元14更耦接一數位迴路濾波器26，數位迴路濾波器26係依據調變器控制訊號control_code產生一均分訊號avg_code至展頻時脈控制單元14，用於降低參考時脈抖動對輸出時脈訊號OUT_CLK中心頻率的影響。

復參閱第一圖，頻率偵測單元20所產生之參考時脈計數訊號count_ref與除頻時脈計數訊號count_div係計數參考時脈訊號 REF_CLK與除頻時脈訊號DIV_CLK在一個三角調變週期之中累計的週期數。展頻時脈控制單元14依據參考時脈計數訊號count_ref與除頻時脈計數訊號count_div之計數是否相等，可判斷輸出時脈訊號OUT_CLK之中心頻率是否因為PVT Variations產生飄移。展頻時脈控制單元14比較參考時脈計數訊號count_ref與除頻時脈計數訊號count_div之計數，如第四圖所示，經展頻時脈控制單元14判斷後，會決定應該要增加或減少調變器控制訊號control_code以對映增加或減少輸出時脈之中心頻率，以持續維護輸出時脈訊號在進行展頻時，中心頻率的穩定性。

由上述可知，本發明之頻率偵測單元20係接收參考時脈訊號REF_CLK以及由數位時脈振盪器16透過除頻單元18所回授之除頻時脈訊號DIV_CLK，而讓頻率偵測單元20藉此回授控制展頻時脈控制單元14所輸出之調變器控制訊號control_code，因而透過△-Σ調變器22控制並調整數位時脈振盪器16所輸出之輸出時脈訊號OUT_CLK的時脈中心頻率。

請一併參閱第一圖至第四圖，其為本發明之一較佳實施例之方塊圖、展頻流程圖、偵測展頻時脈中心頻率飄移之示意圖與輸出時脈中心頻率調整流程圖。如圖二所示，本發明之全數位展頻時脈產生電路之控制方法之步驟包含如下：步驟S100：追蹤輸入訊號之相位與時脈頻率；步驟S110：展頻初始化設定；步驟S120：判斷展頻時脈控制單元之操作狀態；步驟S130：判斷並調整時脈中心頻率；步驟S140：增加輸出時脈頻率並計數；步驟S150：降低輸出時脈頻率並計數； 步驟S160：判斷計數值是否等於展頻範圍(SR)；步驟S170：判斷計數值是否等於二倍展頻範圍(SR)；以及步驟S180：控制單元之操作狀態更新，並歸零計數值。

於步驟S100中，相位頻率偵測單元12持續偵測參考時脈訊號REF_CLK與除頻時脈訊號DIV_CLK，以產生至少一偵測訊號，如up訊號或down訊號，並傳送至展頻時脈控制單元14，在此步驟中，展頻時脈控制單元14工作如同一般的鎖相迴路控制器，會依據相位頻率偵測單元12輸出之偵測訊號，調整調變器控制訊號control_code，以便調整數位時脈振盪器16的輸出頻率。當完成對參考時脈訊號的相位與頻率追蹤後，輸出時脈OUT_CLK頻率應為參考時脈REF_CLK頻率的M倍，其中M為除頻倍數，可經由外界輸入設定。當迴路完成首次對參考時脈的相位與頻率鎖定後，展頻時脈控制單元14便不再參考相位頻率偵測單元12的輸出訊號，之後展頻時脈控制單元14進入展頻模式；於步驟S110中，初始化展頻時脈控制單元14之設定值，如目前調變器控制訊號control_code數值設定為數位迴路濾波器26輸出至展頻時脈控制單元14之均分訊號avg_code，展頻狀態(S)初始值設定為1，計數值count初始值設定為0。

於步驟S120中，展頻時脈控制單元14判斷目前操作狀態，當展頻狀態(S)為1 or 3時，會接續執行步驟S140，當展頻狀態為2時，會接續執行步驟S150，當展頻狀態為4時，則是會接續執行步驟S130。於步驟S140中，展頻時脈控制單元14累加調變器控制訊號control_code數值(control_code=control_code+1)，增加輸出時脈頻率，並同時累加count數值(count=count+1)。接著於步驟S160中，展頻 時脈控制單元14判斷目前累加的count數值是否已經達到展頻範圍(SR)，如果未達展頻範圍，則重複步驟S140，持續增加輸出時脈頻率。反之，如果累加的count數值已達展頻範圍，則接續執行步驟S180，更新展頻狀態(S=S+1)，並將count數值歸零。

於步驟S120中，當展頻狀態(S)為2時，會接續執行步驟S150。於步驟S150中，展頻時脈控制單元14累減調變器控制訊號control_code數值(control_code=control_code-1)，減少輸出時脈頻率，並累加count數值(count=count+1)。接著於步驟S170中，展頻時脈控制單元14判斷目前累加的count數值是否已經達到展頻範圍(SR)的兩倍，如果未達展頻範圍的兩倍，則重複步驟S140，持續減少輸出時脈頻率。反之，如果累加的count數值已達展頻範圍的兩倍，接續執行步驟S180，更新展頻狀態(S=S+1)，並將count數值歸零。圖三中顯示了調變輸出之頻率對時間的變化關係，輸出時脈的頻率將會呈現一三角調變，以達成對輸出時脈頻率展頻的目的。圖二中的展頻範圍(SR)可經由外界輸入設定，可以用於設定圖三中展頻的頻率範圍。展頻狀態(S)改變為4之後，再更新狀態便會回至1，完成一個三角調變週期。

請參閱第三圖，頻率偵測單元20接收參考時脈訊號REF_CLK以及來自於除頻單元18之除頻時脈訊號DIV_CLK，而對應產生參考時脈計數訊號count_ref與除頻時脈計數訊號count_div至展頻時脈控制單元14，因而讓展頻時脈控制單元14對參考時脈訊號REF_CLK與除頻時脈訊號DIV_CLK進行週期數計數，其計數的週期時間如第三圖所示，即為一三角調變週期。

於圖二步驟S120中，當展頻狀態(S)為4時，會接續執行步驟S130。請接續參閱第四圖，為S130步驟的詳細說明。

承接上述，如第四圖所示，在S130步驟中，展頻時脈控制單元14依據參考時脈計數訊號count_ref與除頻時脈計數訊號count_div之計數值進行比較，並依據比較結果判斷接續執行之步驟，該判斷步驟包含：

步驟S131：判斷參考時脈計數訊號count_ref與除頻時脈計數訊號count_div是否相等；

步驟S132：判斷參考時脈計數訊號count_ref與除頻時脈計數訊號count_div相減之絕對值是否大於一門檻值；

步驟S133：增加輸出時脈頻率；

步驟S134：判斷參考時脈計數訊號count_ref是否大於除頻時脈計數訊號count_div；

步驟S135：判斷參考時脈計數訊號count_ref是否大於除頻時脈計數訊號count_div；以及

步驟S136：減少輸出時脈頻率。

步驟S135：判斷參考時脈計數訊號count_ref是否大於除頻時脈計數訊號count_div；以及

步驟S136：減少輸出時脈頻率。

步驟S135：判斷參考時脈計數訊號count_ref是否大於除頻時脈計數訊號count_div；以及

步驟S136：減少輸出時脈頻率。

於步驟S131中，展頻時脈控制單元14判斷是否需要調整輸出時脈OUT_CLK的中心頻率，當參考時脈計數訊號count_ref與除頻時脈計數訊號count_div相等時，代表除頻時脈之平均頻率與參 考時脈之平均頻率相同，即不需執行輸出時脈訊號OUT_CLK中心頻率調整，因而跳出步驟S130。當參考計數訊號count_ref與除頻計數訊號count_div不相等時，接續執行步驟S132；於步驟S132中，展頻時脈控制單元14係判斷計數電路是否會有溢出的運算結果，當參考時脈計數訊號count_ref之計數與除頻時脈計數訊號count_div相減之結果小於門檻值時，接續執行步驟S134，當參考時脈計數訊號count_ref之計數與除頻時脈計數訊號count_div相減之結果大於門檻值時，接續執行步驟S135。其中步驟S132所使用之門檻值係決定於頻率偵測單元20所能計數之位元數量，例如：若頻率偵測單元20所能計數之位元數量為6位元，則門檻值為32，若頻率偵測單元20所能運算之位元數量為n位元，則門檻值為2的n-1次方。

於步驟S134中，展頻時脈控制單元14於未有溢出運算結果的情況下，判斷接續之調整動作，當參考時脈計數訊號count_ref之計數大於除頻時脈計數訊號count_div之計數時，即表示除頻時脈訊號DIV_CLK之平均頻率較慢於參考時脈訊號REF_CLK之平均頻率，因此接續執行步驟S133。當參考時脈計數訊號count_ref之計數小於除頻時脈計數訊號count_div之計數時，即表示除頻時脈訊號DIV_CLK之平均頻率較快於參考時脈訊號REF_CLK之平均頻率，因此接續執行步驟S136；於步驟S133中，展頻時脈控制單元14增加調變器控制訊號(control_code=control_code+1)，驅使△-Σ調變器22產生對應增加時脈頻率之振盪器控制訊號dco_code，因而讓數位時脈振盪器16增加輸出時脈頻率；於步驟S136中，展頻時脈控制單元14減少調變器控制訊號(control_code=control_code-1)，驅使△-Σ調變器22產生對應 減少時脈頻率之振盪器控制訊號dco_code，因而讓數位時脈振盪器16減少輸出時脈頻率。

於步驟S135中，展頻時脈控制單元14於有溢出運算結果的情況下，判斷接續之調整動作，此時當參考時脈計數訊號count_ref之計數大於除頻時脈計數訊號count_div之計數時，即表示除頻時脈計數訊號count_div之數值發生溢位，因此表示除頻時脈訊號DIV_CLK之平均頻率較快於參考時脈訊號REF_CLK之平均頻率，因此接續執行步驟S136。當參考時脈計數訊號count_ref之數值小於除頻時脈計數訊號count_div之計數時，即表示參考時脈計數訊號count_ref之數值發生溢位，因此表示參考時脈訊號REF_CLK之平均頻率較快於除頻時脈訊號DIV_CLK之平均頻率，因此接續執行步驟S133。

綜上所述，本發明為一種具電磁干擾效應衰減之全數位展頻時脈產生電路及其控制方法，其提供數位時脈振盪器透過除頻單元提供回授之除頻訊號至頻率偵測單元，以供回授二計數訊號至展頻時脈控制單元，即回授參考時脈計數訊號與除頻時脈計數訊號至展頻時脈控制單元，藉此在每次三角調變週期結束，輸出時脈頻率回至中心頻率時，微調輸出時脈的中心頻率。如此，本發明藉由直接對數位時脈振盪器之直接控制進行三角調變而達成展頻動作並降低EMI的影響，同時減少電路設計複雜度。

惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

本發明係實為一具有新穎性、進步性及可供產業利用者，應 符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈 鈞局早日賜准專利，至感為禱。

10‧‧‧全數位展頻時脈產生電路

12‧‧‧相位頻率偵測單元

14‧‧‧展頻時脈控制單元

16‧‧‧數位時脈振盪器

18‧‧‧除頻單元

20‧‧‧頻率偵測單元

22‧‧‧△-Σ調變器

24‧‧‧除8單元

26‧‧‧數位迴路濾波器

Claims (10)

1. 一種具電磁干擾效應衰減之全數位展頻時脈產生電路，其包含：一展頻時脈控制單元，其接收並依據至少一相位與頻率偵測訊號及一參考時脈計數訊號與一除頻時脈計數訊號，產生一調變器控制訊號；一相位頻率偵測單元，其接收並偵測一參考時脈訊號與一除頻時脈訊號，並對應產生該相位與頻率偵測訊號；一數位時脈振盪器，其依據該調變器控制訊號產生一輸出時脈訊號；一除頻單元，其耦接該數位時脈振盪器，並接收該輸出時脈訊號，以對該輸出時脈訊號進行除頻而產生一除頻時脈訊號；以及一頻率偵測單元，其接收該除頻時脈訊號與該參考時脈訊號，並依據該除頻時脈訊號與該參考時脈訊號產生該參考時脈計數訊號與該除頻時脈計數訊號，該展頻時脈控制單元依據該參考時脈計數訊號與該除頻時脈計數訊號而調整該輸出時脈訊號之一中心頻率。
2. 如申請專利範圍第1項所述之全數位展頻時脈產生電路，其中該展頻時脈控制單元讀取並比較該參考時脈計數訊號與該除頻時脈計數訊號之計數，當該參考時脈計數訊號之計數大於該除頻時脈計數訊號之計數時，該展頻時脈控制單元控制該輸出時脈訊號增加時脈頻率，當該除頻時脈計數訊號之計數大於該參考時脈計數訊號之計數時，該展頻時脈控制單元控制該輸出時脈訊號降低時 脈頻率。
3. 如申請專利範圍第1項所述之全數位展頻時脈產生電路，更包含：一△-Σ調變器，其耦接於該展頻時脈控制單元與該數位時脈振盪器之間，該△-Σ調變器依據該調變器控制訊號產生一振盪器控制訊號至該數位時脈振盪器，該數位時脈振盪器接收該振盪器控制訊號並對應產生該輸出時脈訊號；以及一調變除頻器，其依據該輸出時脈訊號產生一調變時脈訊號至該調變器，該△-Σ調變器依據該調變時脈訊號控制該振盪器控制訊號之輸出。
4. 如申請專利範圍第3項所述之全數位展頻時脈產生電路，其中該△-Σ調變器控制該數位時脈振盪器對該輸出時脈訊號進行三角調變。
5. 如申請專利範圍第1項所述之全數位展頻時脈產生電路，更包含：一數位迴路濾波器，其接收該展頻時脈控制單元所輸出之該調變器控制訊號並對應產生一均分訊號至該展頻時脈控制單元。
6. 如申請專利範圍第1項所述之全數位展頻時脈產生電路，其中該相位與頻率偵測訊號包含一第一電位訊號與一第二電位訊號，該展頻時脈控制單元依據該第一電位訊號與該第二電位訊號控制對參考時脈訊號的頻率與相位追蹤。
7. 一種全數位展頻時脈產生電路之控制方法，其包含：一相位與頻率偵測單元偵測一參考時脈訊號與一除頻時脈訊號，以產生一相位與頻率偵測訊號；一頻率偵測單元偵測一參考時脈訊號與一除頻時脈訊號，以產生一參考時脈計數訊號與一除頻時脈計數訊號；一展頻時脈控制單元依據該相位與頻率偵測訊號與該參考時脈計 數訊號與該除頻時脈計數訊號，產生一調變器控制訊號；一數位時脈振盪器依據該調變器控制訊號產生一輸出時脈訊號；以及重新執行上述之所有步驟並依據該參考時脈計數訊號與該除頻時脈計數訊號調整控制該輸出時脈訊號之一中心頻率。
8. 如申請專利範圍第7項所述之全數位展頻時脈產生電路之控制方法，其中於一數位時脈振盪器依據該調變器控制訊號產生一輸出時脈訊號之步驟中包含：一△-Σ調變器依據該調變器控制訊號產生一振盪器控制訊號；以及該數位時脈振盪器依據該振盪器控制訊號控制該輸出時脈訊號，以改變該輸出時脈訊號之輸出頻率。
9. 如申請專利範圍第8項所述之全數位展頻時脈產生電路，其中該△-Σ調變器控制該數位時脈振盪器對該輸出時脈訊號進行三角調變。
10. 如申請專利範圍第7項所述之全數位展頻時脈產生電路之控制方法，其中於依據該參考時脈訊號與該除頻時脈訊號調整控制該輸出時脈訊號之中心頻率之步驟中，其為該展頻時脈控制單元讀取並比較該參考時脈計數訊號與該除頻時脈計數訊號，當該參考時脈計數訊號之計數大於該除頻時脈計數訊號之計數時，控制該輸出時脈訊號增加時脈頻率，當該除頻時脈計數訊號之計數大於該參考時脈計數訊號之計數時，控制該輸出時脈訊號降低時脈頻率。