JP2004349866A - クロック生成回路 - Google Patents
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Abstract
【課題】ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間の短縮するクロック生成回路を提供すること。
【解決手段】第1の分周器50が、VCO40の出力クロックを分周してシステムクロックを生成し、第2の分周器60が、VCO40の出力クロックを分周して比較用クロックを生成し、位相比較器10が、入力ロックと比較用クロックの位相を比較して、UP信号およびDOWN信号を出力し、カウンタ20が、パワーオンリセット信号により初期値を設定した後、UP信号およびDOWN信号をカウントし、DA変換器30が、カウンタ20のカウント値を電圧値に変換して、VCO40の発振周波数を制御する。
【選択図】 図1
【解決手段】第1の分周器50が、VCO40の出力クロックを分周してシステムクロックを生成し、第2の分周器60が、VCO40の出力クロックを分周して比較用クロックを生成し、位相比較器10が、入力ロックと比較用クロックの位相を比較して、UP信号およびDOWN信号を出力し、カウンタ20が、パワーオンリセット信号により初期値を設定した後、UP信号およびDOWN信号をカウントし、DA変換器30が、カウンタ20のカウント値を電圧値に変換して、VCO40の発振周波数を制御する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、フェーズ・ロック・ループ(PLL:Phase Looked Loop)を用いたクロック生成回路に関するものであり、特に、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路に関するものである。
【0002】
【従来の技術】
様々な用途の電卓に共通に使用するためのICとして開発されたマイクロコンピュータは、現在、炊飯器やエアコン、全自動洗濯機などのタイマーや温度調節、水量調節などに用いられている。今では、家庭電化製品の組み込みコンピュータとして、産業用機器の制御部品として、パーソナルコンピュータに組み込まれプロセッサとして利用されている。
【0003】
また、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の1チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が1チップで実現可能となっている。これにより、高速動作のマイクロプロセッサを実現するとともに、マイクロコンピュータの周辺回路としてAD変換器やDA変換器などのアナログ回路も含めた1チップマイコンが実現されている。
【0004】
周波数の高い高速なクロックを1チップマイコンの外部で生成すると、ノイズ源となったり、消費電力が増加したりする。そのため、一般的には、マイクロコンピュータの動作周波数よりも低い周波数のクロックを外部から入力し、チップ内でPLL回路を用いて外部から入力されたクロックを逓倍して高速なクロックを生成し、生成したクロックでマイクロコンピュータを動作するようにしている。
【0005】
PLL回路を用いて入力クロックよりも高い周波数のクロックを生成する場合、位相比較器が、電圧制御発振器(VCO:Voltage Controlled Oscillator)の出力クロックを分周器で所定の値で分周して生成した比較用クロックと入力クロックとの位相を比較する。位相比較器は、電圧制御発振器の発振周波数を高くする場合にはUP信号を、発振周波数を低くする場合にはDOUN信号をチャージポンプに出力し、チャージポンプがUP信号およびDOUN信号に基づいて発生したデジタルパルスを、コンデンサなどで構成されるローパスフィルタが、電圧制御発振器の発振周波数を制御可能な安定したアナログ電圧レベルに平滑化して、電圧制御発振器を制御するようにしている。
【0006】
しかしながら、ローパスフィルタであるコンデンサは、1チップマイコンの外部に接続されており、外来のノイズの影響により電位が不安定になりやすいという問題があった。すなわち、圧制御発振器の発振周波数を制御する信号が不安定になり、安定したクロックを得ることができないという問題があった。
【0007】
また、外来のノイズの影響を避けるためにコンデンサを1チップマイコンの内部に設けた場合、コンデンサの容量が大きいために、チップ面積が大きくなってしまうという問題があった。
【0008】
このような問題を改善するために、従来技術では、位相比較器が出力するUP信号及びDOWN信号をカウントアップおよびカウントダウンし、そのカウント値をDA変換器により電圧に変換し、電圧制御発振器のクロック周波数を可変するようにしている(たとえば、特許文献1参照)。
【0009】
【特許文献1】
特開昭62−249524号公報
【0010】
【発明が解決しようとする課題】
マイクロコンピュータに入力するクロックをPLL回路により生成する場合、マイクロコンピュータのシステムリセット期間内に、所望のクロックを発生させてロックする必要がある。しかしながら、上記従来技術では、UP信号およびDOWN信号をカウントするカウンタの初期値により、所望のクロックを安定してさせるまでのロック時間が変化するため、システムリセット期間内に、安定したクロックを確実に生成することができないという問題があった。
【0011】
この発明は上記に鑑みてなされたもので、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路を得ることを目的としている。
【0012】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるクロック生成回路は、マイクロコンピュータとともにチップ内に内蔵され、外部から入力される入力クロックに基づいてシステムクロックを生成し、生成したシステムクロックを前記マイクロコンピュータにクロックを供給するクロック生成回路において、電圧制御発信器の出力クロックを所定の値に分周した前記システムクロックを前記マイクロコンピュータに出力する第1の分周器と、前記電圧制御発振器の出力クロックを所定の値に分周して比較用クロックを生成する第2の分周器と、前記比較用クロックと前記入力クロックとの位相を比較して、前記比較用クロックの位相が前記入力クロックの位相より遅れている場合にはアップ信号を、前記比較用のクロックの位相が前記入力クロックの位相より進んでいる場合にはダウン信号を出力する位相比較器と、前記チップ内に電源が投入されたことを示すパワーオンリセット信号により、カウントを開始する初期値を設定するとともに、前記アップ信号が入力されるとカウント値をインクリメントし、前記ダウン信号が入力されるとカウント値をデクリメントするカウンタと、前記カウンタのカウント値を電圧値に変換するデジタル・アナログ変換器と、前記電圧値に変換されたカウント値に基づいて、発振周波数を調整してクロックを生成する前記電圧制御発振器と、を備えることを特徴とする。
【0013】
この発明によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしている。
【0014】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック生成回路の好適な実施の形態を詳細に説明する。
【0015】
図1および図2を用いて本発明の実施の形態を説明する。図1は、この発明における実施の形態のクロック生成回路の構成を示すブロック図である。この発明における実施の形態のクロック生成回路は、位相比較器10と、カウンタ20と、DA変換器30と、電圧制御発振器(以下VCOとする)40と、第1の分周器50と、第2の分周器60とを備えている。
【0016】
位相比較器10は、外部から入力される入力クロックXINと第1の分周器50で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックXINの位相よりも進んでいる場合にはDOWN信号を“L”に、比較用クロックの位相が入力ロックの位相よりも進んでいる場合にはUP信号を“H”にする。
【0017】
カウンタ20は、電源が投入されたことを示すパワーオンリセット信号がアサートの時に、カウントを開始する初期値を設定する。そして、位相比較器10からUP信号が入力されるとカウントアップし、位相比較器10からDOWN信号が入力されるとカウントダウンするアップ・ダウンカウンタである。なお、パワーオンリセット信号は、チップの外部から入力してもよいし、図示していないが、チップ内のパワーオンリセット回路から入力するようにしてもよい。
【0018】
パワーオンリセットがアサートの時にカウンタに設定する初期値には、第1の分周器50がVCO40から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定する。具体的には、たとえば、第1の分周器50が、VCO40の出力クロックを2分周する場合には、VCO40がマイクロコンピュータの製品使用の周波数の2倍の周波数のクロックを生成するようなカウント値を設定する。
【0019】
DA変換器30は、基準電圧に基づいてカウンタ20のカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値VCNTをVCO40に出力する。なお、DA変換器30に入力される基準電圧は、外部端子から入力してもよいし、チップ内に搭載されているAD変換器やDA変換器などのアナログ回路の基準電圧と共用してもよい。また、DA変換器30は、カウント値に対して単調に増減する特性を持っており、入力であるカウント値が小さいと出力電圧値VCNTの電圧が低く、カウント値が大きいと出力電圧値VCNTの電圧値が高くなる。
【0020】
VCO40は、出力電圧値VCNTに基づいて発振周波数を調整して、入力クロックXINよりも高い周波数のクロックを生成する。具体的には、VCO40は、たとえば、出力電圧値VCNTの電圧値に依存して発進周波数を変化させるオシレータで構成され、出力電圧値VCNTの電圧が高ければ発振周波数が高くなり、出力電圧値VCNTの電圧が低ければ発振周波数が低くなる。なお、VCO40の出力電圧範囲は、マイクロコンピュータで使用する。
【0021】
第1の分周器50は、VCO40で生成したクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【0022】
第2の分周器60は、VCO40で生成したクロックを入力クロックXINと同じ周波数になるように分周して、比較用クロックを生成する。
【0023】
つぎに、この発明における本実施の形態のクロック生成回路の動作を説明する。パワーオンリセットがアサートになると、カウンタ20は、カウントを開始する初期値を設定し、カウント動作を開始する。
【0024】
位相比較器10は、外部から入力される入力クロックXINと第1の分周器50で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックXINの位相よりも遅れている場合、位相比較器10は、VCO40の発振周波数を上げるためのUP信号をカウンタ20に出力する。比較の結果、比較用クロックの位相が入力クロックXINの位相よりも進んでいる場合、位相比較器10は、VCO40の発振周波数を下げるためのDOUN信号をカウンタ20に出力する。
【0025】
カウンタ20は、位相比較器10からUP信号が入力された場合、カウント値をインクリメントし、DOWN信号が入力された場合、カウント値をデクリメントする。そして、カウント値をDA変換器30に出力する。
【0026】
DA変換器30は、基準電圧に基づいてカウンタ20から入力されたカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値VCNTをVCO40に出力する。
【0027】
VCO40は、DA変換器30から入力される出力電圧値VCNTに基づいて、発進周波数を調整して、入力クロックXINよりも高い周波数のクロックを生成する。そして、生成したクロックを第1の分周器50と第2の分周器60とに出力する。
【0028】
第1の分周器50は、VCO40から入力されたクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【0029】
第2の分周器60は、VCO40で生成したクロックを入力クロックXINと同じ周波数になるように分周して、比較用クロックを生成する。そして、比較用クロックを位相比較器10に出力する。
【0030】
このようなフィードバックループにより、VCO40は、入力クロックXINを逓倍して所定の周波数のクロックを生成する。
【0031】
図2のタイミングチャートを参照して、位相比較器10が出力するUP信号とDOWN信号により、VCO40の発進周波数を調整する動作を説明する。図2の場合、位相比較器10は、第2の分周器60で生成される比較用クロックの位相が入力クロックXINの位相より遅れている場合、UP信号を“L”にし、比較用クロックの位相が入力クロックXINの位相より進んでいる場合、DOWN信号を“H”にするものとする。
【0032】
比較用クロックの位相が入力クロックXINの位相よりも遅れている場合、位相比較器10は、VCO40の発振周波数を上げるためのUP信号を“L”にする。カウンタ20は、UP信号が入力されると、カウント値をインクリメントとする。図2の場合、カウンタ20のカウント値が“N”となっており、カウンタ20は、UP信号が入力される毎にカウントアップして、カウンタ値を“N+1”、“N+2”、“N+3”、“N+4”、“N+5”としている。DA変換器30は、カウンタ20のカウント値を電圧値に変換して出力電圧値VCNTを出力する。カウンタ20のカウント値が1ずつ増加しているので、DA変換器30の出力電圧値VCNTの電圧値も高くなる。VCO40は、出力電圧値VCNTの電圧値が高くなっているので、発振周波数を上げてクロックを生成する。
【0033】
比較用クロックの位相と入力クロックXINの位相とが等しい場合、位相比較器10は、UP信号もDOWN信号も出力しない。したがって、カウンタ20のカウント値は変化しない。図2の場合、カウント値は“N+5”に固定されている。カウント値が変化しないので、DA変換器30の出力電圧値VCNTも固定されており、VCO40の発振周波数も変化しない。
【0034】
比較用クロックの位相が入力クロックXINの位相より進んでいる場合、位相比較器10は、VCO40の発振周波数を下げるためのDOUN信号を“H”にする。カウンタ20は、DOUN信号が入力されると、カウント値をデクリメントする。図2の場合、カウンタ20のカウント値が“N+5”になっており、“N+4”、“N+3”、“N+2”、“N+1”、“N”としている。カウンタ20の値が1ずつ減少しているので、DA変換器30の出力電圧値VCNTの電圧値も低くなる。VCO40は、出力電圧値VCNTの電圧が低くなっているので、発振周波数を下げてクロックを生成する。
【0035】
このようにこの実施の形態では、パワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を、第1の分周器が電圧制御発振器から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定するようにしたため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【0036】
また、DA変換器の出力範囲を、マイクロコンピュータが動作するクロックの周波数を中心値とした所定の範囲に設定するようにしているため、DA変換器の性能を限定することができ、DA変換器の面積を小さくすることができる。
【0037】
さらに、DA変換器の基準電圧をチップ内に搭載さえている他のアナログ回路と共用するようにしているため、チップの外部端子の増加を抑制することができる。
【0038】
【発明の効果】
以上説明したように、この発明にかかるクロック生成回路によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしているため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【図面の簡単な説明】
【図1】この発明における実施の形態のクロック生成回路の構成を示すブロック図である。
【図2】この発明における実施の形態のクロック生成回路の動作を説明するための図である。
【符号の説明】
10 位相比較器、20 カウンタ、30 DA変換器、40 電圧制御発振器、50 第1の分周器、60 第2の分周器。
【発明の属する技術分野】
本発明は、フェーズ・ロック・ループ(PLL:Phase Looked Loop)を用いたクロック生成回路に関するものであり、特に、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路に関するものである。
【0002】
【従来の技術】
様々な用途の電卓に共通に使用するためのICとして開発されたマイクロコンピュータは、現在、炊飯器やエアコン、全自動洗濯機などのタイマーや温度調節、水量調節などに用いられている。今では、家庭電化製品の組み込みコンピュータとして、産業用機器の制御部品として、パーソナルコンピュータに組み込まれプロセッサとして利用されている。
【0003】
また、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の1チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が1チップで実現可能となっている。これにより、高速動作のマイクロプロセッサを実現するとともに、マイクロコンピュータの周辺回路としてAD変換器やDA変換器などのアナログ回路も含めた1チップマイコンが実現されている。
【0004】
周波数の高い高速なクロックを1チップマイコンの外部で生成すると、ノイズ源となったり、消費電力が増加したりする。そのため、一般的には、マイクロコンピュータの動作周波数よりも低い周波数のクロックを外部から入力し、チップ内でPLL回路を用いて外部から入力されたクロックを逓倍して高速なクロックを生成し、生成したクロックでマイクロコンピュータを動作するようにしている。
【0005】
PLL回路を用いて入力クロックよりも高い周波数のクロックを生成する場合、位相比較器が、電圧制御発振器(VCO:Voltage Controlled Oscillator)の出力クロックを分周器で所定の値で分周して生成した比較用クロックと入力クロックとの位相を比較する。位相比較器は、電圧制御発振器の発振周波数を高くする場合にはUP信号を、発振周波数を低くする場合にはDOUN信号をチャージポンプに出力し、チャージポンプがUP信号およびDOUN信号に基づいて発生したデジタルパルスを、コンデンサなどで構成されるローパスフィルタが、電圧制御発振器の発振周波数を制御可能な安定したアナログ電圧レベルに平滑化して、電圧制御発振器を制御するようにしている。
【0006】
しかしながら、ローパスフィルタであるコンデンサは、1チップマイコンの外部に接続されており、外来のノイズの影響により電位が不安定になりやすいという問題があった。すなわち、圧制御発振器の発振周波数を制御する信号が不安定になり、安定したクロックを得ることができないという問題があった。
【0007】
また、外来のノイズの影響を避けるためにコンデンサを1チップマイコンの内部に設けた場合、コンデンサの容量が大きいために、チップ面積が大きくなってしまうという問題があった。
【0008】
このような問題を改善するために、従来技術では、位相比較器が出力するUP信号及びDOWN信号をカウントアップおよびカウントダウンし、そのカウント値をDA変換器により電圧に変換し、電圧制御発振器のクロック周波数を可変するようにしている(たとえば、特許文献1参照)。
【0009】
【特許文献1】
特開昭62−249524号公報
【0010】
【発明が解決しようとする課題】
マイクロコンピュータに入力するクロックをPLL回路により生成する場合、マイクロコンピュータのシステムリセット期間内に、所望のクロックを発生させてロックする必要がある。しかしながら、上記従来技術では、UP信号およびDOWN信号をカウントするカウンタの初期値により、所望のクロックを安定してさせるまでのロック時間が変化するため、システムリセット期間内に、安定したクロックを確実に生成することができないという問題があった。
【0011】
この発明は上記に鑑みてなされたもので、ノイズの影響に強く、出力クロックのジッタ成分を抑えるとともにロック時間を短縮するクロック生成回路を得ることを目的としている。
【0012】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるクロック生成回路は、マイクロコンピュータとともにチップ内に内蔵され、外部から入力される入力クロックに基づいてシステムクロックを生成し、生成したシステムクロックを前記マイクロコンピュータにクロックを供給するクロック生成回路において、電圧制御発信器の出力クロックを所定の値に分周した前記システムクロックを前記マイクロコンピュータに出力する第1の分周器と、前記電圧制御発振器の出力クロックを所定の値に分周して比較用クロックを生成する第2の分周器と、前記比較用クロックと前記入力クロックとの位相を比較して、前記比較用クロックの位相が前記入力クロックの位相より遅れている場合にはアップ信号を、前記比較用のクロックの位相が前記入力クロックの位相より進んでいる場合にはダウン信号を出力する位相比較器と、前記チップ内に電源が投入されたことを示すパワーオンリセット信号により、カウントを開始する初期値を設定するとともに、前記アップ信号が入力されるとカウント値をインクリメントし、前記ダウン信号が入力されるとカウント値をデクリメントするカウンタと、前記カウンタのカウント値を電圧値に変換するデジタル・アナログ変換器と、前記電圧値に変換されたカウント値に基づいて、発振周波数を調整してクロックを生成する前記電圧制御発振器と、を備えることを特徴とする。
【0013】
この発明によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしている。
【0014】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック生成回路の好適な実施の形態を詳細に説明する。
【0015】
図1および図2を用いて本発明の実施の形態を説明する。図1は、この発明における実施の形態のクロック生成回路の構成を示すブロック図である。この発明における実施の形態のクロック生成回路は、位相比較器10と、カウンタ20と、DA変換器30と、電圧制御発振器(以下VCOとする)40と、第1の分周器50と、第2の分周器60とを備えている。
【0016】
位相比較器10は、外部から入力される入力クロックXINと第1の分周器50で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックXINの位相よりも進んでいる場合にはDOWN信号を“L”に、比較用クロックの位相が入力ロックの位相よりも進んでいる場合にはUP信号を“H”にする。
【0017】
カウンタ20は、電源が投入されたことを示すパワーオンリセット信号がアサートの時に、カウントを開始する初期値を設定する。そして、位相比較器10からUP信号が入力されるとカウントアップし、位相比較器10からDOWN信号が入力されるとカウントダウンするアップ・ダウンカウンタである。なお、パワーオンリセット信号は、チップの外部から入力してもよいし、図示していないが、チップ内のパワーオンリセット回路から入力するようにしてもよい。
【0018】
パワーオンリセットがアサートの時にカウンタに設定する初期値には、第1の分周器50がVCO40から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定する。具体的には、たとえば、第1の分周器50が、VCO40の出力クロックを2分周する場合には、VCO40がマイクロコンピュータの製品使用の周波数の2倍の周波数のクロックを生成するようなカウント値を設定する。
【0019】
DA変換器30は、基準電圧に基づいてカウンタ20のカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値VCNTをVCO40に出力する。なお、DA変換器30に入力される基準電圧は、外部端子から入力してもよいし、チップ内に搭載されているAD変換器やDA変換器などのアナログ回路の基準電圧と共用してもよい。また、DA変換器30は、カウント値に対して単調に増減する特性を持っており、入力であるカウント値が小さいと出力電圧値VCNTの電圧が低く、カウント値が大きいと出力電圧値VCNTの電圧値が高くなる。
【0020】
VCO40は、出力電圧値VCNTに基づいて発振周波数を調整して、入力クロックXINよりも高い周波数のクロックを生成する。具体的には、VCO40は、たとえば、出力電圧値VCNTの電圧値に依存して発進周波数を変化させるオシレータで構成され、出力電圧値VCNTの電圧が高ければ発振周波数が高くなり、出力電圧値VCNTの電圧が低ければ発振周波数が低くなる。なお、VCO40の出力電圧範囲は、マイクロコンピュータで使用する。
【0021】
第1の分周器50は、VCO40で生成したクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【0022】
第2の分周器60は、VCO40で生成したクロックを入力クロックXINと同じ周波数になるように分周して、比較用クロックを生成する。
【0023】
つぎに、この発明における本実施の形態のクロック生成回路の動作を説明する。パワーオンリセットがアサートになると、カウンタ20は、カウントを開始する初期値を設定し、カウント動作を開始する。
【0024】
位相比較器10は、外部から入力される入力クロックXINと第1の分周器50で生成された比較用クロックとの位相を比較する。比較の結果、比較用クロックの位相が入力クロックXINの位相よりも遅れている場合、位相比較器10は、VCO40の発振周波数を上げるためのUP信号をカウンタ20に出力する。比較の結果、比較用クロックの位相が入力クロックXINの位相よりも進んでいる場合、位相比較器10は、VCO40の発振周波数を下げるためのDOUN信号をカウンタ20に出力する。
【0025】
カウンタ20は、位相比較器10からUP信号が入力された場合、カウント値をインクリメントし、DOWN信号が入力された場合、カウント値をデクリメントする。そして、カウント値をDA変換器30に出力する。
【0026】
DA変換器30は、基準電圧に基づいてカウンタ20から入力されたカウント値を電圧値に変換する。そして、変換した電圧値である出力電圧値VCNTをVCO40に出力する。
【0027】
VCO40は、DA変換器30から入力される出力電圧値VCNTに基づいて、発進周波数を調整して、入力クロックXINよりも高い周波数のクロックを生成する。そして、生成したクロックを第1の分周器50と第2の分周器60とに出力する。
【0028】
第1の分周器50は、VCO40から入力されたクロックをマイクロコンピュータで使用する周波数に分周して、マイクロコンピュータのクロックを生成する。そして、生成したクロックをマイクロコンピュータに出力する。
【0029】
第2の分周器60は、VCO40で生成したクロックを入力クロックXINと同じ周波数になるように分周して、比較用クロックを生成する。そして、比較用クロックを位相比較器10に出力する。
【0030】
このようなフィードバックループにより、VCO40は、入力クロックXINを逓倍して所定の周波数のクロックを生成する。
【0031】
図2のタイミングチャートを参照して、位相比較器10が出力するUP信号とDOWN信号により、VCO40の発進周波数を調整する動作を説明する。図2の場合、位相比較器10は、第2の分周器60で生成される比較用クロックの位相が入力クロックXINの位相より遅れている場合、UP信号を“L”にし、比較用クロックの位相が入力クロックXINの位相より進んでいる場合、DOWN信号を“H”にするものとする。
【0032】
比較用クロックの位相が入力クロックXINの位相よりも遅れている場合、位相比較器10は、VCO40の発振周波数を上げるためのUP信号を“L”にする。カウンタ20は、UP信号が入力されると、カウント値をインクリメントとする。図2の場合、カウンタ20のカウント値が“N”となっており、カウンタ20は、UP信号が入力される毎にカウントアップして、カウンタ値を“N+1”、“N+2”、“N+3”、“N+4”、“N+5”としている。DA変換器30は、カウンタ20のカウント値を電圧値に変換して出力電圧値VCNTを出力する。カウンタ20のカウント値が1ずつ増加しているので、DA変換器30の出力電圧値VCNTの電圧値も高くなる。VCO40は、出力電圧値VCNTの電圧値が高くなっているので、発振周波数を上げてクロックを生成する。
【0033】
比較用クロックの位相と入力クロックXINの位相とが等しい場合、位相比較器10は、UP信号もDOWN信号も出力しない。したがって、カウンタ20のカウント値は変化しない。図2の場合、カウント値は“N+5”に固定されている。カウント値が変化しないので、DA変換器30の出力電圧値VCNTも固定されており、VCO40の発振周波数も変化しない。
【0034】
比較用クロックの位相が入力クロックXINの位相より進んでいる場合、位相比較器10は、VCO40の発振周波数を下げるためのDOUN信号を“H”にする。カウンタ20は、DOUN信号が入力されると、カウント値をデクリメントする。図2の場合、カウンタ20のカウント値が“N+5”になっており、“N+4”、“N+3”、“N+2”、“N+1”、“N”としている。カウンタ20の値が1ずつ減少しているので、DA変換器30の出力電圧値VCNTの電圧値も低くなる。VCO40は、出力電圧値VCNTの電圧が低くなっているので、発振周波数を下げてクロックを生成する。
【0035】
このようにこの実施の形態では、パワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を、第1の分周器が電圧制御発振器から入力されたクロックを分周して生成するマイクロコンピュータに供給するクロックの周波数が、マイクロコンピュータの製品使用の周波数となるような値を設定するようにしたため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【0036】
また、DA変換器の出力範囲を、マイクロコンピュータが動作するクロックの周波数を中心値とした所定の範囲に設定するようにしているため、DA変換器の性能を限定することができ、DA変換器の面積を小さくすることができる。
【0037】
さらに、DA変換器の基準電圧をチップ内に搭載さえている他のアナログ回路と共用するようにしているため、チップの外部端子の増加を抑制することができる。
【0038】
【発明の効果】
以上説明したように、この発明にかかるクロック生成回路によれば、チップ内に電源が投入されたことを示すパワーオンリセット信号により、電圧制御発振器の発振周波数を制御するためのカウンタのカウント値の初期値を設定した後に、入力クロックに基づいてマイクロコンピュータに供給するクロックを生成するようにしているため、電圧制御発信器が生成するクロックのロック時間を短縮して、システムリセット期間内に、安定したシステムクロックを確実にマイクロコンピュータに供給することができる。
【図面の簡単な説明】
【図1】この発明における実施の形態のクロック生成回路の構成を示すブロック図である。
【図2】この発明における実施の形態のクロック生成回路の動作を説明するための図である。
【符号の説明】
10 位相比較器、20 カウンタ、30 DA変換器、40 電圧制御発振器、50 第1の分周器、60 第2の分周器。
Claims (4)
- マイクロコンピュータとともにチップ内に内蔵され、外部から入力される入力クロックに基づいてシステムクロックを生成し、生成したシステムクロックを前記マイクロコンピュータにクロックを供給するクロック生成回路において、
電圧制御発信器の出力クロックを所定の値に分周した前記システムクロックを前記マイクロコンピュータに出力する第1の分周器と、
前記電圧制御発振器の出力クロックを所定の値に分周して比較用クロックを生成する第2の分周器と、
前記比較用クロックと前記入力クロックとの位相を比較して、前記比較用クロックの位相が前記入力クロックの位相より遅れている場合にはアップ信号を、前記比較用のクロックの位相が前記入力クロックの位相より進んでいる場合にはダウン信号を出力する位相比較器と、
前記チップ内に電源が投入されたことを示すパワーオンリセット信号により、カウントを開始する初期値を設定するとともに、前記アップ信号が入力されるとカウント値をインクリメントし、前記ダウン信号が入力されるとカウント値をデクリメントするカウンタと、
前記カウンタのカウント値を電圧値に変換するデジタル・アナログ変換器と、
前記電圧値に変換されたカウント値に基づいて、発振周波数を調整してクロックを生成する前記電圧制御発振器と、
を備えることを特徴とするクロック生成回路。 - 前記カウンタの初期値は、前記第1の分周器が生成するシステムクロックが、前記マイクロコンピュータの動作クロックとなるように前記電圧制御発振器の出力クロックを制御する値であることを特徴とする請求項1に記載のクロック生成回路。
- 前記デジタル・アナログ変換器の出力電圧範囲は、前記マイクロコンピュータが動作するクロックの周波数を中心値とした所定の範囲であることを特徴とする請求項1または2に記載のクロック生成回路。
- 前記チップ内にアナログ回路を備えている場合には、前記デジタル・アナログ変換器の基準電圧を前記アナログ回路と共有することを特徴とする請求項1〜3のいずれか一つに記載のクロック生成回路。
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-
2003
- 2003-05-20 JP JP2003142464A patent/JP2004349866A/ja active Pending
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