TWI504018B - 半導體元件及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件及其製造方法。
隨著光電技術的進步，半導體元件的製造與應用已漸趨成熟，諸如光電元件以及電子元件等皆可由半導體元件製造而成，使半導體產業日漸成為備受矚目的產業之一。
一般而言，半導體元件的結構包括基板以及配置於基板上的至少一半導體層。在價格低廉、晶元尺寸大、高導熱導電特性及與電路整合的潛力等因素的考量下，矽基板已逐漸成為製作半導體發光元件所考慮的一種基板，其中又以矽(111)基板最為常見。
然而，由於矽基板的熱膨脹係數(thermal expansion coefficient)比製作發光元件的氮化鎵半導體層的熱膨脹係數小，因此在成膜後的降溫過程中，氮化物半導體層內會產生一擴張應力(tensile stress)，擴張應力拉扯氮化物半導體層的晶格結構，造成
氮化物半導體層的龜裂。此外，由於氮化物半導體層與矽基板晶格不匹配(lattice mismatch)，在矽基板上成長的氮化物半導體層內通常會有高密度的線性差排(Threading dislocation)。上述種種皆會影響氮化物半導體元件的特性。是以，如何改善龜裂及線性差排等問題，實為當前研發人員亟欲解決的議題之一。
本發明提供一種半導體元件的製造方法，其所製作出的半導體元件具有良好的特性。
本發明提供一種半導體元件，其具有良好的特性。
本發明的一種半導體元件的製造方法包括以下步驟。提供矽(110)基板，其中矽(110)基板上形成有多條溝渠。各溝渠至少沿第一方向延伸，且第一方向平行於矽(110)基板的<1-10>晶軸方向。於矽(110)基板上形成緩衝層，且緩衝層曝露出溝渠。於緩衝層上形成第一型摻雜半導體層，其中第一型摻雜半導體層覆蓋溝渠。於第一型摻雜半導體層上形成發光層。於發光層上形成第二型摻雜半導體層。
本發明的一種半導體元件包括矽(110)基板、緩衝層、第一型摻雜半導體層、發光層以及第二型摻雜半導體層。矽(110)基板具有多條溝渠。各溝渠至少沿第一方向延伸，且第一方向平行於矽(110)基板的<1-10>晶軸方向。緩衝層位於矽(110)基板上且曝露出溝渠。第一型摻雜半導體層位於緩衝層上且覆蓋溝渠。發光
層位於第一型摻雜半導體層上。第二型摻雜半導體層位於發光層上。
基於上述，本發明的半導體元件的基板採用矽(110)基板，利用矽(110)基板非等向性(anisotropic)的晶格大小以及非等向性的熱膨脹係數表現，進行溝渠的設計。透過降低矽(110)基板與半導體層的接觸面積，來改善龜裂的問題。此外，利用半導體層的晶格大小之非等向性及於溝渠上的側向生長機制去改善線性差排的問題。另外，在半導體元件作為半導體發光元件時，還可利用溝渠的設置，提升光取出率。因此，本發明的半導體元件可具有好的特性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧半導體元件
110‧‧‧緩衝層
120‧‧‧應變補償堆疊層
130‧‧‧第一型摻雜半導體層
140‧‧‧發光層
160‧‧‧第二型摻雜半導體層
A、B、C‧‧‧曲線
D‧‧‧深度
D1‧‧‧第一方向
D2‧‧‧第二方向
H110‧‧‧厚度
I‧‧‧間距
P‧‧‧排列週期
S‧‧‧矽(110)基板
T‧‧‧溝渠
W‧‧‧寬度
圖1A至圖1F是依照本發明的一實施例的半導體元件的製作流程的示意圖。
圖2是本發明的實驗例與比較例在掃描式電子顯微鏡下所觀測的第二型摻雜半導體層的表面影像。
圖3是本發明的實驗例與比較例的拉曼散射頻譜的特性曲線圖。
圖4是本發明的實驗例與比較例隨溫度變化之光致發光積分
強度的特性曲線圖。
圖5是本發明的實驗例與比較例隨雷射激發功率變化之光致發光頻譜峰值能量的特性曲線圖。
圖6是本發明的實驗例與比較例隨注入電流變化之發光強度的特性曲線圖。
圖7是本發明的實驗例與比較例隨注入電流變化之發光頻譜峰值能量的特性曲線圖。
圖8是本發明的實驗例與比較例的電流與電壓關係的特性曲線圖。
圖9是本發明的實驗例與比較例隨逆向偏壓變化之光致發光頻譜峰值能量的特性曲線圖。
圖1A至圖1F是依照本發明的一實施例的半導體元件的製作流程的示意圖。請參照圖1A，提供矽(110)基板S，其中矽(110)基板S上形成有多條溝渠T。各溝渠T至少沿第一方向D1延伸，且第一方向D1平行於矽(110)基板的<1-10>晶軸方向，亦即第一方向D1是晶體a-軸的方向。
在本實施例中，各溝渠T例如是，但不限於，條狀溝渠，且溝渠T例如是沿第二方向D2排列，其中第二方向D2平行於矽(110)基板S的<00-1>晶軸方向，亦即第二方向D2是晶體m-軸的方向。需說明的是，本發明的溝渠並不限於上述的實施型態。在
其他實施例中，溝渠除了沿第一方向D1延伸之外，還可同時沿其他方向延伸，而形成二維的溝渠結構，然溝渠結構的設計端視設計需求而定，於此便不一一舉例說明。
溝渠T的排列週期P例如是落在100奈米至100微米之間，各溝渠T的寬度W例如是落在50奈米至50微米之間，而各溝渠T的深度D例如是落在100奈米至50微米之間。在本實施例中，溝渠T的深度D例如約為25微米，而溝渠T的排列週期P例如是16微米，其中各溝渠T的寬度W例如是6微米，而相鄰兩溝渠T的間距I例如是10微米。
請參照圖1B，於矽(110)基板S上形成緩衝層110，且緩衝層110曝露出溝渠T。緩衝層110的設置例如是用以改善熱應力對於後續磊晶品質的影響，其材料可以是金屬氮化物材料。舉例而言，緩衝層110的材料可以是氮化鋁或氮化鋁鎵或上述的組合。在本實施例中，緩衝層110的材料例如是氮化鋁。
此外，緩衝層的成膜方法例如是有機金屬化學氣相沈積法(Metal Organic Chemical Vapor Deposition,MOCVD)，但本實施例不以此為限。在其他實施例中，緩衝層的成膜方法也可以是分子束磊晶(Molecular Beam Epitaxy,MBE)、濺鍍(Sputtering)、蒸鍍(Evaporation)、脈衝雷射沈積(Pulse Laser Deposition,PLD)、氣相磊晶(Vapor Phase Epitaxy,VPE)或液相磊晶(Liquid Phase Epitaxy,LPE)、原子層沉積(Atomic Layer Deposition,ALD)、化學汽相沉積(Chemical Vapor Deposition,CVD)等方法。
在緩衝層110的成膜過程中例如包括多層不同鋁濃度之氮化鋁鎵疊層結構，也包括多階段的溫度調變生長氮化鋁。本實施例中，緩衝層是多階段的溫度調變生長氮化鋁，其中各階段的溫度介於攝氏600度至1200度之間，且這些階段的溫度包括逐步遞減。詳言之，在緩衝層的成膜過程中，利用溫度逐步遞減的調變方式，可以於各階段所形成的緩衝層中產生一壓縮應力(compressive stress)。如此一來，可補償在後續半導體層成膜後的降溫過程中，在半導體層內所產生的擴張應力，藉以製作出無龜裂(crack-free)的半導體元件。在本實施例中，緩衝層110的成膜過程例如包括5階段的溫度調變，且各階段的溫度依序為攝氏1100度、1000度、900度、800度以及700度，其中各階段的成長厚度例如是72奈米。也就是說，本實施例的緩衝層110的厚度H110例如是360奈米，但本發明不限於此。
請參照圖1C，在形成第一型摻雜半導體層之前，本實施例可進一步於緩衝層110上形成應變補償堆疊層120，以進一步提供壓縮應力。在本實施例中，應變補償堆疊層120可包括至少一氮化鋁層(未繪示)以及至少一氮化鎵層(未繪示)。舉例而言，應變補償堆疊層120例如包括多層氮化鋁層以及多層氮化鎵層，且氮化鋁層以及氮化鎵層彼此交替地堆疊，其中至少一氮化鎵層位於至少一氮化鋁層與緩衝層120之間。也就是說，氮化鎵層先形成於緩衝層120上，並與緩衝層120接觸。
一般而言，氮化鎵層與矽基板因熱膨脹係數不同以及晶
格不匹配，而使得成長於矽基板上的氮化鎵層容易龜裂且有高密度的線性差排。惟本實施例所使用的矽(110)基板S在應力以及熱膨脹係數的表現上具有非等向性，因此透過溝渠T的設計可有效地改善龜裂及線性差排等問題。
詳言之，矽(110)基板S具有平行於a-軸(即第一方向D1)的<1-10>晶軸方向以及平行於m-軸(即第二方向D2)的<00-1>晶軸方向，其中這兩個晶軸方向彼此垂直。另一方面，氮化鎵層亦具有平行於a-軸的<11-20>晶軸方向以及平行於m-軸的<1-100>晶軸方向。當氮化鎵層成長在矽(110)基板S上時，氮化鎵層的<11-20>晶軸方向會與矽(110)基板S的<1-10>晶軸方向重合，而氮化鎵層的<1-100>晶軸方向會與矽(110)基板S的<00-1>晶軸方向重合，其中，在第一方向D1上，矽(110)基板S的晶格常數會大於氮化鎵層的晶格常數約17%，而在第二方向D2上，矽(110)基板S的晶格常數會小於氮化鎵層的晶格常數約1.65%。
在應力的表現上，由於氮化鎵層在m-軸(第二方向D2)上與矽(110)基板S的晶格常數相當接近(差距僅約1.65%)，因此沿著此晶軸之線性差排密度可大幅降低。另外，在a-軸(第一方向D1)上，雖然氮化鎵與矽(110)基板S的晶格常數差距頗大(差距約17%)而產生高密度的線性差排，但在溝渠T上沿著m-軸之側向成長過程中，這些線性差排將隨側向成長而彎曲，使得在磊晶層頂部發光層內線性差排密度可大幅降低，因此晶體品質大幅改善。如此一來，相比於現在廣泛使用的矽(111)基板，形成於本實施例的矽
(110)基板S上的氮化鎵層可具有相對低密度的線性差排。
此外，在熱膨脹係數的表現上，氮化鎵層的熱膨脹係數大於矽(110)基板S的熱膨脹係數，其中矽(110)基板S在a-軸(第一方向D1)上的熱膨脹係數又大於矽(110)基板S在m-軸(第二方向D2)上的熱膨脹係數。也就是說，矽(110)基板S在m-軸(第二方向D2)上的熱膨脹係數與氮化鎵層的熱膨脹係數差異較大。然而，本實施例透過溝渠T的設置可降低矽(110)基板S與氮化鎵層的接觸面積，因而降低在長晶後降溫過程中所產生之擴張性應力，從而可改善因熱膨脹係數不同所產生的龜裂問題。
請參照圖1D，於緩衝層120上形成第一型摻雜半導體層130。由於在形成第一型摻雜半導體層130之前，緩衝層120已覆蓋於溝渠T上，因此第一型摻雜半導體層130亦覆蓋於溝渠T上。第一型摻雜半導體層130的材料例如包括氮化鎵、氮化銦、氮化銦鎵、氮化鋁鎵、氮化銦鎵鋁或上述的組合。在本實施例中，第一型摻雜半導體層130例如是N型氮化鎵層。
此外，第一型摻雜半導體層130的成膜方法例如是有機金屬化學氣相沈積法(Metal Organic Chemical Vapor Deposition,MOCVD)，但本實施例不以此為限。在其他實施例中，第一型摻雜半導體層130的成膜方法也可以是分子束磊晶(Molecular Beam Epitaxy,MBE)、濺鍍(Sputtering)、蒸鍍(Evaporation)、脈衝雷射沈積(Pulse Laser Deposition,PLD)、氣相磊晶(Vapor Phase Epitaxy,VPE)或液相磊晶(Liquid Phase Epitaxy,
LPE)、原子層沉積(Atomic Layer Deposition,ALD)、化學汽相沉積(Chemical Vapor Deposition,CVD)等方法。
請參照圖1E，於第一型摻雜半導體層130上形成發光層140。發光層140例如為量子井(quantum well)層或多重量子井(multiple quantum well,MQW)層。在本實施例中，發光層140例如是多層氮化銦鎵層以及多層氮化鎵層交替堆疊的多重量子井層，但本發明不限於此。此外，發光層140的成膜方法可以採用上述第一型摻雜半導體層130的成膜方法，於此便不再贅述。
請參照圖1F，於發光層140上形成第二型摻雜半導體層160。在本實施例中，形成第二型摻雜半導體層160之前可先形成電子阻擋層150。電子阻擋層150例如是，但不限於，P型氮化鋁鎵層，而第二型摻雜半導體層160例如是，但不限於，P型氮化鎵層。此外，電子阻擋層150以及第二型摻雜半導體層160的成膜方法亦可採用上述第一型摻雜半導體層130的成膜方法，於此便不再贅述。
在完成第二型摻雜半導體層160之後，則初步完成半導體元件100的製作。所屬技術領域中具有通常知識者當可依其設計需求而去進行電極層的設計，於此便不贅述。在本實施例中，半導體元件100例如可作為半導體發光元件，其中透過溝渠T的散射功能，可降低發光層140所發出的光線往矽(110)基板S方向傳播而被矽(110)基板S吸收的機率，以提升元件的光取出率。
為清楚說明溝渠的設計有助於提升半導體層的磊晶品質
及所製作發光二極體特性，以下將以表1搭配圖2至圖9加以說明。圖2是本發明的實驗例與比較例在掃描式電子顯微鏡下所觀測的第二型摻雜半導體層的表面影像。圖3是本發明的實驗例與比較例的拉曼散射頻譜的特性曲線圖。圖4是本發明的實驗例與比較例的隨溫度變化之光致發光積分強度的特性曲線圖。圖5是本發明的實驗例與比較例的隨雷射激發功率變化之光致發光頻譜峰值能量的特性曲線圖。圖6是本發明的實驗例與比較例的隨注入電流變化之發光強度的特性曲線圖。圖7是本發明的實驗例與比較例的隨注入電流變化之發光頻譜峰值能量的特性曲線圖。圖8是本發明的實驗例與比較例的電流與電壓關係的特性曲線圖。圖9是本發明的實驗例與比較例的隨逆向偏壓變化之光致發光頻譜峰值能量的特性曲線圖。在圖3至圖9中，曲線A為本發明的實驗例，其採用圖1F的架構。曲線B為第一比較例，其與實驗例的差異在於其採用的是未設置溝渠的矽(110)基板。曲線C為第二比較例，其與實驗例的差異在於其採用的是未設置溝渠的矽(111)基板。
圖2(a)至圖2(c)分別是實驗例、第一比較例以及第二比較例在掃描式電子顯微鏡下所觀測的第二型摻雜半導體層的表面影像。由圖2(b)可知，矽(110)基板在未設置溝渠下，其上的半導體磊晶層容易產生龜裂，且龜裂的方向平行於第二方向(即m-軸的方向)。另一方面，由圖2(c)可知，矽(111)基板在未設置溝渠下，其龜裂最為嚴重。相比於第一比較例以及第二比較例，本實驗例可
製作出無龜裂的半導體磊晶層。也就是說，本實驗例的矽(110)基板透過溝渠的設置及設計，可提升後續磊晶膜層的品質。
請參照圖3，一般而言，在無應力的條件下，氮化鎵之拉曼位移的峰值落在567.6cm-1
處(圖中虛線繪示處)。然而，由於氮化鎵與矽基板的熱膨脹係數不同，因此在氮化鎵成膜後的降溫過程中，氮化鎵會因矽基板的拉扯而於其內形成擴張應力，從而造成拉曼位移的峰值小於567.6cm-1
。從表一的第二列可知，相比於第一比較例以及第二比較例，本實驗例透過溝渠的設置可有效地降低殘餘在磊晶結構內的應力，從而製作出幾乎無應力的磊晶結構。
此外，由圖4及表一的第三列可知，本實驗例可具有相對高的內部量子效率，並且，由圖5及表一的第四列可知，本實驗例在雷射激發功率的改變下可具有較小的頻譜峰值能量偏移量。進一步而言，在雷射激發功率的改變下，本實施例具有相對小的藍移。藍移主要是源自於注入載子對量子侷限史塔克效應所造成的位能屏蔽效應。換言之，相比於第一比較例以及第二比較例，本實驗例元件內的量子侷限史塔克效應(Quantum-Confined Stark Effect,QCSE)較小。
請參照圖6及表一的第五列，在注入電流為240mA時，若以第一比較例的強度作為1，本實驗例的強度為第一比較例的強度的1.7倍，而第二比較例的強度為第一比較例的強度的0.13倍。由此可見，本實驗例透過溝渠的設置及設計，可使半導體元件具
有較好的特性(發光效率較高)。
另外，如圖7及表一的第六列所示，在注入電流改變下，本實驗例可得相對低的電致發光的頻譜峰值能量偏移量。而此再次證實本實驗例元件內的量子侷限史塔克效應較小。
請參照圖8及表一的第七列，圖中曲線A、B、C的斜率分別為其元件電阻的倒數。由圖8可知，在施予相同電壓下，本實驗例的半導體元件可具有相對高的電流以及相對低的電阻。也就是說，本實驗例的半導體元件可具有較佳的特性。
此外，如圖9及表一的第八列所示，在施加逆向偏壓(零伏至負六伏)下，本實驗例可獲得相對低的光致發光的頻譜峰值能量偏移量，而此亦證實本實驗例元件內的量子侷限史塔克效應較小。換言之，本實驗例透過溝渠的設置，可降低應變分佈，從而降低量子侷限史塔克效應，因而降低內建電場對半導體發光元件的影響，改善能帶彎曲的情況，提升電子電洞波函數的重疊性，以及提升內部量子效率，進而製作出具有較佳特性的半導體元件，例如是具有較佳的發光效率的發光二極體。
綜上所述，本發明的半導體元件的基板採用矽(110)基板，利用矽(110)基板非等向性(anisotropic)的晶格結構以及非等向性的熱膨脹係數表現，進行溝渠的設計。透過降低矽(110)基板與半導體層的接觸面積，來改善磊晶層龜裂的問題。此外，利用半導體層於溝渠上的側向生長機制去改善線性差排的問題。另外，在半導體元件作為半導體發光元件時，還可利用溝渠的設置，提
升光取出率。因此，本發明的半導體元件可具有更好的特性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
D‧‧‧深度
D1‧‧‧第一方向
D2‧‧‧第二方向
I‧‧‧間距
P‧‧‧排列週期
S‧‧‧矽(110)基板
T‧‧‧溝渠
W‧‧‧寬度
Claims (18)
- 一種半導體元件的製造方法，包括：提供一矽(110)基板，該矽(110)基板上形成有多條溝渠，各該溝渠至少沿一第一方向延伸，且該第一方向平行於該矽(110)基板的<1-10>晶軸方向；於該矽(110)基板上形成一緩衝層，且該緩衝層曝露出該些溝渠；於該緩衝層上形成一第一型摻雜半導體層，該第一型摻雜半導體層覆蓋該些溝渠；於該第一型摻雜半導體層上形成一發光層；以及於該發光層上形成一第二型摻雜半導體層。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中該些溝渠沿一第二方向排列，且該第二方向平行於該矽(110)基板的<00-1>晶軸方向。
- 如申請專利範圍第2項所述的半導體元件的製造方法，其中該些溝渠的排列週期落在100奈米至100微米之間。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中各該溝渠的寬度落在50奈米至50微米之間。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中各該溝渠的深度落在100奈米至50微米之間。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中在該緩衝層的成膜過程中包括多階段的溫度調變，且該些階段 的溫度包括逐步遞減。
- 如申請專利範圍第6項所述的半導體元件的製造方法，其中各該階段的溫度介於攝氏600度至1200度之間。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中該緩衝層、該第一型摻雜半導體層、該發光層以及該第二型摻雜半導體層的材料包括氮化鎵、氮化銦、氮化銦鎵、氮化鋁、氮化鋁鎵、氮化銦鎵鋁或上述的組合。
- 如申請專利範圍第1項所述的半導體元件的製造方法，其中在形成該緩衝層之後且在形成該第一型摻雜半導體層之前，更包括於該緩衝層上形成一應變補償堆疊層。
- 如申請專利範圍第9項所述的半導體元件的製造方法，其中該應變補償堆疊層包括至少一氮化鋁層以及至少一氮化鎵層，且至少一該氮化鎵層位於至少一該氮化鋁層與該緩衝層之間。
- 一種半導體元件，包括：一矽(110)基板，具有多條溝渠，各該溝渠至少沿一第一方向延伸，且該第一方向平行於該矽(110)基板的<1-10>晶軸方向；一緩衝層，位於該矽(110)基板上，且曝露出該些溝渠；一第一型摻雜半導體層，位於該緩衝層上，且覆蓋該些溝渠；一發光層，位於該第一型摻雜半導體層上；以及一第二型摻雜半導體層，位於該發光層上。
- 如申請專利範圍第11項所述的半導體元件，其中該些溝渠沿一第二方向排列，且該第二方向平行於該矽(110)基板的 <00-1>晶軸方向。
- 如申請專利範圍第12項所述的半導體元件，其中該些溝渠的排列週期落在100奈米至100微米之間。
- 如申請專利範圍第11項所述的半導體元件，其中各該溝渠的寬度落在50奈米至50微米之間。
- 如申請專利範圍第11項所述的半導體元件，其中各該溝渠的深度落在100奈米至50微米之間。
- 如申請專利範圍第11項所述的半導體元件，其中該緩衝層、該第一型摻雜半導體層、該發光層以及該第二型摻雜半導體層的材料包括氮化鎵、氮化銦、氮化銦鎵、氮化鋁、氮化鋁鎵、氮化銦鎵鋁或上述的組合。
- 如申請專利範圍第11項所述的半導體元件，更包括一應變補償堆疊層，位於該緩衝層與該第一型摻雜半導體層之間。
- 如申請專利範圍第17項所述的半導體元件，其中該應變補償堆疊層包括至少一氮化鋁層以及至少一氮化鎵層，且至少一該氮化鎵層位於至少一該氮化鋁層與該緩衝層之間。
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