KR101731862B1 - 반도체 광전자 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명에서는 반도체 광전자 구조체의 배면에, 그래핀층 및 상기 그래핀층 위에 형성된 카본나노튜브층을 포함하는 열전도층을 포함함으로써, 종래 기판과 반도체 광전자 구조체 사이의 격자상수 및 열팽창 계수의 차이로 인해 발생하는 관통 전위 및 스트레인이 감소되고 열 분산은 개선되어 향상된 소자 효율을 나타낼 수 있는 반도체 광전자 소자가 제공된다.
Description
본 발명은 기판과 반도체 광전자 구조체 사이의 격자상수 및 열팽창 계수의 차이로 인해 발생하는 관통 전위(threading dislocation) 및 스트레인(strain)은 감소되고, 열 분산은 개선되어, 향상된 광전 효율을 나타낼 수 있는 반도체 광전자 소자 및 그 제조방법에 관한 것이다.
반도체의 p-n 접합에서 전자와 정공의 재결합을 통해 발광원을 구성하여, 다양한 색의 빛을 구현할 수 있는 반도체 광전자 소자는, 수명이 길고, 소형화 및 경량화가 가능하며, 빛의 지향성이 우수하여 저전압 구동이 가능하고, 충격 및 진동에 강하고, 예열 시간과 복잡한 구동이 필요하지 않으며, 다양한 형태로 패키징할 수 있어 다양한 용도로 적용이 가능하다.
이에 따라 반도체 발광 소자에 대한 연구 개발이 활발히 이루어지고 있으며, 그 중에서도 열적 안정성이 우수하고, 직접 천이형의 에너지 밴드(band) 구조를 갖는 갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 3족 원소를 포함하는 질화물을 이용한 질화물 반도체 광전자 소자에 대한 연구가 최근 활발히 연구 개발되고 있다.
질화물 반도체 광전자 소자(100)는 통상 도 1에 도시된 바와 같이, 사파이어(Al2O3)나 실리콘 카바이드(SiC)와 같은 기판(1)과, 상기 기판(1) 위에, n형 질화물계 반도체층(2a), 활성층(2b), 및 p형 질화물계 반도체층(2c)이 순차적으로 적층된 반도체 광전자 구조체(2)를 포함하며, 상기 p형 반도체층(2c)에는 p형 전극(3)이 구비되어 있고, 제조과정에서 식각에 의해 상면의 일부가 노출된 n형 반도체층(2a)의 노출 상면에는 n형 전극(4)이 구비되어 있다.
상기와 같은 구조를 갖는 질화물 반도체 광전자 소자(100)는 상기 기판(1) 위에 MOCVD, HVPE 등의 방법으로 GaN 을 비롯한 질화물계 반도체의 박막의 적층 구조를 갖는 반도체 광전자 구조체(2)를 형성하여 제조된다. 그러나, 상기 기판(1)과, 반도체 광전자 구조체(2)에서의 질화물계 반도체 박막간 격자상수 및 열팽창 계수 차이로 인하여, 질화물계 반도체 박막내에서 많은 관통 전위(threading dislocation) 가 발생되고, 그 결과로 광전 효율이 크게 저하되는 문제가 있다. 또 사파이어 등을 포함하는 기판의 낮은 열 전도성은 고전류에서의 소자 구동을 어렵게 하여, 다량의 열 손실을 발생시키는 문제점이 있다.
이 같은 문제점을 해결하기 위하여 질화물계 반도체 박막의 배면, 즉, 기판과 접하는 반도체 광전자 구조체층 사이에 Pt, Au, Ag 등의 금속 클러스터나 SiO2 나노로드를 이용하여 수평성장기법(epitaxial lateral overgrowth: ELOG)에 의해 관통전위를 감소시키거나, 또는 그래핀을 기판 위에 형성하거나 또는 패턴화된 그래핀층을 형성하여 열 손실을 감소시키는 방법 들이 제안되었으나, 그 효과는 충분히 만족스럽지 못하다.
구체적으로, 패턴화된 그래핀층을 형성하는 방법의 경우, 그래핀 면적의 감소로 인한 열 손실 발생의 우려가 있고, 또, 기판과 질화물계 반도체 박막층 상이의 강한 결합으로 인해 분리가 어려운 문제가 있다.
본 발명의 목적은 반도체 광전자 구조체에서의 반도체층에 내부적으로 발생하는 관통 전위 및 스트레인은 감소되고, 열 분산은 개선되어, 향상된 소자 효율을 나타내는 반도체 광전자 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 일 구현예에 따른 반도체 광전자 소자는, 열전도층 및 상기 열전도층 위에 위치하는 반도체 광전자 구조체를 포함하며, 상기 열전도층은 그래핀(graphene)을 포함하는 그래핀층, 그리고 상기 그래핀층과 반도체 광전자 구조체 사이에 형성되며, 카본나노튜브(carbon nanotube, CNT)를 포함하는 카본나노튜브층을 포함한다.
상기 반도체 광전자 소자에 있어서, 상기 그래핀층에서의 그래핀과 카본나노튜브층에서의 카본나노튜브가 접하는 계면에서의 표면에너지(surface energy)와, 그래핀과 카본나노튜브가 접하지 않는 부분에서의 표면에너지는 차이가 있다.
또, 상기 열전도층에 있어서, 상기 카본나노튜브는 500nm 이하의 평균직경 및 10 내지 20 ㎛의 길이를 갖는 것일 수 있다.
그리고, 상기 반도체 광전자 소자에 있어서, 상기 반도체 광전자 구조체는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층이 순차로 적층된 다층 구조체일 수 있다.
또, 상기 반도체 광전자 구조체에 있어서, 상기 제1도전형 반도체층은 n형 반도체층이고, 상기 제2도전형 반도체층은 p형 반도체층 일 수 있다.
또, 상기 반도체 광전자 구조체는 상기 제1도전형 반도체층의 배면측에 위치하는 질화물 반도체층을 더 포함할 수 있다.
그리고, 상기 질화물 반도체층은 수평성장된 질화물 반도체를 포함하는 것일 수 있다.
또, 상기 반도체 광전자 구조체는 상기 제2도전형 반도체층 위에 위치하는 반사층 또는 투명전극을 더 포함할 수 있다.
본 발명의 다른 일 구현예에 따른 반도체 광전자 소자의 제조방법은, 기판 위에 그래핀을 포함하는 그래핀층 및 상기 그래핀층 위에 카본나노튜브를 포함하는 카본나노튜브층을 순차로 형성하여 열전도층을 형성하는 단계; 그리고 상기 열전도층 위에 반도체 광전자 구조체를 형성하는 단계를 포함한다.
상기 반도체 광전자 소자의 제조방법에 있어서, 상기 열전도층 형성 단계는 기판 위에 스카치테입법, 전사법 또는 스핀코팅법을 이용하여 그래핀층을 형성한 후, 상기 그래핀층 위에 스핀코팅법을 이용하여 카본나노튜브층을 형성하는 공정에 의해 실시될 수 있다.
또, 상기 반도체 광전자 소자의 제조방법은 반도체 광전자 구조체의 형성 단계 후 열전도층의 배면에 위치하는 기판을 제거하는 단계를 더 포함할 수 있다.
기타 본 발명의 다양한 측면에 따른 구현예들의 구체적인 사항은 이하의 상세한 설명에 포함되어 있다.
본 발명에 따른 반도체 광전자 소자는, 기판과 반도체 광전자 구조체 사이의 격자상수 및 열팽창 계수의 차이로 인해 기판과 접하는 반도체 광전자 구조체의 반도체층에 내부적으로 발생하는 관통 전위와 스트레인이 감소되고, 열 분산은 증가되어 현저히 개선된 광전 효율을 나타낼 수 있다.
도 1은 종래 반도체 광전자 소자를 개략적으로 나타낸 단면 구조도이다.
도 2는 본 발명의 일 구현예에 따른 반도체 광전자 소자를 개략적으로 나타낸 단면 구조도이다.
도 3a는 실시예 1-1에 따른 발광다이오드의 제조시 기판 위에 형성된 CNT-그래핀(CGH)를 포함하는 열전도층(a)을, 도 3b는 상기 열전도층 위에 성장된 초기 GaN 층을, 도 3c 및 도 3d는 2시간 동안의 성장 공정 후 GaN층의 표면 및 단면을 주사전자현미경(SEM)으로 관찰한 사진이다.
도 4는 비교예 1-2에 따른 발광다이오드의 제조시 형성된 GaN층의 표면을 주사전자현미경(SEM)으로 관찰한 사진이다.
도 5는 실시예 1-1 및 비교예 1-1에 따라 제조된 발광다이오드에서의 GaN 층에 대한 PL 스펙트럼이다.
도 6은 하기 제조예에서 반도체 광전자 소자를 제조하는 과정을 개략적으로 나타낸 공정도이다.
도 7a 내지 7c는 실시예 2-1에서 제조된 반도체 광전자 소자에서 열전도층 위에 형성된 GaN buffer layer의 Raman mapping 이미지이고, 도 7d는 상기 도 7c에서 A 영역과 B 영역의 Raman spectra이다.
도 8a는 실시예 2-1에서 제조된 GaN 에피층의 AFM 이미지이고, 도 8b는 비교예 2-1에서 제조된 GaN 에피층의 AFM 이미지이다.
도 9a 및 도 9b는 실시예 2-1 및 비교예 2-1에서 제조된 GaN 박막의 (a) 대칭면(002) 및 (b) 비대칭면(102) 반사에 대한 XRD omega rocking curves이다. 상기 도 9a 및 도 9b에서 붉은색 그래프는 실시예 2-1에서 제조된 GaN 박막에 대한 것이고, 검은색 그래프는 비교예 2-1에서 제조된 GaN 박막에 대한 것이다.
도 10a 및 도 10b는 실시예 2-1 및 비교예 2-1에서 제조된 GaN 박막의 (a) Raman spectra 및 (b) PL spectra이다.
도 11a 및 도 11b는 비교예 2-1 및 실시예 2-1에서 제조된 반도체 광전자 소자의 10 K 및 300 K에서 측정된 PL spectra이다.
도 12a 내지 도 12c는 실시예 2-1 및 비교예 2-1에서 제조된 반도체 광전자 소자의 (a) I-V characteristics, (b) L-I curves 및 (c) EL spectra이다. 상기 도 12a 내지 도 12c에서 붉은색 그래프는 실시예 2-1에서 제조된 반도체 광전자 소자에 대한 것이고, 검은색 그래프는 비교예 2-1에서 제조된 반도체 광전자 소자에 대한 것이다.
도 2는 본 발명의 일 구현예에 따른 반도체 광전자 소자를 개략적으로 나타낸 단면 구조도이다.
도 3a는 실시예 1-1에 따른 발광다이오드의 제조시 기판 위에 형성된 CNT-그래핀(CGH)를 포함하는 열전도층(a)을, 도 3b는 상기 열전도층 위에 성장된 초기 GaN 층을, 도 3c 및 도 3d는 2시간 동안의 성장 공정 후 GaN층의 표면 및 단면을 주사전자현미경(SEM)으로 관찰한 사진이다.
도 4는 비교예 1-2에 따른 발광다이오드의 제조시 형성된 GaN층의 표면을 주사전자현미경(SEM)으로 관찰한 사진이다.
도 5는 실시예 1-1 및 비교예 1-1에 따라 제조된 발광다이오드에서의 GaN 층에 대한 PL 스펙트럼이다.
도 6은 하기 제조예에서 반도체 광전자 소자를 제조하는 과정을 개략적으로 나타낸 공정도이다.
도 7a 내지 7c는 실시예 2-1에서 제조된 반도체 광전자 소자에서 열전도층 위에 형성된 GaN buffer layer의 Raman mapping 이미지이고, 도 7d는 상기 도 7c에서 A 영역과 B 영역의 Raman spectra이다.
도 8a는 실시예 2-1에서 제조된 GaN 에피층의 AFM 이미지이고, 도 8b는 비교예 2-1에서 제조된 GaN 에피층의 AFM 이미지이다.
도 9a 및 도 9b는 실시예 2-1 및 비교예 2-1에서 제조된 GaN 박막의 (a) 대칭면(002) 및 (b) 비대칭면(102) 반사에 대한 XRD omega rocking curves이다. 상기 도 9a 및 도 9b에서 붉은색 그래프는 실시예 2-1에서 제조된 GaN 박막에 대한 것이고, 검은색 그래프는 비교예 2-1에서 제조된 GaN 박막에 대한 것이다.
도 10a 및 도 10b는 실시예 2-1 및 비교예 2-1에서 제조된 GaN 박막의 (a) Raman spectra 및 (b) PL spectra이다.
도 11a 및 도 11b는 비교예 2-1 및 실시예 2-1에서 제조된 반도체 광전자 소자의 10 K 및 300 K에서 측정된 PL spectra이다.
도 12a 내지 도 12c는 실시예 2-1 및 비교예 2-1에서 제조된 반도체 광전자 소자의 (a) I-V characteristics, (b) L-I curves 및 (c) EL spectra이다. 상기 도 12a 내지 도 12c에서 붉은색 그래프는 실시예 2-1에서 제조된 반도체 광전자 소자에 대한 것이고, 검은색 그래프는 비교예 2-1에서 제조된 반도체 광전자 소자에 대한 것이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예를 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 발명에서, '포함하다' 또는 '가지다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 본 명세서에서, '나노'란 약 1㎛ 미만의, 바람직하게는 100 nm 이하의 치수(dimension)를 의미한다.
본 발명은 반도체 광전자 소자의 제조시, 열전도성이 좋은 카본나노튜브와 그래핀을 포함하되 표면에너지의 단차가 형성되도록 2층의 구조로 포함하는 열전도층을, 기판과 반도체 광전자 구조체 사이에 개재시킴으로써, 기판과 반도체 광전자 구조체 사이에 발생되는 관통 전위 및 스트레인을 감소시키고, 효과적인 열 분산을 통해 소자의 광전 효율을 향상시키는 것을 특징으로 한다.
즉, 본 발명의 일 구현예에 따른 반도체 광전자 소자는,
열전도층, 및
상기 열전도층 위에 위치하는 반도체 광전자 구조체를 포함하며,
상기 열전도층은 그래핀을 포함하는 그래핀층, 그리고 상기 그래핀층과 반도체 광전자 구조체 사이에 형성되며, 카본나노튜브를 포함하는 카본나노튜브층을 포함한다.
상기 열전도층은, 기판 위에 스카치테입법, 화학기상증착법에 의해 성장된 그래핀을 폴리메틸메타크릴레이트(PMMA)를 이용하여 전사하는 전사법 또는 스핀코팅법 등을 이용하여 그래핀층을 형성한 후, 상기 그래핀층 위에 카본나노튜브층을 형성하는 방법에 의해 제조되는 것으로, 그래핀층과 그 위에 형성된 카본나노튜브층의 2층 구조를 갖는다. 이 같은 구조적 특징으로 인해 열전도층내 표면에너지 차이에 따른 단차가 형성된다. 상세하게는, 상기와 같은 열전도층의 형성시 그래핀층 위에 카본나노튜브가 분산되어 위치하게 됨으로써, 그래핀층과 카본나노튜브층의 접촉 계면에서는 그래핀층내 그래핀과 카본나노튜브층내 카본나노튜브가 접하고 있는 부분과, 그래핀과 카본나노튜브가 접하지 않는 부분이 형성되게 된다. 그리고, 상기 그래핀층내 그래핀과 카본나노튜브층에서의 카본나노튜브가 접하는 계면에서의 표면에너지(surface energy)와, 그래핀과 카본나노튜브가 접하지 않는 부분에서의 표면에너지는 차이를 나타내는데, 그래핀과 카본나노튜브가 접하는 계면에서의 표면에너지가 접하지 않는 부분에서의 표면에너지 보다 높게 나타난다. 또, 이후 GaN 박막층 형성시 상기와 같이 표면에너지가 높은 부분에서 GaN 성장이 일어나게 된다.
통상 그래핀층 위에 바로 GaN층을 형성할 경우 실질적으로 깨끗하고 2차원적인 GaN(2-dimentional GaN)층 형성이 어렵다. 그러나, 상기와 같이 그래핀층 위에 CNT층을 형성함으로써, 그래핀층과 CNT층이 접하는 계면에서의 표면에너지 차이에 따른 단차가 형성되고, 표면에너지가 높은 부분에서부터 GaN이 성장함으로써 표면특성이 우수한 GaN층 형성이 용이할뿐더러, 수평성장기법을 이용한 고품위 GaN층을 형성시킬 수 있다. 따라서, 상기 열전도층은 LED 뿐만이 아니라 GaN 물질이 사용되는 HEMT 나 LD 등에도 적용 가능하다.
또, 상기와 같은 2층 구조를 가짐으로써 카본나노튜브와 그래핀이 단순 혼합된 상태로 열전도층에 포함되는 경우에 비해 열전도성이 더 우수하고, 또 CNT가 포함됨으로 인하여 활성층에서 생성되는 포톤(Photon)들이 반사됨으로써 외부 양자 효율이 현저히 증가될 수 있다.
도 2는 본 발명의 일 구현예에 따른 반도체 광전자 소자를 개략적으로 나타낸 단면 구조도이다. 도 2는 본 발명을 설명하기 위한 일 예일뿐 본 발명이 이에 한정되는 것은 아니다.
이하 도 2를 참조하여 보다 구체적으로 설명하면, 본 발명의 일 구현예에 따른 반도체 광전자 소자(200)는 열전도층(20), 그리고 상기 열전도층 위에 위치하는 반도체 광전자 구조체(30)를 포함하며, 선택적으로, 상기 열전도층의 배면에 위치하는 기판(10)을 더 포함할 수 있다.
상기 반도체 광전자 소자(200)에 있어서, 기판(10)은 통상 반도체 기판으로서 사용되는 것이라면 특별한 제한없이 사용될 수 있다. 구체적으로는 상기 기판(10)은 반도체 단결정 성장용 기판일 수 있으며, 보다 구체적으로는 사파이어(sapphire), Al2O3, AlN, BN, GaAs, GaN, LiAlO2, LiGaO2, MgAl2O4, MgO, 실리콘(Si), 실리콘 카바이드(SiC), 산화아연(ZnO), 유리 등을 포함하는 기판일 수 있다. 일례로, 상기 기판(10)이 사파이어로 형성된 경우, 상기 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 방향의 요철상수가 13.001Å, a축 방향 향으로는 4.765Å의 요철 간 거리를 갖는 것일 수 있으며, 또 사파이어 면방향(orientation plane)으로는 C(0001)면, A(1120)면, R(1102)면 등을 갖는 것일 수 있다. 이중에서도 사파이어 기판층의 C면의 경우 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로서 보다 바람직할 수 있다. 상기 기판(10)은 필요에 따라 제거될 수도 있다.
또, 상기 반도체 광전자 소자(200)에 있어서, 열전도층(20)은 상기 기판(10) 위에 위치하며 그래핀을 포함하는 그래핀층, 그리고 상기 그래핀층 위에, 상기 그래핀층과 반도체 광전자 구조체 사이에 형성되며, 카본나노튜브를 포함하는 카본나노튜브층을 포함함으로써 기판(10)과 반도체 광전자 구조체(30) 사이에 발생되는 관통 전위를 감소시키고, 열 분산을 향상시키는 역할을 한다.
상세하게는, 상기 열전도층(20)의 그래핀층에 있어서, 그래핀은 탄소 단원자의 육각형 면상 배열 구조를 갖는 물질로서, 두께가 매우 얇음에도 불구하고 금속보다 우수한 전도성을 가지며, 구조적, 화학적 안정성 및 강도 특성이 우수하다. 상기 그래핀은 수평성장기법이 일어나기 위한 마스크로서 작용하여 기판과 반도체 광전자 구조체 사이에 발생되는 관통 전위를 감소시킬 수 있다.
상기 그래핀은 열전도층(20) 내 분포 면적이 넓을수록 열 분산 효과가 향상되고, 또 그래핀의 두께, 즉, 그래핀의 로딩량이 증가할수록 열 전도성이 향상될 수 있다.
구체적으로, 상기 그래핀은 100 내지 3,000m2/g의 비표면적을 갖는 것이 바람직할 수 있다. 이와 같이 큰 표면적을 가짐으로써 관통 전위 감소 및 열 분산에 보다 개선된 효과를 나타낼 수 있다.
또, 상기 그래핀은 그 형태가 특별히 한정되는 것은 아니며, 구체적으로는 그래핀 시트(graphene sheet), 부분적 에칭에 의해 띠 모양을 갖는 그래핀 나노리본, 또는 복수개의 기공이 형성된 그래핀 나노메쉬 등일 수 있다.
상기 그래핀은 통상의 그래핀 제조방법에 의해 제조될 수 있으며, 구체적으로는 화학기상증착법, 에피택시 합성법, 스카치-테이프(scotch-tape)을 이용한 물리적 획득법(mechanical exfoliation)법, 흑연산화 초음파 파쇄법, 테트라페닐 벤젠을 이용한 유기합성법 등을 들 수 있으나, 이에 한정되는 것은 아니다.
또, 이를 포함하는 그래핀층은 기판 위에 상기 그래핀 형성방법와 같은 다양한 방법으로 직접 그래핀을 형성하여 그래핀층을 형성하거나, 또는 임의의 기판 위에 화학기상증착법 등의 방법으로 그래핀을 성장시킨 후 폴리메틸메타크릴레이트(PMMA)를 이용하여 전사시키는 전사법, 또는 그래핀 산화물(graphene oxide)를 이용한 스핀코팅법 등을 이용하여 형성될 수 있다.
또, 상기와 같은 그래핀층은 반도체 광전자 소자가 별도의 기판을 포함하지 않는 경우, 반도체 광전자 구조체에 대한 지지 기판의 역할을 할 수도 있다.
한편, 상기 열전도층(20)에서의 카본나노튜브층은 상기 그래핀층 위에 위치하며, 카본나노튜브를 포함한다.
상기 카본나노튜브는 우수한 열 전도성을 가져 기판과 반도체 광전자 구조체 사이에 발생되는 열을 효과적으로 분산시키는 히트 스프레터(heat spreader)역할과 함께, GaN 성장을 위한 핵형성사이트(nucleation site)로 작용하여 고품위 GaN 층이 성장하는데 중요한 역할을 한다.
구체적으로 상기 카본나노튜브는 약 500nm 이하, 혹은 약 20 내지 200nm, 혹은 약 40 내지 50nm의 평균직경(또는 평균두께) 및 약 10 내지 20㎛의 길이를 갖는 것일 수 있다. 보다 구체적으로는 상기한 평균직경 및 길이 범위 내에서 10 이상, 혹은 100 이상, 혹은 250 내지 500의 큰 종횡비(aspect ratio, 길이:폭의 비)을 갖는 나노 구조물일 수 있다. 상기 범위 내의 평균직경과 길이, 및 종횡비를 가질 때 효율적이고 개선된 열전도성을 나타내어 관통 전위의 감소 및 열 분산 효과가 크다.
또, 상기 반도체 광전자 소자(200)에 있어서, 반도체 광전자 구조체(30)는, 전기에너지를 빛에너지로 변환하여 발광을 나타내거나, 또는 빛에너지를 전기에너지로 변환하는 역할을 하는 것으로, 반도체 광전자 소자의 종류에 따라 해당 기술분야에서 통상적으로 사용되는 것이라면 특별한 제한없이 사용할 수 있다.
구체적으로, 상기 반도체 광전자 소자가 질소계 반도체 광전자 소자인 경우 상기 반도체 광전자 구조체(30)는 제1도전형 반도체층(31), 상기 제1도전형 반도체층 위에 위치하는 활성층(32), 그리고 상기 활성층 위에 위치하는 제2도전형 반도체층(33)이 순차로 적층된 다층 구조체일 수 있다.
상기 반도체 광전자 구조체(30)에 있어서, 상기 제1도전형 반도체층(31)은 제1도전형 불순물로 도핑된 질화물 반도체를 포함할 수 있다.
구체적으로는, 상기 질화물 반도체는 AlxInyGa(1-x-y)N(이때, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)일 수 있으며, 보다 구체적으로는 GaN, AlGaN, InGaN 등일 수 있다. 또, 상기 질화물 반도체에 도핑되는 제1도전형 불순물은 n형 불순물일 수 있으며, 구체적으로는, Si, Ge, Se, 또는 Te 등일 수 있다.
상기 반도체 광전자 구조체(30)에 있어서, 상기 제1도전형 반도체층 위에 위치하는 활성층(32)은 전자 및 정공이 재결합되는 영역으로서, 양자우물층(미도시)과 양자장벽층(미도시)을 포함한다. 상기 반도체 광전자 소자가 발광소자일 경우 활성층은 소정의 파장을 갖는 빛을 발산하고, 상기 반도체 광전자 소자가 수광소자 또는 광기전력 발생소자일 경우에는 소정의 파장을 갖는 빛을 흡수한다. 따라서, 상기 활성층에서 발산되거나 흡수되는 빛의 파장은 활성층을 구성하는 물질의 종류에 따라 달라질 수 있다.
구체적으로, 상기 반도체 광전자 소자가 질소계 반도체 광전자 소자인 경우 상기 활성층(32)은 인듐 함량에 따라 밴드갭 에너지가 조절되도록 InxGa1-xN(0<x<1) 등의 반도체 재료를 포함할 수 있다.
또, 상기 활성층(32)은 양자 장벽층과 양자 우물층이 서로 교대로 적층된 다중 양자 우물(multi-quantumn well, MQW) 구조를 가질 수 있다. 구체적으로 상기 활성층은 InGaN과 GaN이 반복적으로 적층되어 형성될 수 있고, AlGaN과 GaN이 반복적으로 적층되어 형성될 수도 있다.
한편, 상기 반도체 광전자 구조체(30)에 있어서, 상기 활성층(32) 위에 위치하는 상기 제2도전형 반도체층(33)은 제2도전형 불순물로 도핑된 질화물 반도체를 포함할 수 있다.
구체적으로는, 상기 질화물 반도체는 AlxInyGa(1-x-y)N(이때, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)일 수 있으며, 보다 구체적으로는 GaN, InN, AlGaN, 또는 InGaN 등일 수 있다. 또, 상기 질화물 반도체에 도핑되는 제2도전형 불순물은 p형 불순물로서, 구체적으로는 Mg, Zn, 또는 Be 등일 수 있다.
한편, 상기 제1 및 제2도전형 반도체층(31, 33)은 각각 n형 및 p형 반도체층라고 설명되었으나, 이와 반대로 각각 p형 및 n형 반도체층일 수도 있다.
또, 상기 제1 및 제2도전형 반도체층(31, 33)은 각각 독립적으로 단일층일 수도 있고, 또는 2층 이상의 다층 구조를 가질 수도 있다.
또, 상기 반도체 광전자 구조체(30)에 있어서, 상기 제1도전형 반도체층(31)의 아래, 즉 열전도층(20)과 접하는 제1도전형 반도체층(31)의 면측에 질화물 반도체층(34)이 더 포함될 수 있다. 구체적으로 상기 질화물 반도체층(34)은 AlxInyGa(1-x-y)N(이때, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)의 질화물 반도체를 포함할 수 있으며, 보다 구체적으로는 GaN, AlGaN, 또는 InGaN 등을 포함할 수 있다.
상기 질화물 반도체층(34)은 증착법 등 통상의 질화물 반도체층 형성 방법에 따라 형성될 수 있으며, 본 발명의 경우 질화물 반도체층(34) 아래의 그래핀층(20c)의 패턴화됨에 따라, 상기 질화물 반도체층(34)을 형성하는 질화물 반도체는 수평 성장하여 층을 형성한다. 그 결과, GaN 박막 층 내의 관통전압을 감소시킬 수 있다.
또, 상기 p형 전극을 통해 인가되는 전원이 제2도전형 반도체층(또는 p형 질화물 반도체층)(33)에 고르게 공급되도록 하기 위해 상기 제2도전형 반도체층 위에 투명 전극(미도시)이 더 형성될 수도 있다.
통상 p형 질화물 반도체층은 수직으로는 수 Ω의 저항을 갖고, 수평으로 수백 ㏀의 저항을 갖기 때문에, 수평 방향으로는 전류가 흐르지 않고 수직 방향으로만 전류가 흐르게 된다. 따라서, p형 질화물 반도체층에 국부적으로 전원을 인가하게 되면 p형 반도체층 전체적으로 전류가 흐르지 않으므로, 우수한 전도성을 가져 p형 반도체층에 전체적으로 전류가 흐를 수 있도록 하는 동시에, 투명성을 가져 활성층에서 발생된 광이 잘 투과될 수 있도록 투명 도전형 물질을 이용하여 투명전극을 형성하는 것이 바람직할 수 있다. 구체적으로 상기 투명 도전형 물질은 ITO, IZO, ZnO, RuOx, TiOx 또는 IrOx 등일 수 있다.
또, 상기 제2도전형 반도체층(33) 위에 p형 전극 측으로 방출되는 빛을 상부로 반사하기 위한 반사층(미도시)이 더 형성될 수도 있다.
상기 반사층은 비교적 큰 에너지 밴드갭을 갖는 p형 질화물 반도체층과의 접촉 저항을 낮추면서도, 높은 반사율을 갖는 물질을 포함하는 것이 바람직할 수 있다. 구체적으로는 Ag, Ni, Al, Ph, Pd, Ir, Ru, Mg, Zn, Pt, Au 또는 이들의 합금을 포함할 수 있으며, 이중에서도 70% 이상의 반사율을 갖는 것이 보다 바람직할 수 있다.
한편, 상기와 같은 구조를 갖는 본 발명에 따른 반도체 광전자 소자(200)는, 상기 반도체 광전자 구조체 위에 서로 이격되어 위치하는 제1 및 제2 전극(40, 50)을 포함할 수 있다. 보다 구체적으로, 상기 제1 전극(40)은 식각에 의해 상면 일부가 노출된 제1도전형 반도체층(31) 위에 상기 활성층(32) 및 제2도전형 반도체층(33)과 이격되어 위치하는 n형 전극일 수 있고, 또 상기 제2전극(50)은 제2도전형 반도체층(33) 위에 위치하는 p형 전극일 수 있다.
상기 제1 및 제2 전극(40, 50) 역시 반도체 광전자 소자의 종류에 따라 해당 기술분야에서 통상적으로 사용되는 것이라면 특별한 제한없이 사용될 수 있다.
구체적으로, 상기 반도체 광전자 소자가 질소계 반도체 광전자 소자인 경우 상기 제1 및 제2 전극은 도전형 물질을 포함할 수 있으며, 보다 구체적으로는 Ti, Cr, Au, Al, Ni, Ag, Zn 등의 금속 단체, 또는 이들의 합금을 포함할 수 있다.
상기 제1 및 제2 전극(40, 50)은 각각 독립적으로 단층 구조 또는 2층 이상의 다층 구조를 가질 수 있으며, 또, 상기 제2전극(또는 p형 전극)(50)은 전류의 확산을 위한 전극 패턴에 따라 복수 개로 형성될 수도 있다.
보다 구체적으로는 상기 제1전극(또는 n형 전극)(40)은 Ti/Al이 순차적으로 증착된 것이고, 상기 제2전극(또는 p형 전극)(50)은 Ni/Au 이 순차적으로 증착된 것일 수 있다.
상기와 같은 구조를 갖는 반도체 광전자 소자는, 기판 위에 그래핀을 포함하는 그래핀층 및 상기 그래핀층 위에 카본나노튜브를 포함하는 카본나노튜브층을 순차로 형성하여 열전도층을 형성하는 단계; 및 상기 열전도층 위에 반도체 광전자 구조체를 형성하는 단계를 포함하는 제조방법에 의해 제조될 수 있다.
구체적으로, 상기 반도체 광전자 소자를 제조하기 위한 제1단계는 기판 위에 열전도층을 형성하는 단계이다.
상기 열전도층 형성 단계는, 앞서 설명한 바와 같은 통상의 다양한 그래핀 성장방법 또는 그래핀층 형성방법에 의해 그래핀층 형성 후, 카본나노튜브층을 형성함으로써 제조될 수 있으며, 구체적으로는 기판 위에 스카치테입법, 전사법 또는 스핀코팅법을 이용하여 그래핀층을 형성하는 공정, 및 상기 그래핀층 위에 스핀코팅법을 이용하여 카본나노튜브층을 형성하는 공정에 의해 형성될 수 있다.
상기 기판은 앞서 설명한 바와 동일한 것일 수 있다.
또, 상기 기판에 대한 그래핀층의 형성방법은 스카치테입법, 전사법 및 스핀코팅법은 통상의 방법에 따라 실시될 수 있다.
구체적으로 전사법의 경우, 임의의 기판 위에 그래핀을 화학기상증착(CVD) 시킨 후 폴리메틸메타크릴레이트를 이용하여 반도체 광전자 소자의 기판위에 전사시키는 방법에 의해 실시될 수 있다.
또, 스핀코팅법의 경우, 그래핀 산화물(graphene oxide)을 유기 용매 중에 분산시킨 후, 반도체 광전자 소자용 기판 위에 도포하고, 상기 유기용매만을 제거할 수 있는 온도 범위로 열처리하여 건조함으로써 형성될 수 있다.
이어서 상기와 같이 형성된 그래핀층에 대한 카본나노튜브층의 형성방법은 통상의 방법에 따라 형성될 수 있으며, 구체적으로 카본나노튜브를 유기용매에 분산시켜 제조한 카본나노튜브층 형성용 조성물을 그래핀층 위에 스핀코팅하고 조성물중의 유기용매를 제거하기 위한 건조 공정을 실시함으로써 형성될 수 있다.
이때 상기 그래핀 및 카본나노튜브는 앞서 설명한 바와 같다.
제2단계는 상기 단계에서 제조한 열전도층의 카본나노튜브층 위에, 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 순차적으로 적층하여 반도체 광전자 구조체를 형성하는 단계이다.
상기 제1도전형 반도체층, 활성층 및 제2도전형 반도체층은 통상의 방법에 따라 실시될 수 있으며, 구체적으로는, 유기 금속 화학 증착법(metalorganic chemical vapor deposition, MOCVD), 수소 기상 증착법(hydride vapor phase epitaxy, HVPE), MOCVD 또는 분자빔 에피택시법(molecular beam epitaxy, MBE) 등의 방법을 이용하여 열전도층 상에서 제1도전형 반도체 형성물질, 활성층 형성물질, 및 제2도전형 반도체 형성물질을 각각 이용하여 순차적으로 성장시킴으로써 제조될 수 있다. 이때 상기 제1도전형 반도체 형성물질, 활성층 형성물질, 및 제2도전형 반도체 형성물질은 앞서 설명한 바와 동일한 것일 수 있다.
또, 상기 제조방법은, 반도체 광전자 소자가 제1도전형 반도체층 아래 열전도층과 접하는 면 사이에 질화물 반도체층을 더 포함하는 경우에는 열전도층의 형성 후 질화물 반도체층을 형성하는 공정을 더 포함할 수 있다. 이때 질화물 반도체층의 형성 방법은 증착 등 통상의 반도체층 형성방법에 따라 실시될 수 있으며, 이때 사용가능한 질화물 반도체층 형성용 물질은 앞서 설명한 바와 동일하다. 또, 상기 질화물 반도체층 내 질화물 반도체는 하부에 형성된 패턴화된 그래핀층으로 인해 수평 성장하게 된다.
또, 상기 제조방법은, 반도체 광전자 소자가 제2도전형 반도체층 위에 투명전극 또는 반사층을 더 포함하는 경우에는 상기 반도체 광전자 구조체의 제조 후, 투명전극 또는 반사층을 형성하는 공정을 더 포함할 수 있다.
상기 투명전극 및 반사층 형성공정은 통상의 방법에 따라 제조될 수 있으며, 이때 사용되는 투명전극 형성용 물질 및 반사층 형성용 물질은 앞서 설명한 바와 동일한 것일 수 있다.
다음으로, 제1 및 제2 전극 형성 공정이 실시될 수 있다.
상기 제1 전극은 반도체 광전자 구조체의 형성 후 식각 공정을 통해 노출된 제1도전형 반도체층 위에 형성되게 되므로, 상기 반도체 광전자 구조체에서의 활성층 및 제2도전형 반도체층에 대한 식각 공정이 실시된다. 이때 상기 제2도전형 반도체층 위에 선택적으로 반사층 또는 투명전극이 더 형성된 경우에는 반사층 및 투명전극에 대한 식각공정을 또한 실시할 수 있다.
식각공정의 완료 후 제1 및 제2전극의 형성 공정이 실시될 수 있으며, 이때 전극의 형성 방법은 앞서 설명한 바와 같은 전극 형성용 물질을 이용하여 통상의 전극 형성 방법에 따라 실시될 수 있다.
상기와 같은 제조방법에 의해 제조된 반도체 광전자 소자는 열전도성이 좋은 카본나노튜브 및 그래핀을 포함하는 열전도층이 기판과 반도체 광전자 구조체 사이에 개재되어 기판과 반도체 광전자 구조체 사이에 발생되는 관통 전위와 스트레인을 감소시키고, 열 분산 특성을 향상시킴으로써 현저히 개선된 소자 효율을 나타낼 수 있다.
구체적으로, 상기 반도체 광전자 소자는 광 다이오드, 레이저 다이오드, 광검출 소자 또는 태양 전지를 포함하는 광소자; 또는 박막 트랜지스터를 포함하는 전자 소자 일 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
[
실험예
1]
(
실시예
1-1)
비정질 기판 위에 CVD 방법으로 그래핀을 성장시켰다. 비정질 기판 위에 형성된 그래핀층을 폴리메틸메타크릴레이트(PMMA)를 이용하여 사파이어 기판 위로 전사시켰다.
다음으로, 사파이어 기판 위에 형성된 그래핀층 위에, 카본나노튜브(평균직경: 약 40nm, 길이: 약 10 내지 20㎛)를 분산매로서 NMP 중에 분산시켜 제조한 카본나노튜브층 형성용 조성물을 스핀코팅하고 건조하여 카본나노튜브층을 형성하였다.
이어서 상기 열전도층 위에 MOCVD 방법으로 GaN을 성장시켜 GaN 박막층을 형성하고, 이어서, GaN 박막층 위에 n-GaN, MQW(Multi Quantum Well) 및 p-GaN를 순차적으로 성장시켜 반도체 광전자 구조체를 제조하였다.
이후, 습식 식각에 의하여 노출된 n-GaN 위에, MQW 및 p-GaN과 이격하여 Ti/Al을 증착하여 제1전극을 형성하고, p-GaN 위에는 Ni/Au를 증착하여 제2전극을 형성하였다. 상기 제1 및 제2전극은 광학리소그라피 공정과 전자빔증착기를 이용한 증착공정을 이용하였다. 그 결과로 발광다이오드를 제조하였다.
(
비교예
1-1)
열전도층 형성 공정을 실시하지 않고, 사파이어 기판에 대해 GaN 박막층을 직접 형성하는 것을 제외하고는 상기 실시예 1-1에서와 동일한 방법으로 실시하여 발광다이오드를 제조하였다.
(
비교예
1-2)
그래핀층 위에 탄소나노튜브층을 형성하지 않고, 사파이어 기판 위에 형성된 그래핀층 위에 GaN 박막층을 직접 형성하는 것을 제외하고는, 상기 실시예 1-1에서와 동일한 방법으로 실시하여 발광다이오드를 제조하였다.
(
시험예
1-1)
상기 실시예 1-1에서 발광 다이오드의 제조 과정 중, 기판에 대한 열전도층 형성, 열전도층에 대한 GaN 박막 형성, 그리고 GaN 성장 공정 2시간 후 각각 주사현미경을 이용하여 관찰하였다. 그 결과를 도 3a 내지 3d에 나타내었다.
도 3a는 실시예 1-1에 따른 발광다이오드의 제조시 기판 위에 형성된 CNT-그래핀(CGH)를 포함하는 열전도층(a)을, 도 3b는 상기 열전도층 위에 성장된 초기 GaN 층을, 도 3c 및 도 3d는 2시간 동안의 성장 공정 후 GaN층의 표면 및 단면을 주사전자현미경(SEM)으로 관찰한 사진이다.
또, 비교를 위해 상기 비교예 1-2에서의 발광다이오드 제조과정 중, GaN 성장 공정 2시간 후 각각 주사현미경을 이용하여 관찰하였다. 그 결과를 도 4에 나타내었다.
도 3a 내지 3d에 나타난 바와 같이, 도 3b를 통해 열전도층 내 CNT가 핵성장 사이트로서 작용하여 GaN 박막층이 형성됨을 확인할 수 있고, 또 도 3c 및 도 3d로부터 평평하고 깨끗한 표면을 갖는 GaN층이 형성됨을 확인할 수 있다. 이에 반해 도 4에 나타난 바와 같이, 그래핀층 위에 GaN을 바로 성장시켜 박막층을 형성한 경우, 형성된 GaN 박막층의 표면이 2차원적으로 평평하지 않고, 3차원적인 층을 형성함을 확인할 수 있다.
(
시험예
1-2)
상기 실시예 1-1 및 비교예 1-1에 따라 제조된 발광 다이오드에 있어서, GaN 층에 대해 PL 스펙트럼을 관찰하였다. 그 결과를 도 5에 나타내었다.
도 5에 나타난 바와 같이, 사파이어 기판 위에 GaN 층이 형성된 비교예 1-1에 비해 CGH 위에서 성장된 실시예 1-1의 GaN 층의 PL intensity 가 2배 이상 증가함을 알 수 있었다. 이는 CNT 위에 성장된 GaN 층이 수평성장기법으로 성장되어 관통전위가 감소하였기 때문에 PL intensity 가 증가된 결과가 나타났다.
[
실험예
2]
도 6은 하기 실시예 2-1에서 반도체 광전자 소자를 제조하는 과정을 개략적으로 나타낸 공정도이다. 이하, 상기 도 6에 도시된 바와 같이 반도체 광전자 소자를 제조하였다.
(
실시예
2-1)
(단계 1:
그래핀
합성과 전사)
CVD(Chemical vapor deposition) 방법을 이용하여 대략 35μm 두께의 Cu-foil 위에 그래핀을 합성하였다. 이후 Cu-foil 위에 합성된 그래핀 위에 PMMA(Poly methyl methacrylate)를 형성한 후, c-plane 사파이어 기판 위에 전사(transfer) 과정을 진행하였다. 이후 PMMA를 제거하기 위하여 H2:Ar=90:10 sccm의 gas flow rate으로 500℃에서 30 min 동안 어닐링(annealing)을 진행하였다.
(단계 2:
SWCNTs
(Single Walled Carbon
Nanotubes
) 형성)
Arc-SWCNTs 은 열과 산 처리를 통해 정제한 후, 소듐 도데실 설페이트 수용액(sodium dodecyl sulfate water) 안에 분산시켰다. SWCNTs를 c-plane 사파이어 기판 위에 스핀 코팅 방법을 통해 4000 rpm으로 10 second 의 조건을 이용하여 형성하였다.
(단계 3:
GaN
layer의 성장)
MOCVD(Metal-organic chemical vapor deposition)를 이용하여 사파이어 기판위에 형성된 열전도층(Carbon nanotube-graphene hybrid structure, CGH) 위에 GaN 박막을 성장시켰다. 상기 GaN 박막은 GaN buffer layer을 560 ℃, 635 mbar, 5 min), un-doped GaN layer를 1130 ℃, 100 mbar, 2 hours, 3μm 조건으로 형성시켰다.
(단계 4: blue-LED
epi
structure 성장과 소자 제작)
성장된 un-doped GaN layer 위에 Si doped n-GaN layer(2 μm, 1100 ℃, 400 mbar, 60 min), 5주기 InGaN quantum wells(3 nm, 720 ℃) and GaN barrier(12 nm, 810 ℃), Mg doped p-GaN layer(150 nm, 980 ℃)로 LED 에피 구조를 성장시켰다.
이후 350x350 μm2 사이즈의 소자 제작을 위하여, inductively coupled plasma(ICP) etcher로 mesa etching 진행하였다(n-pad 형성을 위하여 Cl2/BCl3/Ar gas를 이용하여 n-GaN layer까지 에칭함). 이후, transparent layer로서 200 nm 두께의 indium tin oxide(ITO) 증착한 후 electron beam evaporator를 이용하여 Cr (50 nm)/Au (250 nm) 두께의 metal을 증착하여 n-, p-pad를 형성하였다.
(
비교예
2-1)
상기 실시예 2-1에서 상기 열전도층을 형성하지 않고, 상기 사파이어 기판 위에 반도체 광전자 구조체를 형성한 것을 제외하고는 상기 실시예 2-1과 동일하게 실시하여 반도체 광전자 소자를 제조하였다.
(
시험예
2-1)
도 7a 내지 7c는 상기 실시예 2-1에서 제조된 반도체 광전자 소자에서 열전도층 위에 형성된 GaN buffer layer의 Raman mapping 이미지이고, 도 7d는 상기 도 7c에서 A 영역과 B 영역의 Raman spectra이다.
상기 도 7a의 이미지는 CNT의 RBM 모드에 의해 나타나게 되는 것이고, 도 7b의 이미지는 GaN의 A1(LO) mode에 의해 나타나는 것으로, 그림이 이미지가 비슷한 것을 보아 열전도층 구조 위에 GaN가 형성되었다는 것을 확인할 수 있다. 또한, 도 7c에서는 도 7a와 도 7b를 overlap한 것으로 CNT의 RBM과 연관되어 있는 red color 부근에 GaN 와 연관되어 있는 green color가 관찰 되는 것을 확인할 수 있다. 도 7c에 표시한 A와 B 영역의 Raman 측정 결과 CNT 부근에서 GaN buffer layer가 성장되는 것을 확인할 수 있다.
(
시험예
2-2)
도 8a는 상기 실시예 2-1에서 제조된 GaN 에피층의 AFM 이미지이고, 도 8b는 상기 비교예 2-1에서 제조된 GaN 에피층의 AFM 이미지이다.
표면 거칠기에 대한 RMS 측정의 결과, 상기 도 8b의 사파이어 기판 위에 성장된 GaN 박막은 0.21 nm이고, 상기 도 8a의 열전도층 위에 성장된 GaN 박막은 0.16 nm 로 표면 거칠기가 감소됨을 확인할 수 있었다.
또한, 상기 도 8a 및 도 8b에서 보이는 점(pit)들은 GaN 박막의 표면으로 전파되는 pure-screw 또는 mixed dislocation과 연관되어 있으며, 열전도층을 적용하였을 때 etch pit density가 감소되어 박막의 품질이 향상됨을 관찰할 수 있다.
(
시험예
2-3)
도 9a 및 도 9b는 상기 실시예 2-1 및 비교예 2-1에서 제조된 GaN 박막의 (a) 대칭(002) 및 (b) 비대칭(102) 반사에 대한 XRD omega rocking curves이다. 상기 도 9a 및 도 9b에서 붉은색 그래프는 실시예 2-1에서 제조된 GaN 박막에 대한 것이고, 검은색 그래프는 비교예 2-1에서 제조된 GaN 박막에 대한 것이다.
상기 도 9a 및 도 9b를 참고하면, (002)면 rocking curve의 full width half maximum(FWHM) 값은 박막 내의 screw 또는 mixed dislocation과 연관되어 있으며, (102)면의 rocking curve의 FWHM 값은 박막내의 edge, screw, mixed dislocation과 연관되어 있다.
측정 결과, (002)면의 FWHM 값은 비슷한 반면 (102)면의 FWHM 값은 실시예 2-1에서 성장된 GaN 박막의 경우 490 arcsec로 감소됨을 확인할 수 있다. 이는 상기 열전도층을 적용하였을 때 박막내의 edge dislocation이 감소된 것을 간접적으로 알 수 있다.
(
실시예
2-4)
도 10a 및 도 10b는 상기 실시예 2-1 및 비교예 2-1에서 제조된 GaN 박막의 (a) Raman spectra 및 (b) PL spectra이다. 상기 Raman spectra 및 PL spectra는 상온에서 측정하였다.
상기 도 10a 및 도 10b를 참고하면, Raman 측정 결과 비교예 2-1에서 제조된 GaN 박막과 비교하여 실시예 2-1에서 제조된 GaN 박막의 stress가 완화됨을 확인할 수 있으며, Raman spectra의 E2(high)peak의 FWHM이 감소됨을 통해 박막의 품질이 향상됨을 관측할 수 있다. 또한, PL 측정결과 near band-edge peak의 intensity 향상과 red-shift를 통해 Raman의 결과와 마찬가지로 박막 내의 compressive strain이 효과적으로 완화 되어 박막의 품질이 향상됨을 알 수 있다.
(실시에 2-5)
도 11a 및 도 11b는 상기 비교예 2-1 및 실시예 2-1에서 제조된 반도체 광전자 소자의 10 K 및 300 K에서 측정된 PL spectra이다.
상기 도 11a 및 도 11b를 참고하면, 10 K에서의 저온 PL과 300 K에서의 상온 PL 측정 결과를 통해 internal quantum efficiency(IQE)를 계산할 수 있다. 계산된 IQE는 비교예 2-1에서 제조된 반도체 광전자 소자는 32%, 실시예 2-1에서 제조된 반도체 광전자 소자는 39%로 IQE가 증가하는 것을 확인할 수 있다. 이는 상기 열전도층에 의해 박막내의 threading dislocation이 효과적으로 감소 되었기 때문이다.
(
실시예
2-6)
도 12a 내지 도 12c는 상기 실시예 2-1 및 비교예 2-1에서 제조된 반도체 광전자 소자에 (a) I-V characteristics, (b) L-I curves 및 (c) EL spectra이다. 상기 도 12c는 20 mA의 injection current에서 측정한 것이다. 상기 도 12a 내지 도 12c에서 붉은색 그래프는 실시예 2-1에서 제조된 반도체 광전자 소자에 대한 것이고, 검은색 그래프는 비교예 2-1에서 제조된 반도체 광전자 소자에 대한 것이다.
상기 도 12a 내지 도 12c를 참고하면, Current-voltage 측정 결과, 각각의 소자의 forward voltage는 비교예 2-1에서 제조된 반도체 광전자 소자는 3.86 eV, 실시예 2-1에서 제조된 반도체 광전자 소자는 3.8 eV로 관측됨으로써 상기 열전도층 구조를 LED 소자에 적용한 경우 소자의 전기적 특성이 저하되지 않는 것을 확인할 수 있다. 또한, light output power의 향상과 electroluminescence peak intensity가 향상된 측정 결과, 상기 열전도층을 적용하였을 때 소자의 효율이 효과적으로 향상됨을 확인할 수 있다.
이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
1, 10: 기판 20: 열전도층
2, 30: 반도체 광전자 구조체 2a, 31: 제1도전형 반도체층
2b, 32: 활성층 2c, 33: 제2도전형 반도체층
34: 질화물 반도체층 3, 40: 제1전극
4, 50: 제2전극 100, 200: 반도체 광전자 소자
2, 30: 반도체 광전자 구조체 2a, 31: 제1도전형 반도체층
2b, 32: 활성층 2c, 33: 제2도전형 반도체층
34: 질화물 반도체층 3, 40: 제1전극
4, 50: 제2전극 100, 200: 반도체 광전자 소자
Claims (11)
- 기판,
상기 기판 위에 위치하는 열전도층, 및
상기 열전도층 위에 위치하는 반도체 광전자 구조체를 포함하며,
상기 열전도층은 그래핀(graphene)을 포함하는 그래핀층, 그리고 상기 그래핀층과 반도체 광전자 구조체 사이에 형성되며, 카본나노튜브(carbon nanotube)를 포함하는 카본나노튜브층을 포함하고,
상기 반도체 광전자 구조체는 제1도전형 반도체층, 활성층 및 제2도전형 반도체층이 순차로 적층된 다층 구조체를 포함하는 것인 반도체 광전자 소자. - 제1항에 있어서,
상기 그래핀층에서의 그래핀과 카본나노튜브층에서의 카본나노튜브가 접하는 계면에서의 표면에너지(surface energy)와, 그래핀과 카본나노튜브가 접하지 않는 부분에서의 표면에너지는 차이가 있는 반도체 광전자 소자. - 제1항에 있어서,
상기 카본나노튜브는 500nm 이하의 평균직경 및 10 내지 20㎛의 길이를 갖는 것인 반도체 광전자 소자. - 삭제
- 제1항에 있어서,
상기 제1도전형 반도체층이 n형 반도체층이고, 상기 제2도전형 반도체층이 p형 반도체층인 반도체 광전자 소자. - 제1항에 있어서,
상기 반도체 광전자 구조체가 상기 제1도전형 반도체층과 상기 열전도층 사이에 위치하는 질화물 반도체층을 더 포함하는 것인 반도체 광전자 소자. - 제6항에 있어서,
상기 질화물 반도체층이 수평성장된 질화물 반도체를 포함하는 것인 반도체 광전자 소자. - 제1항에 있어서,
상기 반도체 광전자 구조체가 상기 제2도전형 반도체층 위에 위치하는 반사층 또는 투명전극을 더 포함하는 것인 반도체 광전자 소자. - 기판 위에 그래핀을 포함하는 그래핀층 및 상기 그래핀층 위에 카본나노튜브를 포함하는 카본나노튜브층을 순차로 형성하여 열전도층을 형성하는 단계; 그리고
상기 열전도층 위에 반도체 광전자 구조체를 형성하는 단계
를 포함하는 반도체 광전자 소자의 제조방법. - 제9항에 있어서,
상기 열전도층 형성 단계는 기판 위에 스카치테입법, 전사법 또는 스핀코팅법을 이용하여 그래핀층을 형성한 후, 상기 그래핀층 위에 스핀코팅법을 이용하여 카본나노튜브층을 형성하는 공정에 의해 실시되는 것인 반도체 광전자 소자의 제조방법. - 제9항에 있어서,
상기 반도체 광전자 구조체의 형성 단계 후, 상기 열전도층의 배면에 위치하는 기판을 제거하는 단계를 더 포함하는 반도체 광전자 소자의 제조방법.
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