KR100808376B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 웰 형성을 위한 공정 수를 저감하여 단순화시킨 반도체 소자의 제조 방법에 관한 것이다.
본 발명에 따르면, 고전압 소자와 저전압 소자를 포함하는 반도체 소자의 제조 방법에 있어서 P-웰 형성시에 P-드리프트 영역을 동시에 형성하며, N-웰 형성시에 N-드리프트 영역을 동시에 형성함으로써 별도의 공정으로서 형성되던 공정을 통합하여 전체 웰 형성 공정을 단순화시켜 원가를 절감하고 제조 시간을 단축시켜 제조 수율을 향상시킬 수 있다.
Figure R1020060083177
고전압 소자, 저전압 소자, 웰 형성

Description

반도체 소자의 제조 방법{method for manufacturing of semiconductor device}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 보여주는 순서도.
<도면의 주요부분에 대한 부호 설명>
111 : N형 기판 113a, 113b, 114 : P-드리프트
115, 116, 127 : P-웰 118 : N-웰
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로 웰 형성을 위한 공정 수를 저감하여 단순화시킨 반도체 소자의 제조 방법에 관한 것이다.
종래의 기술에 따른 액정 구동 집적회로(LCD Driver IC: LDI) 공정은 제어용 IC(Controller IC), 주사 구동 IC(Source Driver IC) 및 게이트 구동 IC(Gate Driver IC)가 3칩 또는 2칩으로 구성된다.
최근 이동통신(Mobile)용 1칩 솔루션(Solution)이 출현하고, HV(High Voltage)/MV(Medium Voltage)/LV(LowVoltage)가 동시에 병합(Merge)된 공정을 요구하면서 새로운 개념의 LDI 공정이 개발되고 있는 상황이다.
현재는 종래의 기술에 따른 로직 공정과 고전압(HV) 공정을 각각 분리된 공정 개념의 공정들을 한꺼번에 구현하면서 각각의 소자에 대한 마스크를 별도로 진행함으로써, 마스크 수가 급증하고 있는 실정이다.
종래에는 고전압 소자의 N-웰, P-웰, N-드리프트, P-드리프트, 저전압 소자의 N-웰, P-웰을 각각 형성함에 따라 6개의 웰 형성 패턴이 필요했으므로, 그에 따른 제조 원가의 상승과 프로세스 시간의 증가 등의 문제점이 있었다.
본 발명은 고전압 소자와 저전압 소자를 포함하는 LDI에서 웰 형성 공정을 단순화시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 반도체 소자의 제조 방법은, 고전압 소자와 저전압 소자를 포함하는 반도체 소자의 제조 방법에 있어서, N형 기판 상에 P형 불순물을 선택적으로 주입하는 단계와; 상기 N형 기판 상에 N형 불순물을 선택적으로 주입하는 단계와; 상기 P형 불순물과 N형 불순물을 확산시켜 상기 고전압 소자의 P-드리프트과 P-웰 및 상기 저전압 소자의 P-웰을 형성하고 상기 고전압 소자의 N-드리프트 영역과 N-웰 영역 및 상기 저전압 소자의 N-웰을 형성하는 단계와; 상기 고전압 소자와 저전압 소자의 채널 부분에 문턱 전압 조절용 불순물을 이온 주입하는 단계와; 상기 고전압 소자와 저전압 소자에 게이트 옥사이드, 게 이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 고전압 소자는 HVPMOS, HVNMOS를 포함하는 것을 특징으로 한다.
상기 저전압 소자는 LVNMOS, LVPMOS를 포함하는 것을 특징으로 한다.
상기 HVPMOS의 P-드리프트와 HVNMOS의 P-웰과 상기 LVNMOS의 P-웰은 동시에 형성되는 것을 특징으로 한다.
상기 HVNMOS의 N-드리프트와 상기 LVPMOS의 N-웰은 동시에 형성되는 것을 특징으로 한다.
본 발명에 따르면 고전압 소자와 저전압 소자를 포함하는 반도체 소자의 제조 방법에 있어서 P-웰 형성시에 P-드리프트 영역을 동시에 형성하며, N-웰 형성시에 N-드리프트 영역을 동시에 형성함으로써 별도의 공정으로서 형성되던 공정을 통합하여 전체 웰 형성 공정을 단순화시켜 원가를 절감하고 제조 시간을 단축시켜 제조 수율을 향상시킬 수 있다.
이하, 첨부한 도면을 참조로 하여 본 발명에 따른 반도체 소자의 제조 방법에 대해서 구체적으로 설명한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 보여주는 순서도이다.
본 발명에 따른 반도체 소자는 저전압 소자와 고전압 소자를 포함하며, 각각 PMOS와 NMOS로 구분되고, 드리프트 영역이 대칭(symetric)되게 형성되는지 비대칭(asymetric)되게 형성되는지에 따라 양방(兩方)과 단방(單方) 형으로 구분되어지므로 HVP 양방, HVP 단방, HVN 단방, HVN 양방, LVP, LVN 영역으로 이루어진다.
도 1a에 도시된 바와 같이, N형 기판(N-substrate)(111) 위에 P-웰 패턴을 하고 보론(Boron) 등의 P형 불순물을 선택적으로 이온 주입한다.
이로써, 상기 HVP 양방, HVP 단방, HVN 단방, HVN 양방, LVN 영역에 P형 불순물 영역(113a', 113b', 114', 115', 116', 118')이 각각 형성된다.
도 1b에 도시된 바와 같이, 상기 N형 기판(111) 상에 N-웰 패턴을 하고 As 등의 N형 불순물을 선택적으로 이온 주입한다.
이로써, 상기 HVN 단방, HVN 양방, LVP 영역에 N형 불순물 영역(125', 126a', 126b', 127')이 각각 형성된다.
예를 들어, 상기 N형 불순물과 P형 불순물의 도즈량은 5E12정도로 한다.
그리고, 도 1c에 도시된 바와 같이, 상기 불순물이 주입된 기판을 드라이브 인(drive-in)하여 상기 P형 불순물 영역(113a', 113b', 114', 115', 116', 118')과 상기 N형 불순물 영역(125', 126a', 126b', 127')이 딥 웰(deep-well)을 형성하도록 한다.
따라서, 상기 HVP 양방 영역에서 N형 기판(111)에 P-드리프트(113a, 113b)가 형성되고, 상기 HVP 단방 영역에서 P-드리프트(114)가 형성된다.
그리고, 상기 HVN 단방에서 P-웰(115)에 N-드리프트(125)가 형성되고, 상기 HVN 양방에서 P-웰(116)에 N-드리프트(126a, 126b)가 양방으로 형성된다.
또한, 저전압 소자인 LVP와 LVN에 각각 P-웰(127)과 N-웰(118)이 형성된다.
이때, 상기 P형 불순물과 N형 불순물은 동일한 조건에서 드라이브 인 되어도 확산계수의 차이로 인하여 P-웰 안에 N-드리프트가 형성되는 구조를 가진다.
예를 들어, 상기 P형 불순물의 도즈량은 1E13, N형 불순물의 도즈량은 2E13 정도로 한다.
즉, 본 발명은 P-웰 형성시에 P-드리프트 영역을 동시에 형성하며, N-웰 형성시에 N-드리프트 영역을 동시에 형성함으로써 별도의 공정으로서 형성되던 공정을 통합하여 전체 웰 형성 공정을 단순화시킨 것이다.
이후, 도 1d에 도시된 바와 같이, 상기 HVP 양방, HVP 단방, LVP 영역에 문턱 전압 조절용 P형 불순물의 이온 주입(133, 134, 137)을 실시하고, 상기 HVN 단방, HVN 양방, LVN 영역에 문턱 전압 조절용 N형 불순물의 이온 주입(145, 146, 148)을 실시한다.
최종적으로 도 1e에 도시된 바와 같이, 고전압 소자 영역와 저전압 소자의 게이트 옥사이드(oxide) 및 폴리실리콘(poly-silicon) 게이트 전극(153, 154, 155, 156, 157, 158), 소스 및 드레인 영역(163a, 163b, 164a, 164b, 165a, 165b, 166a, 166b, 167a, 167b, 168a, 168b), 소스 및 드레인 전극(도시되지 않음)을 형성한다.
이로써, 본 발명은 웰 형성을 위한 패턴 2개를 감소시킴으로써 원가 절감을 이룰 수 있다.
또한, 문턱 전압 조절용 불순물 주입 공정을 통해 열공정과 독립적인 안정성을 확보한다.
또한, P형과 N형 불순물의 확산계수의 차이를 이용하여 한번의 드라이브-인 공정을 통해 P-웰, N-웰을 단순하게 형성할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 제조 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명은 고전압 소자와 저전압 소자를 포함하는 반도체 소자의 제조 방법에 있어서 P-웰 형성시에 P-드리프트 영역을 동시에 형성하며, N-웰 형성시에 N-드리프트 영역을 동시에 형성함으로써 별도의 공정으로서 형성되던 공정을 통합하여 전체 웰 형성 공정을 단순화시켜 원가를 절감하고 제조 시간을 단축시켜 제조 수율을 향상시키는 효과가 있다.

Claims (4)

  1. 고전압 소자와 저전압 소자를 포함하는 반도체 소자의 제조 방법에 있어서,
    N형 기판 상에 P형 불순물을 선택적으로 주입하는 단계와;
    상기 P형 불순물이 주입된 상기 N형 기판 상에 N형 불순물을 선택적으로 주입하는 단계와;
    상기 N형 기판의 상부 영역에 주입된 상기 P형 불순물과 N형 불순물을 동시에 확산시켜 상기 상부 영역에서 아래로 확산된 P형 불순물 영역은 상기 고전압 소자의 P-드리프트와 P-웰 및 상기 저전압 소자의 P-웰을 형성하고, 상기 상부 영역에서 아래로 확산되어 상기 P형 불순물 영역보다 얕게 형성된 N형 불순물 영역은 상기 고전압 소자의 N-드리프트 영역과 N-웰 영역 및 상기 저전압 소자의 N-웰을 형성하는 단계와;
    상기 고전압 소자와 저전압 소자의 채널 부분에 문턱 전압 조절용 불순물을 이온 주입하는 단계와;
    상기 고전압 소자와 저전압 소자에 게이트 옥사이드를 형성하고, 상기 게이트 옥사이드 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 고전압 소자는 HVPMOS, HVNMOS를 포함하고, 상기 저전압 소자는 LVNMOS, LVPMOS를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    상기 HVPMOS의 P-드리프트와 상기 HVNMOS의 P-웰과 상기 LVNMOS의 P-웰은 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 2항에 있어서,
    상기 HVNMOS의 N-드리프트와 상기 LVPMOS의 N-웰은 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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