KR20100078983A - 리세스게이트를 구비하는 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 리세스게이트를 구비하는 반도체 장치의 유효채널길이(effective channel length)를 증가시킬 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는, 기판에 형성된 리세스패턴; 상기 리세스패턴 측벽 및 바닥면의 상기 기판에 형성된 문턱전압조절층 및 상기 리세스패턴 측벽 및 바닥면에 접하고, 상기 리세스패턴을 공유하는 두개의 게이트를 포함하며, 상술한 본 발명에 따르면, 두개의 게이트가 하나의 리세스패턴을 공유하도록 형성하여 리세스패턴의 선폭을 증가시킴으로써, 리세스패턴 바닥면 및 측벽의 기판에 문턱전압조절층을 형성하여 반도체 장치의 유효채널길이를 증가시킬 수 있는 효과가 있다.
리세스게이트, 유효채널길이
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 리세스게이트를 구비하는 반도체 장치의 유효채널길이(effective channel length)를 증가시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 트랜지스터의 채널길이가 점점 짧아지고, 불순물영역의 도핑농도가 증가함에 따른 전계(electric field) 증가에 기인한 누설전류에 의해 반도체 장치의 전기적인 특성을 확보하기 어렵다.
이러한 문제점을 극복하기 위하여 리세스게이트를 갖는 반도체 장치가 제안되었다. 여기서, 리세스게이트는 기판을 리세스(recess) 식각하여 리세스패턴을 형성한 후, 리세스패턴 상에 게이트를 형성하는 것으로, 채널길이 증가 및 불순물영역의 도핑농도를 감소시킬 수 있다.
도 1은 종래기술에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단 면도이다.
도 1을 참조하여 종래기술에 따른 리세스게이트를 구비하는 반도체 장치를 살펴보면, 소자분리막(12)에 의해 정의된 복수의 활성영역(13)을 구비하는 기판(11), 기판(11)에 형성된 복수의 리세스패턴(14), 리세스패턴(14)을 매립하고 일부가 기판(11) 위로 돌출된 게이트(18), 게이트(18) 양측 기판(11)에 형성된 소스 및 드레인영역(19), 리세스패턴(14) 바닥면의 기판(11)에 이온주입공정을 통해 형성된 문턱전압조절층(20)을 포함한다. 이때, 게이트(18)는 게이트절연막(15), 게이트전극(16) 및 게이트하드마스크막(17)이 적층된 적층구조물이다.
여기서, 문턱전압조절층(20)은 반도체 장치 동작시 실질적인 채널영역으로 작용하기 때문에 문턱전압조절층(20)이 형성된 영역을 통해 유효채널길이(effective channel length, L2)를 가늠할 수 있다.
하지만, 종래기술에서는 반도체 장치의 집적도가 증가함에 따라 리세스패턴(14)의 선폭(W2)도 감소하기 때문에 문턱전압조절층(20)을 형성하기 위한 이온주입공정 마진이 감소하여 리세스패턴(14) 바닥면의 기판(11)에만 문턱전압조절층(20)이 형성된다. 이로 인해, 설계시 소스 및 드레인 영역(19) 사이의 리세스패턴(14) 표면을 따라 채널길이(L1)가 설정되지만, 실제 반도체 장치 동작시 유효채널길이(L2)는 설계시 설정된 채널길이(L1)보다 짧아지는 문제점이 있다(L1 > L2).
이러한 문제점은 리세스패턴(14)의 측면 기판(11)에도 문턱전압조절층(20)을 형성하면 해결할 수 있지만, 종래기술은 각각의 게이트(18)에 대응하도록 리세스패턴(14)을 형성하기 때문에 활성영역(13)에 두개의 리세스패턴(14)이 배치된다. 이 와 더불어서, 게이트(18)의 선폭(W1)보다 작은 선폭을 갖도록 리세스패턴(14)을 형성하기 때문에 리세스패턴(14)의 선폭(W2)이 매우 미세하다. 따라서, 경사이온주입법(tilt ion implant)을 사용하더라도 리세스패턴(14) 측면의 기판(11)에 문턱전압조절층(20)을 형성하는 것이 실질적으로 불가능하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리세스게이트를 구비하는 반도체 장치의 유효채널길이를 증가시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판에 형성된 리세스패턴; 상기 리세스패턴 측벽 및 바닥면의 상기 기판에 형성된 문턱전압조절층 및 상기 리세스패턴 측벽 및 바닥면에 접하고, 상기 리세스패턴을 공유하는 두개의 게이트를 포함한다. 이때, 상기 문턱전압조절층은 'L'자 형태를 가질 수 있다.
상기 기판은 소자분리막에 의해 정의된 복수의 활성영역을 구비하고, 상기 리세스패턴은 상기 활성영역마다 하나씩 배치될 수 있다.
상기 게이트 양측의 상기 기판에 형성된 소스 및 드레인영역을 더 포함하고, 상기 소스 및 드레인영역 중 어느 하나는 상기 리세스패턴 바닥면에 접하고, 나머지는 상기 기판 상부면에 접할 수 있다.
상기 리세스패턴을 공유하는 두개의 상기 게이트는, 상기 게이트 사이가 소정 간격 이격되도록 배치될 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 기판에 리세스패턴을 형성하는 단계; 상기 리세스패턴 측벽 및 바닥면의 기판에 불순물을 이온주입하여 문턱전압조절층을 형성하는 단계 및 상기 리세스패턴의 측벽 및 바닥면에 접하고, 상기 리세스패턴을 공유하는 두개의 게이트를 형성하는 단계를 포함한다.
또한, 상기 게이트 양측 상기 기판에 불순물을 이온주입하여 소스 및 드레인영역을 형성하는 단계를 더 포함하고, 상기 소스 및 드레인영역 중 어느 하나는 상기 리세스패턴 바닥면에 접하고, 나머지는 상기 기판 상부면에 접하도록 형성할 수이 있다.
상기 리세스패턴을 형성하는 단계는, 소자분리막에 의해 복수의 활성영역이 정의된 기판을 선택적으로 식각하여 상기 리세스패턴이 상기 활성영역마다 하나씩 배치되도록 형성할 수 있다.
상기 문턱전압조절층을 형성하는 단계는, 경사이온주입법을 사용하여 실시할 수 있고, 문턱전압조절층이 'L'자 형태를 갖도록 형성할 수 있다.
상기 리세스패턴을 공유하는 두개의 상기 게이트를 형성하는 단계는, 상기 게이트 사이가 소정 간격 이격되도록 형성할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 리세스게이트를 구비하는 반도체 장치에서 두개의 게이트가 하나의 리세스패턴을 공유하도록 형성함으로써, 리세스패턴의 선폭을 증가시킬 수 있다. 이를 통해, 리세스패턴 바닥면 및 측 벽의 기판에 문턱전압조절층을 형성하여 반도체 장치의 유효채널길이를 증가시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명은 리세스게이트(Recess Gate, RG)를 구비하는 반도체 장치의 유효채널길이(effective channel length)를 증가시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해 본 발명은 두개의 게이트가 하나의 리세스패턴을 공유하도록 형성하여 리세스패턴의 선폭을 증가시킴으로써, 유효채널길이를 결정짓는 문턱전압조절층을 리세스패턴 측벽 및 바닥면의 기판에 형성하는 것을 기술적 원리로 한다.
도 2는 본 발명의 제1실시예에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 반도체 장치는 기판(101)에 형성된 리세스패턴(104), 리세스패턴(104) 측벽 및 바닥면의 기판(101)에 형성된 문턱전압조절층(111) 및 리세스패턴(104)의 측벽 및 바닥면에 접하고, 리세스패턴(104)을 공유하는 두개의 게이트(108)를 포함한다. 이때, 문턱전압조절층(111)은 'L'자 형태 를 가질 수 있다.
문턱전압조절층(111)은 이온주입공정 특히, 경사이온주입(tilt ion implant)을 통해 형성된 것이며, 반도체 장치 동작시 실질적인 채널영역으로 작용한다. 따라서, 문턱전압조절층(111)이 형성된 영역을 통해 유효채널길이(L)를 가늠할 수 있다.
또한, 게이트(108) 양측 기판(101)에 형성된 소스 및 드레인영역(110)을 더 포함할 수 있다. 이때, 소스 및 드레인영역(110) 중 어느 하나는 리세스패턴(104) 바닥면에 접하도록 형성되고, 나머지 기판(101) 상부면에 접하도록 형성할 수 있다. 따라서, 소스 및 드레인영역(110) 사이의 채널영역이 리세스패턴(104)의 측벽을 따라 상하로 형성될 수 있다.
여기서, 리세스게이트를 구비하는 반도체 장치 설계시 소스 및 드레인영역(110) 사이의 리세스패턴(104) 표면을 따라 채널길이가 설정되는데, 본 발명은 소스 및 드레인영역(110) 사이의 리세스패턴(104) 표면을 따라 문턱전압조절층(111)이 형성되기 때문에 유효채널길이(L)를 설계시 설정된 채널길이와 동일하게 구현할 수 있다. 따라서, 고집적화된 반도체 장치에서 설계시 설정된 채널길이보다 유효채널길이가 더 작아짐에 따른 반도체 장치의 특성 열화를 방지할 수 있다.
기판(101)은 소자분리막(102)에 의해 정의된 복수의 활성영역(103)을 구비하며, 리세스패턴(104)은 각 활성영역(103)마다 하나씩 배치될 수 있다. 참고로, 종래에는 게이트(108)에 대응하도록 리세스패턴(104)이 배치되기 때문에 각 활성영역(103)마다 두개씩 리세스패턴(104)이 배치된다(도 1 참조).
두개의 게이트(108)는 각각 리세스패턴(104)의 측벽 및 바닥면에 접하고, 게이트(108) 사이가 소정 간격 이격되도록 배치될 수 있다. 이때, 게이트(108)는 게이트절연막(105), 게이트전극(106) 및 게이트하드마스크막(107)이 순차적으로 적층된 적층구조물 일 수 있다.
게이트절연막(105)은 산화막 예컨대, 실리콘산화막(SiO2)일 수 있다. 게이트전극(106)은 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막일 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN), 텅스텐실리사이드(WSi)등을 사용할 수 있다. 게이트하드마스크막(107)은 산화막, 질화막 및 산화질화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
또한, 게이트(108) 양측벽에 형성된 게이트스페이서막(109)을 더 포함할 수 있다. 게이트스페이서막(109)은 산화막, 질화막 또는 산화막과 질화막이 적층된 적층막으로 형성할 수 있다.
이와 같이, 본 발명은 두개의 게이트(108)가 하나의 리세스패턴(104)을 공유하도록 형성함으로써, 리세스패턴(104)의 선폭(W)을 증대시킬 수 있다. 이를 통해 리세스패턴(104) 바닥면 및 측벽의 기판(101)에 문턱전압조절층(111)을 형성하여 반도체 장치의 유효채널길이(L)를 증가시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 리세스게이트를 구비하는 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 소자분리막(32)에 의하여 복수의 활성영역(33)이 정의된 기판(31)상에 하드마스크패턴(미도시)을 형성한 후, 하드마스크패턴을 식각장벽(etch barrier)으로 기판(11)을 식각하여 리세스패턴(34)을 형성한다. 이때, 리세스패턴(34)은 활성영역(33)만을 식각하여 형성하거나, 또는 활성영역(33)과 소자분리막(32)을 모두 식각하여 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 라인타입(line type)으로 형성할 수도 있다.
일반적으로, 리세스게이트를 위한 리세스패턴(34)은 게이트 갯수에 대응하여 형성하기 때문에 활성영역(33)에 두개의 리세스패턴(34)이 형성된다(도 1참조). 하지만, 본 발명은 각 활성영역(33)마다 하나씩 리세스패턴(34)이 배치되도록 형성하는 것을 특징으로한다. 이를 통해, 리세스패턴(34)의 선폭(W)을 획기적으로 증대시킬 수 있다.
도 3b에 도시된 바와 같이, 리세스패턴(34)의 측벽 및 바닥면의 기판(31)에 문턱전압 조절용 불순물을 이온주입하여 문턱전압조절층(35)을 형성한다. 이때, 문턱전압조절층(35)은 'L'자 형태를 갖도록 형성할 수 있다. 여기서, 문턱전압조절층(35)은 반도체 장치 동작시 실질적인 채널영역으로 작용하며 따라서, 문턱전압조절층(35)이 형성된 영역을 통해 유효채널길이를 가늠할 수 있다.
리세스패턴(34)의 측벽 및 바닥면의 기판(31) 특히, 리세스패턴(34) 측벽의 기판(31)에 문턱전압 조절용 불순물을 이온주입하기 위하여 문턱전압조절층(35)은 경사이온주입법(tilt ion implant)을 사용하여 형성하는 것이 바람직하다. 경사이온주입법은 불순물 이온을 기판(31) 상부면을 기준으로 일정한 경사각을 갖도록 주입하는 이온주입기술을 의미한다.
문턱전압 조정용 불순물로는 인(P), 비소(As)와 같은 N형 불순물 또는 붕소(B)와 같은 P형 불순물을 사용할 수 있다.
한편, 경사이온주입을 통해 리세스패턴(34) 측벽의 기판(31)에 불순물을 이온주입한 후, 연속해서 리세스패턴(34) 바닥면의 기판(31)에 수직으로 불순물을 이온주입하여 '└┘' 형태로 문턱전압조절층(35)을 형성할 수도 있다.
도 3c에 도시된 바와 같이, 리세스패턴(34) 표면에 게이트절연막(36)을 형성한다. 게이트절연막(36)은 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있으며, 게이트절연막(36)을 위한 실리콘산화막은 열산화법(thermal oxidation)을 사용하여 형성할 수 있다.
다음으로, 게이트절연막(36) 상에 리세스패턴(34)을 매립하고 기판(31) 상부면을 덮도록 게이트도전막(37)을 형성한다. 게이트도전막(37)은 실리콘막, 금속성막 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다. 실리콘막으로는 폴리실리콘막(poly Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있고, 금속성막으로는 텅스텐(W), 티타늄(Ti), 티타늄질화막(TiN), 텅스텐실리사이드(WSi) 등을 사용할 수 있다.
다음으로, 게이트도전막(37) 상에 게이트하드마스크막(38)을 형성한다. 게이 트하드마스크막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트하드마스크막(38) 상에 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽으로 게이트하드마스크막(38), 게이트도전막(37) 및 게이트절연막(36)을 순차적으로 식각하여 하나의 리세스패턴(34)을 공유하는 두개의 게이트(39)를 형성한다. 이하, 식각된 게이트절연막(36)의 도면부호를 '36A'로, 식각된 게이트도전막(37)의 도면부호를 '37A'로, 식각된 게이트하드마스크막(38)의 도면부호를 '38A'로 변경하여 표기한다.
여기서, 게이트(39)는 리세스패턴(34)의 측벽 및 바닥면에 접하고, 게이트(39) 사이가 소정 간격 이격되도록 형성할 수 있다. 즉, 리세스패턴(34) 바닥면의 중심부를 노출시키도록 게이트(39)를 형성할 수 있다.
도 3d에 도시된 바와 같이, 게이트(39) 양측벽에 게이트스페이서막(40)을 형성한다. 게이트스페이서막(40)은 산화막, 질화막 또는 산화막과 질화막이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트(39) 및 게이트스페이서막(40)을 이온주입장벽으로 기판(31)에 불순물을 이온주입하여 게이트(39) 양측 기판(31)에 소스 및 드레인영역(41)을 형성한다. 이때, 소스 및 드레인영역(41) 중 어느 하나는 리세스패턴(34)의 바닥면에 접하도록 형성하고, 나머지는 기판(31) 상부면에 접하도록 형성할 수 있다. 따라서, 소스 및 드레인영역(41) 사이의 채널영역이 리세스패턴(34)의 측벽을 따라 상하로 형성될 수 있다.
이와 같이, 본 발명은 두개의 게이트(39)가 하나의 리세스패턴(34)을 공유하도록 형성함으로써, 리세스패턴(34)의 선폭을 증대시킬 수 있다. 이를 통해, 리세스패턴(34) 바닥면 및 측벽의 기판(31) 이온주입공정을 통해 문턱전압조절층(35)을 형성할 수 있다.
정리하면, 본 발명은 종래에 문턱전압조절층(35)을 형성할 수 없었던 리세스패턴(34) 측벽의 기판(31)에도 문턱전압조절층(35)을 형성함으로써, 리세스게이트를 구비하는 반도체 장치의 유효채널길이를 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 리세스게이트를 구비하는 반도체 장치를 도시한 단면도.
도 2는 본 발명의 제1실시예에 따른 리세스 게이트를 구비하는 반도체 장치를 도시한 단면도.
도 3a 내지 도 3d는 본 발명의 제2실시예에 따른 리세스게이트를 구비하는 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
101 : 기판 102 : 소자분리막
103 : 활성영역 104 : 리세스패턴
105 : 게이트절연막 106 : 게이트전극
107 : 게이트하드마스크막 108 : 게이트
109 : 게이트스페이서막 110 : 소스 및 드레인영역
111 : 문턱전압조절층
Claims (11)
- 기판에 형성된 리세스패턴;상기 리세스패턴 측벽 및 바닥면의 상기 기판에 형성된 문턱전압조절층; 및상기 리세스패턴 측벽 및 바닥면에 접하고, 상기 리세스패턴을 공유하는 두개의 게이트를 포함하는 반도체 장치.
- 제1항에 있어서,상기 문턱전압조절층은 'L'자 형태를 갖는 반도체 장치.
- 제1항에 있어서,상기 기판은 소자분리막에 의해 정의된 복수의 활성영역을 구비하고, 상기 리세스패턴은 상기 활성영역마다 하나씩 배치된 반도체 장치.
- 제1항에 있어서,상기 게이트 양측의 상기 기판에 형성된 소스 및 드레인영역을 더 포함하고, 상기 소스 및 드레인영역 중 어느 하나는 상기 리세스패턴 바닥면에 접하고, 나머지는 상기 기판 상부면에 접하는 반도체 장치.
- 제1항에 있어서,상기 리세스패턴을 공유하는 두개의 상기 게이트는,상기 게이트 사이가 소정 간격 이격되도록 배치된 반도체 장치.
- 기판에 리세스패턴을 형성하는 단계;상기 리세스패턴 측벽 및 바닥면의 기판에 불순물을 이온주입하여 문턱전압조절층을 형성하는 단계; 및상기 리세스패턴의 측벽 및 바닥면에 접하고, 상기 리세스패턴을 공유하는 두개의 게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법.
- 제6항에 있어서,상기 게이트 양측 상기 기판에 불순물을 이온주입하여 소스 및 드레인영역을 형성하는 단계를 더 포함하고, 상기 소스 및 드레인영역 중 어느 하나는 상기 리세 스패턴 바닥면에 접하고, 나머지는 상기 기판 상부면에 접하도록 형성하는 반도체 장치 제조방법.
- 제6항에 있어서,상기 리세스패턴을 형성하는 단계는,소자분리막에 의해 복수의 활성영역이 정의된 기판을 선택적으로 식각하여 상기 리세스패턴이 상기 활성영역마다 하나씩 배치되도록 형성하는 반도체 장치 제조방법.
- 제6항에 있어서,상기 문턱전압조절층을 형성하는 단계는,경사이온주입법을 사용하여 실시하는 반도체 장치 제조방법.
- 제6항에 있어서,상기 문턱전압조절층이 'L'자 형태를 갖도록 형성하는 반도체 장치 제조방법.
- 제6항에 있어서,상기 리세스패턴을 공유하는 두개의 상기 게이트를 형성하는 단계는,상기 게이트 사이가 소정 간격 이격되도록 형성하는 반도체 장치 제조방법.
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2008
- 2008-12-30 KR KR1020080137378A patent/KR20100078983A/ko not_active Application Discontinuation
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