TWI498972B - 具降低之ｓｅｃｃｏ缺陷密度之絕緣體底材上半導體之製作方法 - Google Patents

具降低之ｓｅｃｃｏ缺陷密度之絕緣體底材上半導體之製作方法 Download PDF

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Description

具降低之SECCO缺陷密度之絕緣體底材上半導體之製作方法
本發明係相關於製作絕緣體底材上半導體(SeOI,semiconductor on insulator)之一種方法，特別是在絕緣體上製作矽元件(SOI,silicon on insulator)，其步驟包含有：提供一源底材(source substrate)，於該源底材內提供一預定之分割區(splitting area)，較佳者係利用黏結而將源底材附著至一處理底材(handle substrate)上以形成一源處理複合體(source handle compound)，將源底材之其餘部份由從處理複合體上由預定分割區之處而分拆開來，以便因此而將源底材的一元件層(device layer)轉移到處理底材上，以及將元件層薄化。
此種絕緣體底材上半導體，類如上述絕緣體底材上矽半導體者，會顯現出某些數量的不同缺陷，例如，晶格缺陷(crystalline defect)，點缺陷(point defect)，金屬污染(metallic contamination)等。其一種特別型態的缺陷是為所謂的SECCO缺陷。在過去，由於對諸如邏輯電路的典型SOI用途而言其數量通常皆足夠的低，故此類缺陷並未被認為是屬嚴重者。不過，隨著SOI技術新用途的出現，例如記憶元件，SeOI底材便被要求必須能夠提供每cm2 低於100個程度的SECCO缺陷，然而，到目前為止，此數值實際上仍是高出約達五個係數(a factor of five higher)。
圖1顯示用於判定SOI構造中SECCO缺陷的標準程序，L.F.Giles，A.Nejim及P.L.F.Hemment等人於Vacuum 43,297(1992)之中，以及相同作者等人於Materials Chemistry and Physics 35(1993)129-133有所說明。
SECCO缺陷的集中程度可利用SECCO型態溶液的一種特性加以顯現而得以判定，該溶液的性質可於前述參考文件中獲知。
以包含有厚度約為，例如，2000的一層元件層3以及厚約，例如，4000的矽氧化層5的一SOI底材1作為開始，利用SECCO型態溶液之性質而將缺陷加以顯現的標準技術包含有：一個A階段，其包括將底材1浸入SECCO型態溶液內數秒鐘，例如10至25秒，以便將1000-2000的矽由元件層3上蝕刻掉，並且相對更為快速地在材料的晶格缺陷9之處選擇性地蝕刻此元件層3，直到對應於此些缺陷9的位置之處的洞孔11朝向矽氧化物層5而呈現開口時為止。
階段A的時間長度係隨著所要移除的厚度而定，且其需要足夠使所有的SECCO缺陷皆能夠被辨識出來。依據最根本原則，元件層的至少一半厚度需被移除掉，但對較厚的元件層而言，此時間可能會拉長很多，例如，厚度在1000至2000埃的元件層會留下500或300埃。另一方面，就極薄的元件層(800埃或少於500埃)而言，其可能只需去除少於一半的厚度即已足夠，這是因為當，例如，SECCO缺陷甚至當一半厚度已被蝕刻移除以前，元件層即已穿透，而使得SECCO缺陷得以被顯現出來之故。
一個B階段，其包括有將底材1浸入氫氟酸溶液內，以便利用在介電質層5中擴大前一階段所產生出來的洞孔11而將之蝕刻掉。
在此處理程序之後，仍然餘留下來的洞孔11皆已足夠大，使之能夠在顯微鏡下被計算出來。在某些餘留元件層3的厚度之下，缺陷密度似乎會穩定下來並達到一個上限值，此即顯示，由此厚度開始，原始層內的所有缺陷皆可以被看到。就標準的絕緣體底材上半導體的情況而言，其穩定的情形是在元件層3餘留約500或至少約300的厚度時達到。的確，元件層3在SECCO缺陷區內蝕刻的速度，似乎約是比沒有SECCO缺隙的區域的正常元件層的蝕刻速度快上兩倍。
US 2005/0208322揭示了一種可以去除缺陷的絕緣體底材上半導體的製作方法。其所提出之製程是為一種SmartCutTM 型態的程序，其包含有由一源底材上將一半導體元件層轉移到一處理底材上以便減低缺陷數量的額外處理步驟。此些額外的步驟包含有可將元件層的一部份轉化成為氧化物的一個犧牲氧化階段，該被轉化的氧化物隨即被移除，其後接續一個研磨的階段。經過此些步驟，源區域內的缺陷即被去除。不過，研磨階段會引起額外的缺陷，此些缺陷再以可將半導體元件層的表面部份加以氧化並再將被氧化的部份去除掉的一個第二犧牲氧化階段加以去除。利用此種方法可以達到範圍在每cm2 約500個的SECCO缺陷。不過，此方法的缺點係在於其必須進行額外的處理步驟，此外，其亦無法達到每cm2 100個缺陷或更低的程度。
其他未包括研磨步驟的SOI製作程序亦多有人提出。US 2005/0026426提出一種熱處理以減低高頻粗度，其使得化學機械研磨不再必要。特別地，此類型式的製程包括有絕緣體底材上矽的高溫回火，其元件層係以一般習知為「穩定氧化回火」(“stabilization oxidation anneal”)的一層矽氧化物層加以保護。不過，此種型態的長時間高溫回火處理可能產生諸如滑移線(slip lines)的其他型態的缺陷。此外，此類回火步驟需要使用可以維持高溫的爐管，其通常是相當昂貴且就污染而言是屬難以操控的設備。
此些習知製程顯然仍無法致使SECCO缺陷密度達到優於每cm2 100個缺陷的程度，就小於1000的元件層而言，前述習知方法並無法獲得令人滿意的結果。以此為準，本發明之目的即在於提供一種絕緣體底材上半導體之製作方法，其可以達到每cm2 低於100的SECCO缺陷密度，其並可被運用於相對極薄的元件層上。
上述目的利用申請專利範圍之請求項1即可以達成。該方法之步驟包含提供一源底材，於該源底材內提供一預定之分割區，較佳者利用黏結而將源底材附著至一處理底材上以形成一源處理複合體，將源底材之其餘部份由源處理複合體上由預定分割區之處而分拆開來，以便因此而將源底材的一元件層轉移到處理底材上，以及將元件層薄化。該方法之特徵係為該預定分割區係利用以低於2.3 x 1016 原子/cm2 的劑量植入原子種源(atomic species)，並以低於925℃，特別是在850℃至925℃之間，更特別是在850℃至875℃之間的溫度執行薄化而提供的。
即便該方法製程步驟的每一個參數可能各皆分別屬於已知，但該些參數在本發明中的特別組合可以達成令人驚異的，SECCO缺陷的大幅度降低，其可以低至每cm2 少於100個缺陷，甚至每cm2 少於50個缺陷的程度，特別是在最終元件層厚度小於1000的情快況之下為然。
在本發明所請求專利的溫度參數上，其可以達成產率(throughput)及SECCO缺陷密度兩者間的良好平衡。若有需要更進一步地減低SECCO缺陷密度，其較佳的溫度範圍應低於900℃，更特定而言，應低於850℃。
其較佳者，本發明之方法包含有在薄化之前及/或之後的一次熱處理步驟。其更佳者可為進行至少30秒，較佳者為30-90秒之間，更特別是在45-75秒之間的一次快速熱回火(RTA)步驟，且該RTA係於至少1200℃，特別是是約1250℃的溫度之下進行的。此快速熱回火步驟不止造成表面粗度的縮減，當與前述製程參數結合時，相對於SECCO缺陷更有加乘之效果，其可使得SECCO缺陷的數目更進一步地減少。
依據本發明之一種變化，該熱處理步驟可為至少10分鐘的一次爐管回火處理，其溫度係在1000℃至1200℃的範圍。此種熱處理步驟不只可使表面粗度得以減低，其SECCO缺陷密度更可以進一步最佳化。
本發明之優點在於，其熱處理步驟可在一非氧化性的氣體環境，特別是氬之中進行。在此種氣體環境之中，其表面粗度以及SECCO缺陷皆可進一步最佳化。
依據本發明之一有利實施例，其熱處理步驟可包含有二或更多次接續的快速熱處理步驟。相較於單一次長時間的RTA，利用執行多次短RTA可以獲得較佳的回火結果。
本發明之優點在於，預定分割區可分別在1.4 x 1016 原子/cm2 或更低，特別是在1.2 x 1016 原子/cm2 至1.4 x 1016 原子/cm2 的範圍，更特別是在1.3 x 1016 原子/cm2 至1.4 x 1016 原子/cm2 的範圍之下，以及0.9 x 1016 原子/cm2 或更低，特別是在0.7 x 1016 原子/cm2 至0.9 x 1016 原子/cm2 的範圍，更特別是在0.8 x 1016 原子/cm2 至0.9 x 1016 原子/cm2 的範圍之下，利用He及或H離子而達成。在此些製程條件之下，可以達成SECCO缺陷密度的進一步減小。特別地，其兩種不同型態離子的組合在SECCO缺陷的減少上扮演了一個角色。
依據本發明之一有利實施例，其相關於氦之植入者可在49keV或更低的能量之下進行。將離子的能量，特別是氦離子者，降至49keV或更低，已被發現可以將SECCO缺陷密度進一步地降低。
本發明之較佳者，其薄化可包含有至少一第一次及一第二次薄化步驟。在利用熱氧化及去氧化(des-oxidation)的情況之下，將薄化步驟分割為二或更多次的分離步驟，在SECCO缺陷的數量上，相較於僅只進行一次薄化，已顯現出其較佳的結果。當快速熱回火(RTA)的步驟是在兩次薄化步驟之間執行時，此結果可以更進一步獲得改善。
本發明之較佳者，其可分別在第一次及第二次薄化步驟之後各進行一次溫度處理。再一次地，不只表面粗度值得以獲致最佳化，其SECCO缺陷同時亦可利用將一次薄化步驟與一次溫度處理步驟加以結合而同時獲得減低。
本發明之較佳者，其薄化可以包含將元件層氧化。在此種情況下，薄化係利用氧化而將被轉移之元件層消耗掉而達成。在製程的較後階段，其移除步驟可以利用適當的程序，例如蝕刻，移除氧化區而進行。
本發明之較佳者，其元件層厚度之減小可大於該第二次薄化步驟及該第一次薄化步驟者。如此則顯然SECCO缺陷密度便可以進一步縮減，特別是當在兩次薄化步驟之間進行一次快速熱回火步驟時為然。
依據本發明之一種變化，其薄化可利用在HCl與H之下進行至少一次濕蝕刻，乾蝕刻及蝕刻而達成。雖然濕蝕刻通常是在室溫之下進行，但在HCL及H之下，乾蝕刻可以在低於925℃，例如900℃至925℃之間進行。此程序因此而可以在相當低的溫度之下進行。
本發明之較佳者，其元件層可在薄化之後具有小於1000或更小的厚度。如同先前已有提及，習知技術之程序並無法為1000的較薄或已薄化的元件層達成足夠低的SECCO缺陷密度，但不同製程參數的有利組合則可以在1000或更薄的極薄元件層上達成足夠低的SECCO缺密度。本發明之目的亦可利用絕緣體上矽，特別是依本發明前述方法所製作者而達成。
圖2A顯示源底材21，在此為一矽晶圓，例如300mm之矽晶圓，其包含有一矽基底2及一矽氧化物層25，其係為自然矽氧化物，但亦可以為沉積或人工生長的矽氧化物層或任何其他合適之介電質層。
依據本發明，原子種源，於此為氦與氫離子的混合體，係以不超過2.3 x 1016 原子/cm2 的劑量進行植入。依據本發明之一種有利變化，氦離子係以1.4 x 1016 原子/cm2 的劑量進行植入，而氫離子則係以0.9 x 1016 原子/cm2 的劑量進行植入。依據此實施例，離子的能量在氦是為49keV而氫則為32keV。此可造成深度約2450的植入。離子的植入，如圖2B中以一系列的箭頭所標示者，可在源底材21內導致一預定分割區27的形成，其在矽基底23之內係平行於源底材21的主要表面。
接著，如圖2C所顯示，其較佳者係利用經由氧化物層23的黏結而將源底材21附著在一處理底材29之上，其在此實施例中亦為一片具或不具介電質層的300mm的矽晶圓，以便形成一個源-處理複合體。若不使用矽晶圓，任何其他適當的處理底材29亦皆可以使用。
利用提功供熱或機械能量，預定分割區27(圖2C)可進一步予以弱化，此接著會導致源底材21的一個餘留部份31的完全卸離以及元件層33及介電質層23的轉移到處理底材19上，如圖2D所顯示。被轉移的各層共具有約2450的轉移厚度，其係對應於一個中間階段的晶圓產品。在製作程序的薄化步驟之後，最終元件層即變得較薄，例如1000或800或更薄。此即對應於最終之晶圓產品。
接續的一個步驟包括了一次犧牲氧化，其，依據本發明，係在低於925℃，特別是在850℃至925℃之間，更特別是在850℃至875℃的溫度下進行。此步驟之目的係在於利用將元件層33的被轉移矽之一部份轉變為矽氧化物35而減小元件層的厚度。如此，被轉移元件層37的矽質部份即變為較薄(見圖2E)。在此步驟之中，通常有800的元件層33會被轉移。若產率是為次要考量，其甚至可以在低於900℃，特別是低於850℃的溫度之下進行。
取代犧牲層，或額外於犧牲層，其亦可以在HCl及H的氣體環境中進行一次蝕刻的步驟，以便局部地去除元件層。
接著，進行一次快速熱回火步驟，其係用以降低粗度。依據此實施例，其快速熱回火係在至少1200℃，特別是約1250℃的溫度下執行至少30秒，最好約30-90秒，更特別是45-75秒。
作為下一個步驟，氧化物層35即利用標準程序，例如以諸如HF溶液進行蝕刻而予以移除。此會導致如圖2F所顯示的情況，其中的構造包含有基底29，被轉移氧化物層23，以及薄化後的元件層37。
接著，利用氧化而進行一第二次的氧化步驟，其會造成原已被薄化的元件層37的局部消耗，並進而形成氧化物39，以使餘留的薄化元件層41現在具有1000或更小的厚度。此外，此氧化步驟係在低於925℃的溫度下進行。
接著，再一次地，於1200℃，特別是1250℃的溫度下持續至少30秒，特別是30-90秒，更特別是45-75秒，並最好是在氬氣及/或氦氣及或氫氣環境下，進行一次快速回火步驟。最後，進行一次額外的移除步驟移除氧化物層39以達成包含有在一介電質層23以及基底29上的一薄化元件層41的最終構造，如圖2H所示。
依據前述實施例之本發明之方法所具有之優點為，其每一製程步驟皆經最佳化以產生加乘效果，此效果則造成SECCO缺陷的最終降低，亦即，其密度低到每cm2 100個缺陷以下，甚至每cm2 50個缺陷以下。在縮減被轉移層的厚度時，此最佳化係利用選擇低離子植入密度及選擇低氧化溫度而達成的。此外，快速熱回火步驟的特殊製程參數亦導致SECCO缺陷密度的降低。再者，薄化步驟的分割成為兩個不同的步驟進一步地有助於使SECCO缺陷保持低少。製程參數的此種混合進一步使得小於1000的元件層得以提供前述的低SECCO缺陷密度。
在不偏離於本發明觀念的情況之下，依據第一實施例的本發明可在下述的變化之下執行。首先，取代在每一次氧化之後僅只進行一次RTA步驟，若能接續地進行至少二或更多次的RTA，會更有其好處。依據另一實施例，其熱處理步驟亦可以是一次至少10分鐘的爐管回火，其係在1000-1200℃的溫度範圍內，於氬氣中進行。依據本發明之另一種變化，作為薄化步驟的氧化處理可利用濕蝕刻，乾蝕刻或在及H之下的蝕刻加以取代。
利用執行此第一實施例或其他變化的任何組合，低於每cm2 100個，特別是每cm2 50個的SECCO缺陷密度已可達成，且在大直徑底材，例如以300mm晶圓為基礎者，亦已可達成低SECCO缺陷總數。其結果是此類底材亦已經可以被應用於記憶元件上。
1．．．底材
3、33、37．．．元件層
5．．．矽氧化物層
9．．．缺陷
11．．．洞孔
21．．．源底材
23．．．矽基底
25．．．矽氧化物層
27．．．分割區
29．．．基底
31．．．餘留部份
35．．．矽氧化物
41．．．薄化元件層
本發明配合所附圖式而予以說明：
圖1顯示判定SECCO缺陷之習知程序，與
圖2A-2H顯示本發明製作具減低之SECCO缺陷密度之絕緣體底材上半導體之方法。
21．．．源底材
23．．．矽基底
25．．．矽氧化物層

Claims (17)

  1. 具降低之SECCO缺陷密度之絕緣體底材上半導體之製作方法，其步驟包含有：提供一源底材，其較佳者為一單晶源底材；於該源底材內提供一預定之分割區；較佳者利用黏結而將源底材附著至一處理底材上以形成一源處理複合體；將源底材之其餘部份由源處理複合體上由預定分割區之處而分拆開來，以便因此而將源底材的一元件層轉移到處理底材上；將元件層薄化，其中薄化包含有元件層之氧化；其特徵為該預定分割區係利用以低於2.3 x 1016 原子/cm2 的劑量植入原子種源，並以850℃至875℃之間的溫度執行薄化而提供的，以便達成每cm2 低於100個缺陷的SECCO缺陷密度。
  2. 如申請專利範圍第1項之方法，其更包含有在薄化之前及/或之後的一次熱處理步驟。
  3. 如申請專利範圍第2項之方法，其中該熱處理步驟係為至少30秒，較佳者為30-90秒之間，更特別是在45-75秒之間的一次快速熱回火(RTA)步驟。
  4. 如申請專利範圍第3項之方法，其中該RTA係於至少1200℃，特別是是約1250℃的溫度之下進行。
  5. 如申請專利範圍第2項之方法，其中該熱處理步驟係為至少10分鐘的一次爐管回火處理。
  6. 如申請專利範圍第5項之方法，其中之溫度係在1000℃至1200℃的範圍內。
  7. 如申請專利範圍第2至6項之方法，其中之熱處理步驟係在一非氧化性氣體環境，特別是Ar及/或H之中進行的。
  8. 如申請專利範圍第2至6項中任一項之方法，其中之熱處理步驟包含有二或更多次接續的快速熱處理步驟。
  9. 如申請專利範圍第1至6項其中一項之方法，其中提供預定分割區係分別在1.4 x 1016 原子/cm2 或更低，特別是在1.2 x 1016 原子/cm2 至1.4 x 1016 原子/cm2 的範圍，更特別是在1.3 x 1016 原子/cm2 至1.4 x 1016 原子/cm2 的範圍之下，以及0.9 x 1016 原子/cm2 或更低，特別是在0.7 x 1016 原子/cm2 至0.9 x 1016 原子/cm2 的範圍，更特別是在0.8 x 1016 原子/cm2 至0.9 x 1016 原子/cm2 的範圍之下，利用He及或H離子而達成的。
  10. 如申請專利範圍第1至6項其中一項之方法，其中該植入係在49keV或更低的能量之下進行。
  11. 如申請專利範圍第1至6項其中一項之方法，其中該薄化包含有至少一第一次及一第二次薄化步驟。
  12. 如申請專利範圍第11項之方法，其中在該第一次及第二次薄化步驟之後分別進行一次溫度處理。
  13. 如申請專利範圍第11項之方法，其中在該第一次及第二次薄化步驟之間進行一次快速熱回火(RTA)步驟。
  14. 如申請專利範圍第11項其中一項之方法，其中該元件層厚度之減小大於該第二次薄化步驟且低於該第一次薄化步驟者。
  15. 如申請專利範圍第1至4項其中一項之方法，其中該薄化係利用至少一次濕蝕刻，乾蝕刻及在HCl與H之下蝕刻而達成。
  16. 如申請專利範圍第1至6項其中一項之方法，其中該元件層在薄化之後具有小於1000Å，特別是小於800Å的厚度。
  17. 如申請專利範圍第1至6項其中一項之方法，其中該源底材及該處理底材係為300mm之底材。
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