TWI495975B - Voltage regulator - Google Patents

Description

電壓調整器

本發明是有關輸出端子被連接至備份電池的電壓調整器。

就以往輸出端子被連接至備份電池112的電壓調整器而言，有圖11所示那樣的電路為人所知(例如參照專利文獻1)。

電源電壓是被施加於VDD端子121與VSS端子123端子間。輸出端子122是連接備份電池112，即使VDD端子121與VSS端子123間的電源電壓形成零，還是會對輸出端子122的負荷113(例如RAM)持續供給電壓。

當電源電壓被供給於VDD端子121與VSS端子123間時，若將其端子間電壓設為VBAT1，將備份電池的電壓設為VBAT2，則一般是VBAT1>VBAT2。當電源電壓被供給於VDD端子121與VSS端子123間時，Vref電路101是輸出某一定的電壓(Vref)，錯誤放大器102係放大以電阻107(電阻值R1)及電阻108(電阻值R2)來分壓輸出端子122的電壓(VOUT)之電壓(R2/(R1+R2)×VOUT)與Vref的差電壓，而來控制Pch電晶體103的閘極，藉此輸出一定的電壓至輸出端子122。

比較器1105是將在電阻1101及電阻1102分壓VDD端子121與VSS端子123的端子間電壓之後的電壓連接至+輸入端子，且將在電阻1103及電阻1104分壓輸出端子122與VSS端子123的端子間電壓之後的電壓連接至-輸入端子，而來比較VDD端子121與輸出端子122的端子電壓。當電源電壓被供給於VDD端子121與VSS端子123間時，因為在電阻1101及電阻1102所被分壓的電壓要比在電阻1103及電阻1104所被分壓的電壓更高，所以比較器1105的輸出是成為“H”，Pch電晶體105為ON狀態，Pch電晶體106為OFF狀態，Pch電晶體103的基板(NWELL)電位是藉由Pch電晶體105而形成VDD端子121的電位。

另一方面，若VDD端子121與VSS端子123的端子間電壓比輸出端子122與VSS端子123的端子間電壓更降低，則比較器1105的輸出會成為“L”，Pch電晶體106為ON狀態，Pch電晶體105為OFF狀態，Pch電晶體的基板(NWELL)電位是藉由Pch電晶體106而形成輸出端子122的電位。

亦即，藉由將Pch電晶體103的基板(NWELL)電位切換成VDD端子121側或輸出端子122側之電位高的側，即使VDD端子121的電壓比輸出端子122的電壓更下降，還是可防止電流從輸出端子122經由Pch電晶體103的基板間的寄生二極體來流至VDD端子121。

[先行技術文獻] [專利文獻]

[專利文獻1]特開2001-51735號廣報

然而，在以往的電壓調整器有：當VDD端子121側的電位形成零時，備份電池的電流會經由電阻1103與1104而流動，因此無法長時間備份動作的課題。

又，有當VDD端子121側的電位形成零時，無法關閉Pch電晶體103，逆流電流流動的課題。

於是，本發明的目的是在於解決以往那樣的課題，以提供一種當VDD端子121側的電位形成零時，備份電池的消費電流少，且使Pch電晶體103關閉，而能夠確實地防止逆流電流之電壓調整器為目的。

本發明是在電壓調整器的VDD端子121的電壓與輸出端子122的電壓之比較電路中未使用分壓電阻的電路構成，藉此削減流至分壓電阻的電流，解決上述課題者。

若根據以上那樣本發明的電壓調整器，則可以低消費電流，不拘VDD端子121的電壓大小，使防止從輸出端子122往VDD端子121的逆流。

參照圖面來說明有關用以實施本發明的形態。

[實施例1]

圖1是表示本發明的第一實施例的電壓調整器的電路圖。本發明的電壓調整器是以Vref電路101、錯誤放大器102、比較電路130、電阻107、電阻108、Pch電晶體103、Pch電晶體104、Pch電晶體105、Pch電晶體106、Nch電晶體109、VDD端子121、VSS端子123、輸出端子122所構成。與圖11的不同是在於比較器1105與電阻1101、1102、1103、1104被削除，藉由比較電路130來控制Pch電晶體105與106及所被追加的Pch電晶體104。

圖2是表示本發明的比較電路。

比較電路130是以定電流電路203、定電流電路204、Pch電晶體201、Pch電晶體202、反相器(Inverter)205、反相器206、反相器208、位準移位器207所構成。

說明有關本發明的電壓調整器的連接。Vref電路的輸出是被連接至錯誤放大器102的反轉輸入端子。錯誤放大器102的非反轉輸入端子是被連接至電阻107與電阻108的連接點，輸出是被連接至Pch電晶體103的閘極與Pch電晶體104的源極。Pch電晶體103的源極是被連接至VDD端子121與Pch電晶體105的汲極，汲極是被連接至輸出端子122與Pch電晶體106的汲極，背閘極是被連接至Pch電晶體105的源極與Pch電晶體106的源極。Pch電晶體105的閘極是被連接至節點111，背閘極是被連接至Pch電晶體105的源極。Pch電晶體106的閘極是被連接至節點110，背閘極是被連接至Pch電晶體106的源極。Pch電晶體104的汲極是被連接至輸出端子122，閘極是被連接至節點110，背閘極是被連接至錯誤放大器102的輸出。電阻107是一片側被連接至輸出端子122，相反側被連接至電阻108。Nch電晶體109是閘極被連接至節點110，汲極被連接至電阻108，源極被連接至VSS端子123。比較電路130是被連接至輸出端子122、VDD端子121、VSS端子123、節點110及節點111。輸出端子122是備份電池112與負荷113被並聯。

其次說明有關比較電路130的連接。Pch電晶體201的閘極是被連接至Pch電晶體202的閘極、Pch電晶體201的汲極及定電流電路203，源極是被連接至VDD端子121，背閘極是被連接至VDD端子121。Pch電晶體202的汲極是被連接至反相器205與定電流電路204，源極是被連接至輸出端子122，背閘極是被連接至輸出端子122。反相器205的輸出是被連接至反相器206，反相器205是作為電源被連接至輸出端子122。反相器206的輸出是被連接至位準移位器207與CONT端子223，反相器206是作為電源被連接至輸出端子122。位準移位器207的輸出是被連接至反相器208，位準移位器207是作為電源被連接至VDD端子121。反相器208的輸出是被連接至CONTX端子222，反相器208是作為電源被連接至VDD端子121。CONT端子223是結線至圖1的節點111，CONTX端子222是結線至圖1的節點110。

其次說明有關本發明的電壓調整器的動作。當VDD端子121端子的電位比輸出端子122端子的電位更高時，因為Pch電晶體201的閘極-源極間電壓比Pch電晶體202的閘極-源極間電壓更高，所以Pch電晶體202的汲極的電位是成為“L”位準(VSS端子123的電位)。藉由波形整形用的反相器205及206，反相器206的輸出所連接的CONT端子223的電壓是形成“L”位準。位準移位器207是將輸出端子122的電位位準變換成VDD端子121的電位位準。反相器208是將位準移位器207的輸出電壓予以反轉。當CONT端子223的電壓為“L”位準時，反相器208的輸出之CONTX端子222是成為VDD端子121的電位位準。此時，圖1的Pch電晶體103的基板(NWELL)電位，由於Pch電晶體105為ON狀態，Pch電晶體106為OFF狀態，所以成為VDD端子121的電位。亦即，VDD端子121的電位與輸出端子122的電位之較高的電位會成為Pch電晶體103的基板(NWEEL)電位。此時，Pch電晶體104是OFF狀態。一般，當電源被連接至VDD端子121時，VDD端子121的電位>輸出端子122的電位。

另一方面，當電源未被連接至VDD端子121時，因為在輸出端子122連接備份用的電池112，所以VDD端子121的電位<輸出端子122的電位。此時，因為Pch電晶體201的閘極-源極間電壓比Pch電晶體202的閘極-源極間電壓更低，所以Pch電晶體202的汲極的電位是成為“H”位準(輸出端子122的電位)。藉由波形整形用的反相器205及206，反相器206的輸出之CONT端子223的電壓是形成“H”位準(輸出端子122的電位)。位準移位器207是將輸出端子122的電位位準變換成VDD端子121的電位位準。反相器208是將位準移位器207的輸出電壓予以反轉。當CONT端子223的電壓為“H”位準(輸出端子122的電位)時，反相器208的輸出之CONTX端子222的電壓是成為“L”位準(VSS端子123的電位位準)。此時，圖1的Pch電晶體103的基板(NWELL)電位，由於Pch電晶體106為ON狀態，Pch電晶體105為OFF狀態，所以成為輸出端子122的電位。亦即VDD端子121的電位與輸出端子122的電位之較高的電位會成為Pch電晶體103的基板(NWEEL)電位。此時，Pch電晶體104為ON狀態，藉由將Pch電晶體103的閘極形成與輸出端子122同電位，使Pch電晶體103成OFF狀態。如此一來，即使VDD端子121的電位<輸出端子122的電位，還是可藉由Pch電晶體103來防止電流從輸出端子122流至VDD端子121。

其次說明有關在圖1所使用的錯誤放大器102。一般錯誤放大器的構成是形成圖7所示。由定電流電路705、Nch電晶體701、702、及Pch電晶體703、704所構成，INP721為+輸入端子，INM722為-輸入端子，EOUT723為輸出。並且，圖8是表示Pch電晶體704的剖面圖。在P基板上的NWELL之中存在P型的源極及汲極領域。P基板是被連接至低電位的VSS端子123。且NWELL是被連接至源極(VDD端子121)。

在使用圖7之一般的錯誤放大器時，當輸出端子122的電位比VDD端子121的電位更高時，若Pch電晶體104為ON狀態，則錯誤放大器102的輸出723是形成被連接至輸出端子122。此時，在圖7之一般的錯誤放大器電路中，以電晶體704的汲極作為射極，以源極作為基極，以基板作為集極之PNP電晶體為ON狀態，經由Pch電晶體104，備份電池112會被放電。為了迴避此現象，最好是使用圖9的構成作為錯誤放大器電路。

圖9的錯誤放大器電路102的第三實施例是在錯誤放大器的輸出723與Pch電晶體704之間新追加Pch電晶體801。Pch電晶體801是將源極及NWELL連接至錯誤放大器的輸出723，將汲極連接至Pch電晶體704的汲極，閘極是依據圖1的節點111的信號(CONT信號)來控制。圖10是表示Pch電晶體704、801的剖面圖。此情況，當輸出端子122的電位比VDD端子121的電位更高時，在Pch電晶體104形成ON狀態之下，錯誤放大器102的輸出723是被連接至輸出端子122，但節點111的信號是成為與輸出端子122同電位，因此Pch電晶體801是OFF狀態，不會有電流從Pch電晶體801的汲極流至Pch電晶體704的汲極的情形。

而且，與圖7的不同是在以Nch電晶體701及702所構成的差動輸入電路與源極側的定電流電路705之間***Nch電晶體802的點。Nch電晶體802的汲極是被連接至Nch電晶體701及702的源極，源極是被連接至定電流電路705，閘極是被連接至圖1的節點110的信號(CONTX信號)且被控制。當輸出端子122的電位形成比VDD端子121的電位更高時，Pch電晶體104為ON狀態，錯誤放大器102的輸出723是被連接至輸出端子122，Nch電晶體702是成為ON狀態。而且，輸出端子122與Nch電晶體701、702的源極會成為被電性連接的狀態，但在Nch電晶體802為OFF狀態下，遮斷定電流電路705的電流通路。如此一來，可防止電流從輸出端子122通過Nch電晶體702，流至VSS端子123。

在圖9的說明，是Nch電晶體802會被***Nch電晶體701、702的源極與定電流電路705之間，但明顯即使被***定電流電路705與VSS端子123之間也具有同樣的效果。又，Pch電晶體801會被***錯誤放大器102的輸出723與Pch電晶體704之間，但明顯即使被***VDD端子121與Pch電晶體704之間也具有同樣的效果。

圖9是作為1段放大電路的錯誤放大器的例子來進行說明，但即使錯誤放大器電路為2段以上的多段放大電路也無妨。該情況，只要像圖9那樣在錯誤放大器的輸出與VDD側***具有用以遮斷電流通路的機能之Pch電晶體801，在錯誤放大器的輸出與VSS側***具有用以遮斷電流通路的機能之Nch電晶體802即可。

如以上說明那樣，與圖11的以往電壓調整器作比較時，因為用以比較VDD端子121的電位與輸出端子122的電位之電阻1101、電阻1102、電阻1103、電阻1104不存在，所以可削減該部分的消費電流。例如，若將備份電池112的電壓設為3V，將電阻1103與電阻1104的和假設為3MegΩ，則在電阻1103及電阻1104是1μA的電流會從備份電池112消費。但，圖1的電壓調整器是相當於此電阻者不存在，無該部分的消費。圖11的比較器1105的消費電流與圖2的比較電路130的消費電流假設相等，0.5μA。此時，在圖11的電壓調整器是從備份電池112消費1.5μA，相對的，在圖1的電壓調整器是僅消費其1/3的0.5μA，可大幅度延長備份電池112的動作時間。

[實施例2]

圖3是表示圖1之本發明的電壓調整器的比較電路130的第二實施例。第二實施例的比較電路130是以定電流電路303、定電流電路304、Pch電晶體201、Pch電晶體301、Pch電晶體302、Pch電晶體305、反相器205、反相器206、反相器208、及位準移位器207所構成。與圖2的不同是相當於Pch電晶體202者為由2個的電晶體、Pch電晶體301及Pch電晶體302所構成，且追加用以實現磁滯機能的Pch電晶體305。並且，定電流電路203及定電流電路204是以將閘極及源極連接至VSS端子123的N通道‧空乏型MOS電晶體來具體地顯示。

其次說明有關比較電路130的連接。Pch電晶體201的閘極是被連接至Pch電晶體301的閘極、Pch電晶體302的閘極、Pch電晶體201的汲極、及定電流電路303，源極是被連接至VDD端子121，背閘極是被連接至VDD端子121。Pch電晶體302的汲極是被連接至反相器205與定電流電路304，源極是被連接至Pch電晶體301的汲極與Pch電晶體305的汲極，背閘極是被連接至輸出端子122。Pch電晶體301的源極是被連接至輸出端子122，背閘極是被連接至輸出端子122。Pch電晶體305的閘極是被連接至反相器205的輸出，源極是被連接至輸出端子122，背閘極是被連接至輸出端子122。反相器205的輸出是被連接至反相器206，反相器205是作為電源被連接至輸出端子122。反相器206的輸出是被連接至位準移位器207與CONT端子223，反相器206是作為電源被連接至輸出端子122。位準移位器207的輸出是被連接至反相器208，位準移位器207是作為電源被連接至VDD端子121。反相器208的輸出是被連接至CONTX端子222，反相器208是作為電源被連接至VDD端子121。定電流電路303及定電流電路304是使用N通道‧空乏型MOS電晶體，雙方皆將閘極與源極連接至VSS端子123，使用汲極作為輸出。CONT端子223是結線至圖1的節點111，CONTX端子222是結線至圖1的節點110。

其次說明有關使用第二實施例的比較電路的電壓調整器的動作。

當VDD端子121的電位比輸出端子122的電位更充分高時，因為Pch電晶體201的閘極-源極間電壓比Pch電晶體301、Pch電晶體302的閘極-源極間電壓更充分地高，所以Pch電晶體302的汲極的電位是成為“L”位準(VSS端子123的電位)。藉由波形整形用的反相器205及206，反相器205的輸出是成為“H”(輸出端子122的電位)，Pch電晶體305是OFF狀態，反相器206的輸出之CONT端子223的電壓是形成“L”位準。位準移位器207是將輸出端子122的電位位準變換成VDD端子121的電位位準。反相器208是將位準移位器207的輸出電壓予以反轉。當CONT端子223的電壓為“L”位準時，反相器208的輸出之CONTX端子222是成為VDD端子121的電位位準。此時，Pch電晶體103的基板(NWELL)電位，由於Pch電晶體105為ON狀態，Pch電晶體106為OFF狀態，所以成為VDD端子121的電位。亦即，VDD端子121的電位與輸出端子122的電位之較高的電位會成為Pch電晶體103的基板(NWELL)電位。此時，Pch電晶體104是OFF狀態。一般，當電源被連接至VDD端子121時，VDD端子121的電位>輸出端子122的電位。

其次，一旦VDD端子121的電位下降，則因為Pch電晶體305是OFF狀態，所以依據Pch電晶體301、Pch電晶體302的複合電晶體及Pch電晶體201來比較VDD端子121的電壓與輸出端子122端子的電壓。一旦VDD端子121的電位下降，比起輸出端子122的電位，僅ΔV1下降，則因為Pch電晶體201的閘極-源極間電壓比Pch電晶體301、Pch電晶體302的閘極-源極間電壓只更低ΔV1，所以Pch電晶體302的汲極的電位是成為“H”位準(輸出端子122的電位)。藉由波形整形用的反相器205及206，反相器205的輸出是成為“L”位準，Pch電晶體305是ON狀態，反相器206的輸出之CONT端子223的電壓是形成“H”位準(輸出端子122的電位)。位準移位器207是將輸出端子122的電位位準變換成VDD端子121的電位位準。反相器208是將位準移位器207的輸出電壓予以反轉。當CONT端子223的電壓為“H”位準時，反相器208的輸出之CONTX端子222是成為“L”位準。此時，圖1的Pch電晶體103的基板(NWELL)電位，由於Pch電晶體106為ON狀態，Pch電晶體105為OFF狀態，所以成為輸出端子122的電位。亦即，VDD端子121的電位與輸出端子122的電位之較高的電位會成為Pch電晶體103的基板(NWELL)電位。此時，Pch電晶體104是ON狀態，藉由將Pch電晶體103的閘極形成與輸出端子122同電位，使Pch電晶體103成為OFF狀態。

ΔV1的電壓是如式(1)般。

[式1]

在此，I是定電流電路303、304的電流值，μ是Pch電晶體201及Pch電晶體301與Pch電晶體302的移動度，L6是Pch電晶體301與Pch電晶體302的L長的和，L5是Pch電晶體201的電晶體的L長，W6是Pch電晶體301與Pch電晶體302的W長，W5是Pch電晶體201的W長。

其次，一旦VDD端子121電位上升，則因為Pch電晶體305是ON狀態，所以依據Pch電晶體201與Pch電晶體302的電晶體來比較VDD端子121電壓與輸出端子122電壓。當定電流電路303與304的電流值相等，且Pch電晶體201與Pch電晶體302的電晶體的種類(VTH、移動度等)，L長，W長相同時，式(1)的ΔV1是成為ΔV1=0，當VDD端子121電壓與輸出端子122電壓幾乎相等時，CONT端子223及CONTX端子222的電壓會反轉。

圖4是表示將橫軸設為時間，將縱軸設為電壓，將輸出端子122的電壓設為一定，來使VDD端子121的電壓變化時之CONT端子223與CONTX端子222的電壓波形。當VDD端子121的電壓比輸出端子122的電壓只更下降ΔV1時，CONT端子223與CONTX端子222的電壓會反轉，然後，使VDD端子121的電壓上昇，當VDD端子121的電壓與輸出端子122的電壓形成相等時，CONT端子223與CONTX端子222的電壓會反轉。如此一來，在切換Pch電晶體103的基板(NWELL)電位之VDD端子121的電壓與輸出端子122的電壓之間附加磁滯。藉此，即使VDD端子121的電壓與輸出端子122的電壓接近，也不會有錯誤動作，可確實地進行Pch電晶體103的基板(NWELL)電位的切換。

另外，此ΔV1的值，當VDD端子121的電壓下降時，需要以Pch電晶體103的輸出端子122與基板間的寄生二極體不會成為ON狀態的方式，設定成寄生二極體的順方向ON電壓以下(約0.6V)。通常，ΔV1的值是50mV～200mV前後。

又，圖3是將Pch電晶體305與Pch電晶體301並聯，但明顯即使將Pch電晶體305與Pch電晶體302並聯，還是具有同樣的效果。又，雖是以實施例1來表示，但有關錯誤放大器最好是與實施例1同樣使用圖9的構成。

[實施例3]

圖5是表示圖1之本發明的電壓調整器的比較電路130的第三實施例。第三實施例的比較電路130是以定電流電路303、定電流電路304、Pch電晶體202、Pch電晶體501、Pch電晶體502、Pch電晶體503、反相器205、反相器206、反相器208、及位準移位器207所構成。與圖2的不同是相當於Pch電晶體201者為由2個的Pch電晶體501及Pch電晶體502所構成，且追加用以實現磁滯機能的Pch電晶體503。並且，定電流電路203及204是以和圖3同樣將閘極及源極連接至VSS端子123的N通道‧空乏型MOS電晶體來具體地顯示。

其次說明有關比較電路130的連接。Pch電晶體501的閘極是被連接至Pch電晶體202的閘極、Pch電晶體502的閘極、Pch電晶體502的汲極、及定電流電路303，源極是被連接至VDD端子121，汲極是被連接至Pch電晶體502的源極與Pch電晶體503的汲極，背閘極是被連接至VDD端子121。Pch電晶體503的閘極是被連接至位準移位器207的輸出，源極是被連接至VDD端子121，背閘極是被連接至VDD端子121。Pch電晶體202的汲極是被連接至反相器205與定電流電路304，源極是被連接至輸出端子122，背閘極是被連接至輸出端子122。反相器205的輸出是被連接至反相器206，反相器205是作為電源被連接至輸出端子122。反相器206的輸出是被連接至位準移位器207與CONT端子223，反相器206是作為電源被連接至輸出端子122。位準移位器207的輸出是被連接至反相器208，位準移位器207是作為電源被連接至VDD端子121。反相器208的輸出是被連接至CONTX端子222，反相器208是作為電源被連接至VDD端子121。定電流電路303及定電流電路304是使用N通道‧空乏型MOS電晶體，雙方皆將閘極與源極連接至VSS端子123，使用汲極作為輸出。CONT端子223是結線至圖1的節點111，CONTX端子222是結線至圖1的節點110。

其次說明有關使用第三實施例的比較電路的電壓調整器的動作。當VDD端子121的電位比輸出端子122的電位更充分高時，Pch電晶體501、Pch電晶體502為ON狀態，Pch電晶體202為OFF狀態，Pch電晶體202的汲極的電位是成為“L”位準(VSS端子123的電位)。藉由波形整形用的反相器205及206，反相器206的輸出之CONT端子223的電壓是形成“L”位準。位準移位器207是將輸出端子122的電位位準變換成VDD端子121的電位位準。反相器208是將位準移位器207的輸出電壓予以反轉。當CONT端子223的電壓為“L”位準時，位準移位器207的輸出是成為“L”位準，Pch電晶體503是ON狀態，反相器208的輸出之CONTX端子222是成為VDD端子121的電位位準。此時，圖1之Pch電晶體103的基板(NWELL)電位，由於Pch電晶體105為ON狀態，Pch電晶體106為OFF狀態，所以成為VDD端子121的電位。亦即，VDD端子121的電位與輸出端子122的電位之較高的電位會成為Pch電晶體103的基板(NWELL)電位。此時，Pch電晶體104是OFF狀態。一般，當電源被連接至VDD端子121時，VDD端子121的電位>輸出端子122的電位。

其次，一旦VDD端子121的電位下降，則因為Pch電晶體503是ON狀態，所以依據Pch電晶體502與Pch電晶體202來比較VDD端子121的電壓與輸出端子122的電壓。當定電流電路303與304的電流值相等，且Pch電晶體502與Pch電晶體202的電晶體的種類(VTH、移動度等)，L長，W長相同時，一旦VDD端子121的電位下降至與輸出端子122的電位大致同值，則Pch電晶體502為OFF狀態，Pch電晶體202為ON狀態，Pch電晶體202的汲極的電位是成為“H”位準(輸出端子122的電位)。藉由波形整形用的反相器205及206，反相器206的輸出之CONT端子223的電壓是形成“H”位準(輸出端子122的電位)。位準移位器207是將輸出端子122的電位位準變換成VDD端子121的電位位準。反相器208是將位準移位器207的輸出電壓予以反轉。當CONT端子223的電壓為“H”位準時，位準移位器207的輸出是成為VDD端子121的電壓，使Pch電晶體503形成OFF狀態，反相器208的輸出之CONTX端子222是成為“L”位準。此時，Pch電晶體103的基板(NWELL)電位，由於Pch電晶體106為ON狀態，Pch電晶體105為OFF狀態，所以成為輸出端子122的電位。亦即，VDD端子121的電位與輸出端子122的電位之較高的電位會成為Pch電晶體103的基板(NWELL)電位。此時，Pch電晶體104是ON狀態，藉由將Pch電晶體103的閘極形成與輸出端子122同電位，使Pch電晶體103成為OFF狀態。

其次，一旦VDD端子121的電位上升，則因為Pch電晶體503是OFF狀態，所以依據Pch電晶體501與Pch電晶體502的複合電晶體及Pch電晶體202來比較VDD端子121的電壓與輸出端子122的電壓。若VDD端子121的電壓比輸出端子122的電壓更只高ΔV2，則CONT端子223及CONTX端子222會反轉。

ΔV2的電壓是如式(2)般。

[式2]

在此，I是定電流電路303、304的電流值，μ是Pch電晶體202及Pch電晶體501與Pch電晶體502的移動度，L6是Pch電晶體202的L長，L5是Pch電晶體501與Pch電晶體502的L長的和，W6是Pch電晶體202的W長，W5是Pch電晶體501與Pch電晶體502的W長。

圖6是表示將橫軸設為時間，將縱軸設為電壓，將輸出端子122的電壓設為一定，而使VDD端子121的電壓變化時之CONT端子223與CONTX端子222的電壓波形。當VDD端子121的電壓下降，成為與輸出端子122的電壓相等時，CONT端子223與CONTX端子222的電壓會反轉。然後，使VDD端子121的電壓上昇，當VDD端子121的電壓比輸出端子122的電壓更只高ΔV2時，CONT端子223與CONTX端子222的電壓會反轉。如此一來，在切換Pch電晶體103的基板(NWELL)電位之VDD端子121的電壓與輸出端子122的電壓之間附加磁滯。藉此，即使VDD端子121的電壓與輸出端子122的電壓接近，也不會有錯誤動作，可確實地進行Pch電晶體103的基板(NWELL)電位的切換。

另外，此ΔV2的值，當VDD端子121的電壓上升時，需要以Pch電晶體103的VDD端子121與基板間的寄生二極體不會成為ON狀態的方式，設定成寄生二極體的順方向ON電壓以下(約0.6V)。通常，ΔV2的值是50mV~200mV前後。

又，圖5是將Pch電晶體503與Pch電晶體501並聯，但明顯即使將Pch電晶體503與Pch電晶體502並聯，還是具有同樣的效果。又，雖是以實施例1來表示，但有關錯誤放大器最好是與實施例1同樣使用圖9的構成。又，雖是以實施例1來表示，但有關錯誤放大器最好是與實施例1同樣使用圖9的構成。

[實施例4]

圖12是表示第二實施形態的電壓調整器的電路圖。與圖1的不同是將Pch電晶體104的背閘極連接至Pch電晶體103的背閘極，在比較電路的130的輸出追加延遲電路1201的點。有關連接是比較電路130的輸出會被連接至延遲電路1201，延遲電路1201的輸出會作為節點110及節點111被輸出。

其次，說明有關第二實施形態的電壓調整器的動作。當VDD端子121的電壓比輸出端子122的電壓大時，節點111的電壓成為“L”位準，節點110的電壓成為“H”位準，Pch電晶體105會開啟，Pch電晶體106會關閉。此時，Pch電晶體104的基板(NWELL)電位是形成VDD端子121的電壓，可確實地關閉Pch電晶體104。

延遲電路1201是藉由計時器電路來防止節點110與111的電壓同時形成“L”位準。如此一來，可防止Pch電晶體105與106同時開啟，電流從VDD端子121流至輸出端子122，且從輸出端子122流至VDD端子121。

另外，第二實施形態的電壓調整器雖會發生Pch電晶體105與106同時開啟的問題，但亦可無延遲電路1201來使動作。

[實施例5]

圖13是表示圖1之本發明的電壓調整器的錯誤放大器電路102的第三實施例。與圖9的不同是在定電流電路705之下***Pch電晶體803，將閘極連接至CONT端子823的點。

其次針對動作來進行說明。當輸出端子122的電位比VDD端子121的電位更高時，Pch電晶體104為ON狀態，錯誤放大器102的輸出723是被連接至輸出端子122。由於Nch電晶體702是ON狀態，所以輸出端子122與Nch電晶體701、702的源極會成為被電性連接的狀態。然後，在Nch電晶體802、803為OFF狀態下，遮斷定電流電路705的電流通路，可防止電流從輸出端子122通過Nch電晶體702流至VSS端子123。

並且，在圖13是作為1段放大電路的錯誤放大器的例子來進行說明，但即使錯誤放大器電路是2段以上的多段放大電路也無妨。該情況，只要像圖13那樣在錯誤放大器的輸出與VDD側***具有用以遮斷電流通路的機能之Pch電晶體801，在錯誤放大器的輸出與VSS側***具有用以遮斷電流通路的機能之Nch電晶體802及Pch電晶體803即可。

[實施例6]

圖14是表示圖1之本發明的電壓調整器的錯誤放大器電路102的第四實施例。與圖13的不同是刪除Nch電晶體802、803，連接CONT端子823與定電流電路705的點。

其次針對動作來進行說明。當輸出端子122的電位比VDD端子121的電位更高時，Pch電晶體104為ON狀態，Pch電晶體801會關閉，錯誤放大器102的輸出723是被連接至輸出端子122。由於Nch電晶體702是ON狀態，所以輸出端子122與Nch電晶體701、702的源極會成為被電性連接的狀態。而且，依據CONT端子823的信號，定電流電路705是被關閉，遮斷電流通路，可防止電流從輸出端子122通過Nch電晶體702流至VSS端子123。

並且，在圖14是作為1段放大電路的錯誤放大器的例子來進行說明，但即使錯誤放大器電路是2段以上的多段放大電路也無妨。該情況，只要形成依據CONT端子823的信號來關閉定電流電路的構成即可。

101．．．Vref電路

102．．．錯誤放大器

112．．．備份電池

113．．．負荷

121．．．VDD端子

122．．．輸出端子

123．．．VSS端子

130．．．比較電路

203．．．定電流電路

204．．．定電流電路

207．．．位準移位器

222．．．CONTX端子

223．．．CONT端子

303．．．定電流電路

304．．．定電流電路

705．．．定電流電路

721．．．+輸入端子

722．．．-輸入端子

723．．．EOUT端子

823．．．CONT端子

1105．．．比較器

圖1是本發明的第一實施例的電壓調整器的電路圖。

圖2是表示本發明的電壓調整器的第一實施例的比較電路的電路圖。

圖3是表示本發明的電壓調整器的第二實施例的比較電路的電路圖。

圖4是本發明的電壓調整器的第二實施例的比較電路的各部電壓波形。

圖5是表示本發明的電壓調整器的第三實施例的比較電路的電路圖。

圖6是本發明的電壓調整器的第三實施例的比較電路的各部電壓波形。

圖7是一般的電壓調整器的錯誤放大器的電路圖。

圖8是P通道型MOS電晶體的剖面圖。

圖9是本發明的電壓調整器的第二實施例的錯誤放大器的電路圖。

圖10是P通道型MOS電晶體的剖面圖。

圖11是表示以往的電壓調整器的電路圖。

圖12是本發明的第二實施例的電壓調整器的電路圖。

圖13是本發明的電壓調整器的第三實施例的錯誤放大器電路圖。

圖14是本發明的電壓調整器的第四實施例的錯誤放大器電路圖。

101．．．Vref電路

102．．．錯誤放大器

103、104、105、106．．．Pch電晶體

107、108．．．電阻

109．．．Nch電晶體

110、111．．．節點

112．．．備份電池

113．．．負荷

121．．．VDD端子

122．．．輸出端子

123．．．VSS端子

130．．．比較電路

R1、R2．．．電阻值

Claims (10)

1. 一種電壓調整器，係具備：輸出電晶體，其係設於電源端子與輸出端子之間；錯誤放大器，其係以前述輸出端子的電壓能夠形成一定的方式控制前述輸出電晶體的閘極電壓；第2電晶體，其係用以將前述輸出電晶體的基板連接至前述電源端子；第3電晶體，其係用以將前述輸出電晶體的基板連接至前述輸出端子；及比較電路，其係比較前述電源端子與前述輸出端子的電壓，根據該比較結果來切換控制前述第2電晶體與前述第3電晶體；其特徵為：前述比較電路係具備：第4電晶體，其係源極被連接至前述電源端子，閘極被連接至汲極，汲極被連接至第1定電流電路；及第5電晶體，其係源極被連接至前述輸出端子，閘極被連接至前述第4電晶體的閘極，汲極與第2定電流電路連接，並且，依據前述第5電晶體與前述第2定電流電路的連接點的電壓來輸出前述比較結果。
2. 如申請專利範圍第1項之電壓調整器，其中，前述比較電路，當前述電源端子的電壓比前述輸出端子的電壓更高時，使前述第2電晶體成為ON狀態，當前述電源端子的電壓比前述輸出端子的電位更低時，使前述第3電晶體成為ON狀態。
3. 如申請專利範圍第2項之電壓調整器，其中，前述比較電路係具有磁滯機能。
4. 如申請專利範圍第3項之電壓調整器，其中，前述磁滯機能係具有：第6電晶體，其係與前述第5電晶體串聯；及第7電晶體，其係與前述第5電晶體並聯，以前述比較電路的輸出來控制前述第7電晶體。
5. 如申請專利範圍第3項之電壓調整器，其中，前述磁滯機能係具有：第8電晶體，其係與前述第4電晶體串聯；及第9電晶體，其係與前述第4電晶體並聯，以前述比較電路的輸出來控制前述第9電晶體。
6. 如申請專利範圍第1項之電壓調整器，其中，前述錯誤放大器係具有：第10電晶體，其係設於前述錯誤放大器的輸出與前述電源端子之間，基板被連接至前述錯誤放大器的輸出；第11電晶體，其係設於前述錯誤放大器的輸出與接地端子之間，當前述輸出端子的電壓比前述電源端子的電壓高時，關閉前述第10電晶體與前述第11電晶體。
7. 如申請專利範圍第1項之電壓調整器，其中，前述錯誤放大器係具有：第10電晶體，其係設於前述錯誤放大器的輸出與前述電源端子之間，基板被連接至前述錯誤放大器的輸出；第11電晶體，其係設於前述錯誤放大器的輸出與第3定電流電路之間；及第12電晶體，其係設於前述第3定電流電路與接地端子之間，當前述輸出端子的電壓比前述電源端子的電壓高時，關閉前述第10電晶體與前述第11電晶體和前述第12電晶體。
8. 如申請專利範圍第1項之電壓調整器，其中，前述錯誤放大器係具有：第10電晶體，其係設於前述錯誤放大器的輸出與前述電源端子之間，基板被連接至前述錯誤放大器的輸出；及前述第3定電流電路，當前述輸出端子的電壓比前述電源端子的電壓高時，關閉前述第3定電流電路。
9. 如申請專利範圍第1項之電壓調整器，其中，前述電壓調整器係具備：將前述錯誤放大器的輸出連接至前述輸出端子之第13電晶體，且將前述第13電晶體的基板連接至前述輸出電晶體的基板。
10. 如申請專利範圍第1～9項的任一項所記載之電壓調整器，其中，前述電壓調整器係具備：被輸入比較電路的輸出，切換控制前述第2電晶體與前述第3電晶體之延遲電路，前述延遲電路係控制成不使前述第2電晶體與前述第3電晶體同時開啟。