JP6135768B2

JP6135768B2 - 降圧電源回路、電源モジュール、及び降圧電源回路の制御方法

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Publication number: JP6135768B2
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Description

本願開示は、降圧電源回路、電源モジュール、及び降圧電源回路の制御方法に関する。

携帯電話等の携帯電子機器に用いられている半導体集積回路には、リチウム二次電池からの電圧を、マイコン、メモリ、無線回路等の各集積回路の仕様電源電圧に降圧するための降圧電源回路が搭載されている。この降圧電源回路の例としては、スイッチングレギュレータ（ＤＣＤＣコンバータ）やＬＤＯ（Low Drop Out）レギュレータ等が挙げられる。例えば、リチウム二次電池の電圧が４Ｖであり、マイコンの使用電圧が１Ｖである場合には、入力電圧（ＶＩＮ）＝４Ｖ、出力電圧（ＶＯＵＴ）＝１Ｖとなるような降圧電源回路が必要になる。

近年はエネルギーハーベスティングのように、環境発電素子を利用することにより周囲の環境から得られる僅かな電力により電子機器を動作させる技術の開発が行われている。環境発電素子が発電する電力は、一般に、環境の条件により変動する。例えば、太陽光を電力に変換する光発電素子の場合、時間帯や天候によって発電能力が変動してしまう。従って、電子機器を安定して動作させるためには、例えば、環境発電素子により発電した電力をリチウム二次電池等の蓄電素子に蓄えておき、蓄電素子からの電力で電子機器を駆動することが好ましい。この場合、環境発電素子の変動する電圧を入力電圧ＶＩＮとして降圧電源回路に入力し、降圧電源回路により出力電圧ＶＯＵＴを蓄電素子の仕様電源電圧範囲にレギュレーションしながらリチウム二次電池等を充電することが好ましい。このような状況で降圧電源回路が使用される場合、必ずしもＶＩＮ＞ＶＯＵＴの電圧条件は保証されず、ＶＩＮ＜ＶＯＵＴの電圧条件になってしまう場合もあり得る。

図１は、一般的な降圧電源回路がＶＩＮ＜ＶＯＵＴの条件になった場合に発生する問題を説明するための図である。一般的なスイッチングレギュレータであれば、入力端子（電源端子）と出力端との間にＰＭＯＳトランジスタが設けられ、出力端とグランドの間にＮＭＯＳトランジスタが設けられる。またＬＤＯレギュレータであれば、入力端子（電源端子）と出力端との間にＰＭＯＳトランジスタが設けられる。図１は、スイッチングレギュレータやＬＤＯレギュレータにおいて、入力端子（電源端子）と出力端との間に設けられるＰＭＯＳトランジスタの構造を示す。

ＰＭＯＳトランジスタは、Ｐ型基板１０、Ｎウェル１１、Ｎウェル１２、ソース（Ｐ型拡散層）１３、ドレイン（Ｐ型拡散層）１４、及びゲート１５を含む。入力電圧（電源電圧）ＶＩＮが、Ｎウェル１１、１２及びソース１３に印加される。またドレイン１４の電圧が出力電圧ＶＯＵＴとなる。

一般的な降圧電源回路において入力電圧が出力電圧よりも低くなった場合、すなわち、ＶＩＮ＜ＶＯＵＴの条件になると、ドレイン１４とバックゲート（Ｎウェル１２）との間のＰＮ接合ダイオードが導通し、このダイオードを経由してＶＯＵＴに蓄えられている電荷がＶＩＮ側に放電される。また、ＰＭＯＳトランジスタが非導通となるようにゲート１５は元々一番高い電位であるＶＩＮに接続されるが、ＶＩＮ＜ＶＯＵＴの場合においては、ゲート電圧（ＶＩＮ）がドレイン電圧(ＶＯＵＴ)よりも低いため、ドレイン１４とソース１３との間に形成されたチャネルを経由して、ＶＯＵＴからＶＩＮに電荷が放電されてしまう。このように、ＶＩＮ＜ＶＯＵＴの条件になると、ＶＯＵＴからＶＩＮに電流が逆流してしまい、リチウム二次電池などに蓄えた電荷を放電してしまう可能性がある。

従って、エネルギーハーベスティングの場合のように電圧ＶＩＮが変動するような電源電圧に接続する降圧電源回路においては、以下の機構が望まれる。即ち、ＶＩＮ＜ＶＯＵＴの条件となった場合に、トランジスタやトランジスタのＯＮ、ＯＦＦを制御する制御回路を経由して出力側から入力側、あるいは出力側からグランドに電流が逆流することを防止する機構が望まれる。また、ＶＩＮ＜ＶＯＵＴの条件となった場合に、制御回路の動作が電源電圧低下により不安定になることのないよう、制御回路の確実な動作を保証できる機構が望まれる。

図２は、逆電流を防止する逆電流防止手段を備えた電源装置の一例を示す。この電源装置は、特許文献１に記載のものである。この回路では、ＶＩＮ＜ＶＯＵＴになったことをエラーアンプ１３３で検知し、トランジスタＭ６をＯＦＦ、トランジスタＭ７及びＭ８をＯＮさせる。Ｍ６のＯＦＦにより、トランジスタＭ１のドレインからバックゲートを経由してＶＩＮに逆流するパスを遮断する。またＭ７のＯＮにより、トランジスタＭ１のゲートを電位の高いＶＯＵＴに接続してドレイン及びソース間にチャネルが形成されることを防ぐ。更に、Ｍ８のＯＮにより、トランジスタＭ２及びＭ３をＯＦＦさせ、エラーアンプ１３３をパワーダウンさせている。

しかしながら、エラーアンプ１３３の電源電圧がＶＩＮであるため、ＶＩＮが変動する場合には、エラーアンプ１３３の動作が不安定となる可能性がある。特にエラーアンプ１３３が機能しないような電圧範囲（例えば１Ｖ以下）にＶＩＮがある場合、トランジスタＭ６乃至Ｍ８を確実に制御することができない。また更には、図２に示す構成では、トランジスタＭ８からトランジスタＭ５及び電流源１４１を経由して、ＶＯＵＴからグランドに電流がリークしてしまう。

また、ＶＩＮ＜ＶＯＵＴになったことを検知し、トランジスタのバックゲート及びゲートをＶＯＵＴに接続し、ＶＯＵＴからＶＩＮへの逆流を防止する構成が提案されている（特許文献２乃至５参照）。しかしながら特許文献２に記載の構成では、比較器等の回路には電源ＶＩＮが供給されているため、ＶＩＮが低下した場合（例えば１Ｖ以下に低下した場合）、各トランジスタのオン及びオフを確実に制御することができない。また制御回路を経由してＶＯＵＴからグランドに電流がリークしてしまう可能性がある。

特許文献３に記載の構成では、逆流検出回路の電源の接続先が明記されておらず、ＶＩＮが例えば１Ｖ以下に低下した場合において、逆流検出回路が安定に動作するのか否かが明確でない。さらに、逆流防止回路の一部に電源ＶＩＮが供給されているため、トランジスタ等への制御信号を確実に出力させることができない。

特許文献４の構成では、エラーアンプの電源はＶＩＮに接続されている。そのため、ＶＩＮが低下した場合（例えば１Ｖ以下に低下した場合）、エラーアンプの出力段のＰＭＯＳトランジスタのドレインから、バックゲート経由で電流がＶＯＵＴからＶＩＮへ逆流する可能性がある。

特許文献５の構成では、２つのダイオードのアノード側がＶＩＮ及びＶＯＵＴにそれぞれ接続され、各々のカソード側が１つに結合されて比較器を含む制御回路の電源になっている。そのため、制御回路を経由した逆流を防止できている。しかしながら、出力トランジスタを制御するドライバの電源電圧も、ダイオードによる電圧降下により低くなっているため、電源回路の電力変換効率（消費電力／供給電力の比）が悪くなるという問題がある。

特開２００６−２２８０２７号公報特開２００７−３１６９５４号公報特開２００９−３０１２０９号公報特開２０１１−６５６３４号公報特開２００８−２１１６６号公報

以上を鑑みると、逆流を防止した電力変換効率のよい降圧電源回路が望まれる。

降圧電源回路は、電圧入力端にソース端が接続され、電圧出力端にドレイン端が接続された第１のＰＭＯＳトランジスタと、内部電圧線の電圧により動作し、前記第１のＰＭＯＳトランジスタのゲート電圧を制御する制御回路と、前記内部電圧線の電圧により動作し、前記電圧入力端の電圧が低下すると第１の状態から第２の状態に出力を変化させる比較器と、前記比較器の前記出力が前記第１の状態では前記電圧入力端を前記内部電圧線に接続し、前記比較器の前記出力が前記第２の状態では前記電圧出力端を前記内部電圧線に接続するスイッチ回路と、前記比較器の前記出力が前記第２の状態において、前記電圧出力端から前記電圧入力端までの前記第１のＰＭＯＳトランジスタを介した逆流パスを遮断する遮断回路とを含む。

少なくとも１つの実施例によれば、逆流を防止した電力変換効率のよい降圧電源回路が提供される。

一般的な降圧電源回路がＶＩＮ＜ＶＯＵＴの条件になった場合に発生する問題を説明するための図である。逆電流を防止する逆電流防止手段を備えた電源装置の一例を示す。第１の実施例による降圧電源回路の構成の一例を示す図である。電圧出力端から電圧入力端までのＰＭＯＳトランジスタを介した逆流パスが遮断された状態を示す図である。第２の実施例による降圧電源回路の構成の一例を示す図である。第３の実施例による降圧電源回路の構成の一例を示す図である。図６の降圧電源回路の動作を説明する図である。第４の実施例による降圧電源回路の構成の一例を示す図である。電圧出力端から電圧入力端までのＰＭＯＳトランジスタを介した逆流パスが遮断された状態を示す図である。図８に示す降圧電源回路の動作のシミュレーション結果を示す図である。降圧電源回路を適用した電源モジュールの構成の一例を示す図である。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、第１の実施例による降圧電源回路の構成の一例を示す図である。図３に示す降圧電源回路２０は、制御回路２１、出力回路２２、比較器２３、参照電圧生成回路２４、参照電圧源２５、ＰＭＯＳトランジスタ２６及び２７、ＮＭＯＳトランジスタ２８、及び、抵抗素子Ｒ１及びＲ２を含む。制御回路２１は、ＰＭＯＳトランジスタ３１乃至３３、ＮＭＯＳトランジスタ３４乃至３６、及び電流源Ｉ１を含む。また出力回路２２は、ＰＭＯＳトランジスタ３７及び３８、ＮＭＯＳトランジスタ３９、及び、抵抗素子Ｒ３及びＲ４を含む。

ＰＭＯＳトランジスタ３７は、電圧入力端１５１にソース端が接続され、電圧出力端１５２にドレイン端が接続されている。またＰＭＯＳトランジスタ３７のバックゲート端は、ＰＭＯＳトランジスタ３８を介して電圧入力端１５１に接続されている。

比較器２３は、内部電圧線１５３の電圧ＶＤＤにより動作し、電圧入力端１５１の電圧ＶＩＮが低下すると第１の状態から第２の状態に出力Ｓ及びＸＳを変化させる。具体的には、比較器２３は、電圧入力端１５１の電圧ＶＩＮを抵抗素子Ｒ１及びＲ２で分圧した電圧ＶＩＭと、参照電圧源２５の電圧ＶＲとを比較する。比較器２３は、ＶＩＭがＶＲよりも高い場合に出力Ｓ及びＸＳを第１の状態に設定し、ＶＩＭがＶＲよりも低い場合に出力Ｓ及びＸＳを第２の状態に設定する。第１の状態では、出力ＳがＨＩＧＨに設定され、出力ＸＳがＬＯＷに設定される。第２の状態では、出力ＳがＬＯＷに設定され、出力ＸＳがＨＩＧＨに設定される。

ＰＭＯＳトランジスタ２６は、電圧入力端１５１にソース端が接続され、内部電圧線１５３にドレイン端とバックゲート端とが接続され、比較器２３の出力ＸＳにゲート端が接続されている。ＰＭＯＳトランジスタ２７は、電圧出力端１５２にソース端とバックゲート端とが接続され、内部電圧線１５３にドレイン端が接続され、比較器２３の上記出力ＸＳの反転出力Ｓにゲート端が接続されている。

ＰＭＯＳトランジスタ２６及び２７はスイッチ回路であり、比較器２３の出力Ｓ及びＸＳが第１の状態では電圧入力端１５１を内部電圧線１５３に接続し、比較器２３の出力Ｓ及びＸＳが第２の状態では電圧出力端１５２を内部電圧線１５３に接続する。従って、比較器２３の出力Ｓ及びＸＳが第１の状態では、比較器２３、参照電圧生成回路２４、及び制御回路２１は、電圧入力端１５１からの電圧ＶＩＮを電源電圧として動作する。また比較器２３の出力Ｓ及びＸＳが第２の状態では、比較器２３、参照電圧生成回路２４、及び制御回路２１には、電圧出力端１５２からの電圧ＶＯＵＴが電源電圧として供給される。これにより比較器２３の電源として適正な電圧が確保され、安定した比較器２３の比較動作が保証される。

なお比較器２３の出力Ｓ及びＸＳが第２の状態では、出力Ｓをゲートに印加されるＮＭＯＳトランジスタ２８及び３６が非導通となるため、参照電圧生成回路２４及び制御回路２１は動作を停止する。また比較器２３の出力Ｓをゲートに印加されるＮＭＯＳトランジスタ３９が非導通となるため、出力回路２２における電圧出力端１５２とグランドとの間の経路は遮断される。

制御回路２１は、内部電圧線１５３の電圧ＶＤＤにより動作し、ＰＭＯＳトランジスタ３７のゲート電圧を制御する。具体的には、比較器２３の出力Ｓ及びＸＳが第１の状態である場合、ＰＭＯＳトランジスタ３２及び３３、ＮＭＯＳトランジスタ３４乃至３６、及び電流源Ｉ１の回路部分が、差動増幅器として機能する。この差動増幅器が、電圧出力端１５２の電圧ＶＯＵＴを抵抗素子Ｒ３及びＲ４で分圧した電圧と、参照電圧生成回路２４の参照電圧とを比較し、これらの電圧の電位差に応じてＰＭＯＳトランジスタ３７のゲート電圧を制御する。即ち、抵抗素子Ｒ３及びＲ４で分圧した電圧が、参照電圧生成回路２４の参照電圧に等しくなるように、制御回路２１によりＰＭＯＳトランジスタ３７のゲート電圧をフィードバック制御する。これにより、電圧出力端１５２の電圧ＶＯＵＴが所望の電圧値（一定の電圧値）になるように調整される。

比較器２３の出力Ｓ及びＸＳが第２の状態である場合、ＰＭＯＳトランジスタ３１が導通し、ＰＭＯＳトランジスタ３８が非導通となる。これにより、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ３７を介した逆流パスが遮断される。即ち、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３８は、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ３７を介した逆流パスを遮断する遮断回路として機能する。図３に示される回路構成では、ＰＭＯＳトランジスタ３１は制御回路２１の一部であるとして配置され、ＰＭＯＳトランジスタ３８は出力回路２２の一部であるとして配置されている。この配置は単なる便宜上のものであり、ＰＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３８は、制御回路２１及び出力回路２２から独立した別個の遮断回路である、と考えてもよい。

図４は、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ３７を介した逆流パスが遮断された状態を示す図である。なお図４では、便宜上、Ｐ型基板の図示を省略してある。ＰＭＯＳトランジスタ３７は、Ｐ型基板中に形成された、Ｎウェル４０、Ｎウェル４１、ソース（Ｐ型拡散層）４２、ドレイン（Ｐ型拡散層）４３、及びゲート４４を含む。ＰＭＯＳトランジスタ３８は、Ｐ型基板中に形成された、Ｎウェル４５、Ｎウェル４６、ソース（Ｐ型拡散層）４７、ドレイン（Ｐ型拡散層）４８、及びゲート４９を含む。

図４には、比較器２３の出力Ｓ及びＸＳが第２の状態となった場合におけるＰＭＯＳトランジスタ３７とＰＭＯＳトランジスタ３８との状態が示されている。比較器２３（図３参照）の出力Ｓ及びＸＳが第２の状態となっているので、ＰＭＯＳトランジスタ３７のゲート電圧及びＰＭＯＳトランジスタ３８のゲート電圧が、両方共に電圧ＶＯＵＴに設定される。

ＰＭＯＳトランジスタ３８のゲート電圧が電圧ＶＯＵＴに設定されると、ＰＭＯＳトランジスタ３８が非導通状態となる。従って、ＰＭＯＳトランジスタ３７のドレイン４３とＮウェル４１とが形成するＰＮ接合及びＰＭＯＳトランジスタ３８を介して、ＰＭＯＳトランジスタ３７のドレイン４３から電圧入力端１５１に電流が逆流する経路が遮断される。即ち、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ３７を介した第１の逆流パスが遮断される。

またＰＭＯＳトランジスタ３７のゲート電圧が電圧ＶＯＵＴに設定されると、電圧ＶＩＮに接続されるソース４２と電圧ＶＯＵＴに接続されるドレイン４３との間のチャネルは遮断される。従って、ＰＭＯＳトランジスタ３７が非導通状態となる。これにより、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ３７を介した第２の逆流パスが遮断される。

以上により、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ３７を介した全ての逆流パスが遮断される。

図３に戻り、、電圧入力端１５１と内部電圧線１５３とは、ＰＭＯＳトランジスタ２６のソース端とバックゲート端との間の寄生ＰＮダイオードを介して接続されている。従って、電圧入力端１５１の電圧ＶＩＮが０Ｖから徐々に高くなるスタートアップ期間においては、電圧ＶＩＮの上昇に伴い内部電圧線１５３の電圧が上昇する。このとき、寄生ＰＮダイオードの電圧降下分だけ、内部電圧線１５３の電圧は電圧入力端１５１の電圧よりも低くなる。同様に、ＰＭＯＳトランジスタ３８のソース端とバックゲート端との間の寄生ＰＮダイオードを介して、ＰＭＯＳトランジスタ３７のバックゲート端の電圧が上昇する。

電圧ＶＩＮが更に上昇して内部電圧線１５３の電圧ＶＤＤが、比較器２３の動作可能電圧まで上昇すると、分圧ＶＩＭは電圧ＶＩＮに追従して電位が上昇しているため、比較器２３の出力Ｓ及びＸＳはそれぞれＨＩＧＨ及びＬＯＷになる。このときＰＭＯＳトランジスタ２６のゲート電圧がＬＯＷとなり、内部電圧線１５３は導通状態のＰＭＯＳトランジスタ２６を介して電圧ＶＩＮに接続される。これにより、比較器２３、参照電圧生成回路２４、及び制御回路２１は、電圧入力端１５１の電圧ＶＩＮにより動作することになる。

上記の説明のように、図３の構成では、電圧入力端１５１の電圧ＶＩＮが立ち上がるスタートアップ期間においては、ＰＭＯＳトランジスタ２６のソース端とバックゲート端との間の寄生ＰＮダイオードを介して、内部電圧線１５３の電圧ＶＤＤを立ち上げている。そして電圧ＶＤＤが上昇して比較器２３が動作可能になった時点で、ＰＭＯＳトランジスタ２６を導通させている。このとき、電圧入力端１５１の電圧ＶＩＮと内部電圧線１５３の電圧ＶＤＤとの間に電圧降下はなく、電源回路の電力変換効率を悪化させる懸念もない。

図５は、第２の実施例による降圧電源回路の構成の一例を示す図である。図５において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図５に示す降圧電源回路２０Ａは、図３に示す降圧電源回路２０と比較して、参照電圧源２５の代わりに抵抗素子Ｒ５及びＲ６並びにＮＭＯＳトランジスタ２９が設けられている点が異なる。

図５に示す降圧電源回路２０Ａでは、比較器２３は、電圧入力端１５１の電圧ＶＩＮを抵抗素子Ｒ１及びＲ２で分圧した電圧と、電圧出力端１５２の電圧ＶＯＵＴを抵抗素子Ｒ５及びＲ６で分圧した電圧とを比較する。比較器２３は、電圧入力端１５１の電圧ＶＩＮが電圧出力端１５２の電圧ＶＯＵＴよりも低下すると、第１の状態から第２の状態に出力Ｓ及びＸＳを変化させる。即ち、比較器２３は、ＶＩＮがＶＯＵＴよりも高い場合に出力Ｓ及びＸＳを第１の状態に設定し、ＶＩＮがＶＯＵＴよりも低い場合に出力Ｓ及びＸＳを第２の状態に設定する。第１の状態では、出力ＳがＨＩＧＨに設定され、出力ＸＳがＬＯＷに設定される。第２の状態では、出力ＳがＬＯＷに設定され、出力ＸＳがＨＩＧＨに設定される。

図５に示す構成により、電圧入力端１５１の電圧ＶＩＮが電圧出力端１５２の電圧ＶＯＵＴよりも低下したときに、確実に内部電圧線１５３の電圧ＶＤＤを切替えることが可能になる。これにより、比較器２３の確実な動作を担保することができる。

図６は、第３の実施例による降圧電源回路の構成の一例を示す図である。図６において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図６に示す降圧電源回路２０Ｂは、図３に示す降圧電源回路２０と比較して、ＰＭＯＳトランジスタ２６及び３８の代わりにＮＭＯＳトランジスタ２６Ａ及び３８Ａが設けられている点が異なる。更に、図６に示す降圧電源回路２０Ｂでは、ＮＭＯＳトランジスタ３０及びスタートアップ回路５０が設けられている。

ＮＭＯＳトランジスタ２６Ａは、電圧入力端１５１にドレイン端が接続され、内部電圧線１５３にソース端が接続され、グランドにバックゲート端が接続され、比較器２３の出力Ｓにゲート端が接続されている。またＮＭＯＳトランジスタ３０は、電圧入力端１５１にドレイン端が接続され、内部電圧線１５３にソース端が接続され、グランドにバックゲート端が接続され、スタートアップ回路５０の出力端にゲート端が接続されている。

スタートアップ回路５０は、ＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３乃至５７、ダイオード５８、容量素子Ｃ１、及び抵抗素子ＲＳを含む。スタートアップ回路５０は、電圧入力端１５１の電圧の立ち上がり時に、電圧入力端１５１の電圧に追従した後にグランド電圧に落ちる電圧を出力端に生成する。

電圧入力端１５１の電圧ＶＩＮがゼロから上昇すると、スタートアップ回路５０において、信号ＶＳはＣ１の容量カップリングによって上昇し、ＮＭＯＳトランジスタ５６が導通する。これに応答して、ＰＭＯＳトランジスタ５１及び５２が導通し、ＰＭＯＳトランジスタ５１及び５２並びにＮＭＯＳトランジスタ５３及び５４の回路部分がカレントミラー回路として動作する。カレントミラー回路では、抵抗ＲＳとＮＭＯＳトランジスタ５５のしきい値電圧で定まる定電流値になるように、電流量がフィードバック制御されて安定する。カレントミラー回路に安定した定電流が流れると、ＮＭＯＳトランジスタ５６への分岐方向には電流が流れなくなる。また、ＮＭＯＳトランジスタ５７には電圧ＶＩＮから直流電流が流れる経路が存在しないため、信号ＶＳの電位はゼロに下降する。即ち、この信号ＶＳの電位は、カレントミラー回路が動作する前は電圧ＶＩＮと共に上昇し、カレントミラー回路が動作し安定するとゼロに下降する。

上記の信号ＶＳが、スタートアップ回路５０の出力端から出力され、ＮＭＯＳトランジスタ３０のゲート端に印加される。これにより、カレントミラー回路の動作が安定するまでの期間は、信号ＶＳがＨＩＧＨになることによりＮＭＯＳトランジスタ３０を導通させ、カレントミラー回路の動作が安定すると信号ＶＳがＬＯＷとなることによりＮＭＯＳトランジスタ３０を非導通にする。このようにＮＭＯＳトランジスタ３０は、電圧ＶＩＮの立ち上がりの段階で一時的に導通することで、電圧入力端１５１から内部電圧線１５３に電圧を供給することができる。

スタートアップ回路５０及びＮＭＯＳトランジスタ３０により内部電圧線１５３に電圧が印加された後は、比較器２３が動作を開始し、図３に示した降圧電源回路２０の場合と同様の動作が実行される。なおＮＭＯＳトランジスタ２６Ａ及びＮＭＯＳトランジスタ３８Ａのバックゲート端はグランドに接続されているため、電圧ＶＯＵＴ側或いは電圧ＶＤＤ側から電圧ＶＩＮ側に電流が逆流することはない。

スタートアップ回路５０は、電子機器において他の目的のために通常に用いられる回路であり、その回路をスタートアップ回路５０として共用すればよい。従って、図３に示す降圧電源回路２０の場合と比較して、ＰＭＯＳトランジスタ２６及び３８をＮＭＯＳトランジスタに変えることによりトランジスタサイズの削減が可能であり、ひいては降圧電源回路の小型化が可能となる。

図７は、図６の降圧電源回路の動作を説明する図である。横軸は時間を示し、縦軸は各電圧を示す。この図は、電圧入力端１５１の電圧ＶＩＮが時間０から上昇し、一定の電圧値になった後、下降する場合における各電圧波形を示している。まず、この電圧ＶＩＮの上昇に追従して信号ＶＳの電圧が上昇する。時間Ｔ１においてＮＭＯＳトランジスタ３０が導通し、内部電圧線１５３の電圧ＶＤＤが電圧入力端１５１の電圧ＶＩＮに追従する。時間Ｔ２において、信号ＶＳの電圧が下降し、ＮＭＯＳトランジスタ３０が非導通となる。しかしこの時点において、既に比較器２３は動作を開始しており、ＮＭＯＳトランジスタ２６Ａが導通状態となっているため、、内部電圧線１５３の電圧ＶＤＤは電圧ＶＩＮに追従し続ける。

その後電圧入力端１５１の電圧ＶＩＮが一定の電圧値になった時、電圧出力端１５２の電圧ＶＯＵＴは、降圧電源回路２０Ｂの制御回路２１による制御に応じて、電圧ＶＩＮよりも低い一定の電圧値を保持する。

その後、例えば、環境の変化などにより電圧入力端１５１の電圧ＶＩＮが下降すると、時間Ｔ３において、比較器２３の出力ＳがＨＩＧＨからＬＯＷになり、ＮＭＯＳトランジスタ２６Ａが非導通となり、ＰＭＯＳトランジスタ２７が導通する。従って、内部電圧線１５３の電圧ＶＤＤは電圧出力端１５２の電圧ＶＯＵＴに等しくなる。その後更に電圧入力端１５１の電圧ＶＩＮが下降しても、電圧出力端１５２の電圧ＶＯＵＴ及び内部電圧線１５３の電圧ＶＤＤは、電圧ＶＩＮと共に下降することなく、一定の電圧値を保持する。

図８は、第４の実施例による降圧電源回路の構成の一例を示す図である。図８において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図８に示す降圧電源回路２０Ｃは、図３に示す降圧電源回路２０と比較して、制御回路２１及び出力回路２２の代わりに、制御回路６１及び出力回路６２が設けられている点が異なる。また更に、ＮＭＯＳトランジスタ６３及び６４、インダクタ素子６５、及び容量素子６６が設けられている。

制御回路６１は、比較器７１、電圧源７２、ＮＭＯＳトランジスタ７３乃至７６、パルス発生器７７、及びドライバ回路７８を含む。出力回路６２は、ＰＭＯＳトランジスタ８１、ＰＭＯＳトランジスタ８２、及びＮＭＯＳトランジスタ８３を含む。インダクタ素子６５は、ＰＭＯＳトランジスタ８１のドレイン端と電圧出力端１５２との間に設けられる。容量素子６６は、電圧出力端１５２とグランドとの間に設けられる。ＮＭＯＳトランジスタ８３は、ＰＭＯＳトランジスタ８１のドレイン端とインダクタ素子６５との間の接続点ＬＸにドレイン端が接続され、グランドにソース端が接続されている。

制御回路６１の電源電圧は、内部電圧線１５３の電圧ＶＤＤである。制御回路６１において、比較器７１が、電圧出力端１５２の電圧ＶＯＵＴと電圧源７２の生成する参照電圧とを比較して、電圧差に応じた出力信号を生成する。比較器７１の出力信号に応じて、パルス発生器７７が、出力回路６２のＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８３の導通及び非導通を制御するためのパルス信号を生成する。このパルス信号に応じて、ドライバ回路７８が、出力回路６２のＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８３のゲート電圧を制御する。これにより、インダクタ素子６５に蓄積されるエネルギー、即ちインダクタ素子６５に流れる電流量が、所望の値に調整される。その結果、電圧出力端１５２の電圧ＶＯＵＴが、電圧源７２の参照電圧に等しくなるように調整される。

比較器２３の出力Ｓ及びＸＳが第１の状態であるとき、すなわち、出力ＳがＨＩＧＨに設定され、出力ＸＳがＬＯＷに設定されるとき、制御回路６１は電圧入力端１５１の電圧ＶＩＮにより動作し、出力回路６２の動作を制御する。比較器２３の出力Ｓ及びＸＳが第２の状態であるとき、出力ＸＳがＨＩＧＨに設定され、出力ＳがＬＯＷに設定されるとき、制御回路６１は電圧出力端１５２の電圧ＶＯＵＴを電源電圧として受け取るが、比較器２３の出力Ｓをゲート端に受け取るＮＭＯＳトランジスタ７３乃至７６が非導通となるためにその動作が停止する。

ＮＭＯＳトランジスタ６３は、ＰＭＯＳトランジスタ８１のゲート端とノードＬＸとの間に設けられ、比較器２３の出力ＸＳをゲート端に受け取る。ＮＭＯＳトランジスタ６４は、ＮＭＯＳトランジスタ８３のゲート端とグランドとの間に設けられ、比較器２３の出力ＸＳをゲート端に受け取る。比較器２３の出力が第２の状態となり出力ＸＳがＨＩＧＨになると、ＮＭＯＳトランジスタ６３及び６４が導通し、ＰＭＯＳトランジスタ８１及びＮＭＯＳトランジスタ８３が非導通となる。

図９は、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ８１を介した逆流パスが遮断された状態を示す図である。なお図９では、便宜上、Ｐ型基板の図示を省略してある。ＰＭＯＳトランジスタ８１は、Ｐ型基板中に形成された、Ｎウェル９０、Ｎウェル９１、ソース（Ｐ型拡散層）９２、ドレイン（Ｐ型拡散層）９３、及びゲート９４を含む。ＰＭＯＳトランジスタ８２は、Ｐ型基板中に形成された、Ｎウェル９５、Ｎウェル９６、ソース（Ｐ型拡散層）９７、ドレイン（Ｐ型拡散層）９８、及びゲート９９を含む。ＮＭＯＳトランジスタ８３は、Ｐ型基板中に形成された、Ｎウェル１００、Ｐウェル１０１、ドレイン（Ｎ型拡散層）１０２、ソース（Ｎ型拡散層）１０３、及びゲート１０４を含む。

図９には、比較器２３の出力Ｓ及びＸＳが第２の状態となった場合におけるＰＭＯＳトランジスタ８１、ＰＭＯＳトランジスタ８２、及びＮＭＯＳトランジスタ８３の状態が示されている。比較器２３（図３参照）の出力Ｓ及びＸＳが第２の状態となっているので、ＰＭＯＳトランジスタ８１のゲート電圧及びＰＭＯＳトランジスタ８２のゲート電圧が、両方共に電圧ＶＯＵＴに設定される。またＮＭＯＳトランジスタ８３のゲート電圧が、グランド電位に設定される。

ＰＭＯＳトランジスタ８２のゲート電圧が電圧ＶＯＵＴに設定されると、ＰＭＯＳトランジスタ８２が非導通状態となる。従って、ＰＭＯＳトランジスタ８１のドレイン９３とＮウェル９１とが形成するＰＮ接合及びＰＭＯＳトランジスタ８２を介して、ＰＭＯＳトランジスタ８１のドレイン９３から電圧入力端１５１に電流が逆流する経路が遮断される。即ち、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ８１を介した第１の逆流パスが遮断される。

またＰＭＯＳトランジスタ８１のゲート電圧がノードＬＸの電位、すなわち、電圧ＶＯＵＴに設定されると、電圧ＶＩＮに接続されるソース９２と電圧ＶＯＵＴに接続されるドレイン９３との間のチャネルは遮断される。従って、ＰＭＯＳトランジスタ８１が非導通状態となる。これにより、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ８１を介した第２の逆流パスが遮断される。

以上により、電圧出力端１５２から電圧入力端１５１までのＰＭＯＳトランジスタ８１を介した全ての逆流パスが遮断される。またＮＭＯＳトランジスタ８３のゲート電圧はグランドに設定されているので、ＮＭＯＳトランジスタ８３も非導通となっている。従って、電圧出力端１５２の電圧ＶＯＵＴがリークすることはない。

図１０は、図８に示す降圧電源回路の動作のシミュレーション結果を示す図である。横軸は時間を示し、縦軸は各電圧を示す。このシミュレーションにおいては、電圧入力端１５１の電圧ＶＩＮが０Ｖから５Ｖまで立ち上がり、その後、５Ｖを一定期間保持し、更にその後、０Ｖ近傍まで下降する。そのときの電圧出力端１５２の電圧の時間的変化をＶＯＵＴ１として示している。また通常のスイッチングレギュレータを適用したときの出力電圧の時間的変化をＶＯＵＴ０として示している。

なおこのシミュレーションでは、電圧ＶＩＮが５Ｖの状態で電圧ＶＯＵＴが４Ｖとなるように、制御回路６１の参照電位を設定してある。また、電圧ＶＩＮが下降して、ＶＩＮ＜３．５Ｖになった時点で信号Ｓ及びＸＳが反転するように、抵抗素子Ｒ１とＲ２との抵抗値比率は３：４とし、参照電圧源２５の電圧を２Ｖに設定している。

電圧入力端１５１の電圧ＶＩＮが下降すると、時間１．０ｍｓ近傍において、比較器２３の出力が第２の状態となり、内部電圧線１５３の電圧ＶＤＤは電圧出力端１５２の電圧ＶＯＵＴ１に等しくなる。その後更に電圧入力端１５１の電圧ＶＩＮが下降しても、通常のスイッチングレギュレータを適用したときの出力電圧ＶＯＵＴ０は電圧ＶＩＮと共に下降するが、電圧出力端１５２の電圧ＶＯＵＴ１及び内部電圧線１５３の電圧ＶＤＤは一定の電圧値を保持することができている。

図１１は、降圧電源回路を適用した電源モジュールの構成の一例を示す図である。図１１に示す電源モジュールは、環境発電素子１１０、逆電流防止降圧電源回路１１１、及び蓄電素子１１２を含む。環境発電素子１１０は、例えば室内光発電素子等であってよく、周囲の環境から得られるエネルギーを電力に変換する。逆電流防止降圧電源回路１１１は、図３、図５、図６、図８に示される降圧電源回路の何れかであってよく。環境発電素子１１０が発生した電圧ＶＩＮを降圧することにより電圧出力端に降圧電圧ＶＯＵＴを生成する。蓄電素子１１２は、例えばリチウム二次電池等であり、逆電流防止降圧電源回路１１１が生成する降圧電圧ＶＯＵＴにより充電される。逆電流防止降圧電源回路１１１には、第１乃至第４実施例で説明したように、電流の逆流を確実に防止する機能が設けられている。従って、環境発電素子１１０の発生する電圧ＶＩＮが低下しても、逆電流防止降圧電源回路１１１は、蓄電素子１１２からの逆流を防ぎ、蓄電素子１１２に蓄積したエネルギーの損失を防ぐことができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

例えば、図３、図５、図６、図８に示される降圧電源回路は、適宜組み合わせて使用してよい。例えば、図５に示される電圧ＶＯＵＴを比較器２３の比較対象とする構成を、図６や図８の降圧電源回路に適用してよい。また例えば、図６に示されるスタートアップ回路を用いた構成を、図８の降圧電源回路に適用してよい。

２０降圧電源回路
２１制御回路
２２出力回路
２３比較器
２４参照電圧生成回路
２５参照電圧源
２６、２７ＰＭＯＳトランジスタ
２８ＮＭＯＳトランジスタ

Claims

電圧入力端にソース端が接続され、電圧出力端にドレイン端が接続された第１のＰＭＯＳトランジスタと、
内部電圧線の電圧により動作し、前記第１のＰＭＯＳトランジスタのゲート電圧を制御する制御回路と、
前記内部電圧線の電圧により動作し、前記電圧入力端の電圧が低下すると第１の状態から第２の状態に出力を変化させる比較器と、
前記比較器の前記出力が前記第１の状態では前記電圧入力端を前記内部電圧線に接続し、前記比較器の前記出力が前記第２の状態では前記電圧出力端を前記内部電圧線に接続するスイッチ回路と、
前記比較器の前記出力が前記第２の状態において、前記電圧出力端から前記電圧入力端までの前記第１のＰＭＯＳトランジスタを介した逆流パスを遮断する遮断回路と
を含む降圧電源回路。
前記スイッチ回路は、
前記電圧入力端にソース端が接続され、前記内部電圧線にドレイン端とバックゲート端とが接続され、前記比較器の前記出力にゲート端が接続された第２のＰＭＯＳトランジスタと、
前記電圧出力端にソース端とバックゲート端とが接続され、前記内部電圧線にドレイン端が接続され、前記比較器の前記出力の反転出力にゲート端が接続された第３のＰＭＯＳトランジスタと
を含む請求項１記載の降圧電源回路。
前記電圧入力端の電圧の立ち上がり時に前記電圧入力端の電圧に追従した後にグランド電圧に落ちる電圧を出力端に生成するスタートアップ回路を更に含み、
前記スイッチ回路は、
前記電圧入力端にドレイン端が接続され、前記内部電圧線にソース端が接続され、グランドにバックゲート端が接続され、前記比較器の前記出力にゲート端が接続された第１のＮＭＯＳトランジスタと、
前記電圧入力端にドレイン端が接続され、前記内部電圧線にソース端が接続され、前記グランドにバックゲート端が接続され、前記スタートアップ回路の前記出力端にゲート端が接続された第２のＮＭＯＳトランジスタと、
前記電圧出力端にソース端とバックゲート端とが接続され、前記内部電圧線にドレイン端が接続され、前記比較器の前記出力にゲート端が接続された第２のＰＭＯＳトランジスタと
を含む請求項１記載の降圧電源回路。
前記比較器は、前記電圧入力端の電圧が前記電圧出力端の電圧よりも低下すると前記第１の状態から前記第２の状態に前記出力を変化させる請求項１乃至３何れか一項記載の降圧電源回路。
前記第１のＰＭＯＳトランジスタの前記ドレイン端と前記電圧出力端との間に設けられたインダクタと、
前記電圧出力端とグランドとの間に設けられたキャパシタと、
前記第１のＰＭＯＳトランジスタの前記ドレイン端と前記インダクタとの間の接続点にドレイン端が接続され、前記グランドにソース端が接続された第１のＮＭＯＳトランジスタと
を更に含み、
前記制御回路は、前記第１のＰＭＯＳトランジスタのゲート電圧と前記第１のＮＭＯＳトランジスタのゲート電圧とを制御することにより、前記インダクタに流れる電流量を調整する請求項１乃至４何れか一項記載の降圧電源回路。
環境発電素子と、
前記環境発電素子の発電する電圧を電圧入力端に受け取り、前記電圧入力端の電圧を降圧することにより電圧出力端に降圧電圧を生成する降圧電源回路と、
前記電圧出力端に接続される蓄電素子と
を含み、前記降圧電圧回路は、
前記電圧入力端にソース端が接続され、前記電圧出力端にドレイン端が接続されたＰＭＯＳトランジスタと、
内部電圧線の電圧により動作し、前記ＰＭＯＳトランジスタのゲート電圧を制御する制御回路と、
前記内部電圧線の電圧により動作し、前記電圧入力端の電圧が低下すると第１の状態から第２の状態に出力を変化させる比較器と、
前記比較器の前記出力が前記第１の状態では前記電圧入力端を前記内部電圧線に接続し、前記比較器の前記出力が前記第２の状態では前記電圧出力端を前記内部電圧線に接続するスイッチ回路と、
前記比較器の前記出力が前記第２の状態において、前記電圧出力端から前記電圧入力端までの前記ＰＭＯＳトランジスタを介した逆流パスを遮断する遮断回路と
を含む電源モジュール。
電圧入力端にソース端が接続され、電圧出力端にドレイン端が接続された第１のＰＭＯＳトランジスタと、内部電圧線の電圧により動作し、前記第１のＰＭＯＳトランジスタのゲート電圧を制御する制御回路と、前記内部電圧線の電圧により動作し、前記電圧入力端の電圧が低下すると第１の状態から第２の状態に出力を変化させる比較器と、前記電圧入力端と前記電圧出力端の何れか一方を選択時に前記内部電圧線に接続するスイッチ回路を含む降圧電源回路において、
前記比較器の前記出力が前記第１の状態では前記電圧入力端を前記スイッチ回路を介して前記内部電圧線に接続し、
前記比較器の前記出力が前記第２の状態では前記電圧出力端を前記スイッチ回路を介して前記内部電圧線に接続し、
前記比較器の前記出力が前記第２の状態では前記電圧出力端から前記電圧入力端までの前記ＰＭＯＳトランジスタを介しての逆流パスを遮断する
各段階を含む降圧電源回路の制御方法。