TWI493604B - 半導體裝置及其製造方法 - Google Patents

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Hirofumi Tokita
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，尤其係關於一種具有由相對介電常數較高之High-k材料構成閘極絕緣膜，由金屬材料構成閘電極之場效電晶體(HK(High-k)/MG(Metal Gate)電晶體；以下，記作HK/MG電晶體)的半導體裝置，以及可有效地應用於該半導體裝置之製造之技術。
伴隨場效電晶體之微細化，業界正研究將High-k膜用於閘極絕緣膜來代替先前之SiO2 膜或SiON膜之技術。其原因在於：抑制因隧道效應而增加之閘極漏電流，且使等效氧化物厚度(EOT: Equivalent Oxide Thickness)變薄而謀求閘極電容之提昇，藉此提高場效電晶體之驅動能力。
例如，於美國專利申請公開第2009/0152650號說明書(專利文獻1)中揭示有如下之技術：使素子分離部上之閘電極變短至微影技術之解析極限為止，藉此防止包含High-k之閘極絕緣膜之再氧化。
又，於C. M. Lai et. al.,IEDM Tech. Dig.,pp. 655-658(2009)(非專利文獻1)中記載有如下之技術：藉由前閘極(Gate First)製程或後閘極(Gate Last)製程而形成具有28 nm之閘極長度之CMOSFET(Complementary Metal-Oxide-Semiconductor Field Effect Transistor，互補金屬氧化物半導體場效電晶體)。
先前技術文獻 專利文獻
專利文獻1：美國專利申請公開第2009/0152650號說明書
非專利文獻
非專利文獻1：C. M. Lai,C. T. Lin,L. W. Cheng,C. H. Hsu,J. T. Tseng,T. F. Chiang,C. H. Chou,Y. W. Chen,C. H. Yu,S. H. Hsu,C. G. Chen,Z. C. Lee,J. F. Lin,C. L. Yang,G. H. Ma,S. C. Chien,IEDM Technical Digest,pp. 655-658(2009)
本發明者等人進行研究之結果，可知於由High-k材料構成閘極絕緣膜，由金屬材料構成閘電極之HK/MG電晶體中，若閘極寬度變窄，則閾值電壓急遽增加。該閾值電壓之急遽之增加尤其於n通道型HK/MG電晶體中顯著出現。
本發明者等人進而研究之結果，認為n通道型HK/MG電晶體中之上述閾值電壓之增加的主要原因之一係自構成元件分離部之絕緣膜朝向閘極絕緣膜之氧原子的供給。因此，本發明者等人進行了如下之研究：藉由變更製造製程之條件，例如熱處理溫度或閘極絕緣膜之材料等，而減少自元件分離部供給至閘極絕緣膜之氧原子之量。然而，僅為了抑制n通道型HK/MG電晶體中之閾值電壓之增加而變更製造製程之條件較困難，無法避免n通道型HK/MG電晶體中之閾值電壓之增加。
本發明之目的在於提供一種於具有由High-k材料構成閘極絕緣膜，由金屬材料構成閘電極之HK/MG電晶體的半導體裝置中，可獲得穩定之動作特性之技術。
本發明之上述以及其他目的與新特徵可根據本說明書之記述及隨附圖式而變得明確。
若簡單地說明本案中所揭示之發明之中具有代表性之發明的概要，則如下。
本發明係一種半導體裝置，其具有由High-k材料構成閘極絕緣膜、由金屬材料構成閘電極之HK/MG電晶體，該n通道型HK/MG電晶體包括：元件分離部，其形成於半導體基板之主面，並包含含有氧原子之絕緣膜；活性區域，其鄰接於元件分離部；第1高電介質膜，其形成於活性區域及元件分離部之上，並包含La與Hf；第2高電介質膜，其於元件分離部之上與第1高電介質膜相連，其La之含量少於第1高電介質膜，並包含Hf；閘電極，其形成於第1高電介質膜及第2高電介質膜之上；通道區域，其形成於閘電極之下之活性區域；以及源極區域與汲極區域，該等夾著通道區域而形成於閘電極之兩側之活性區域。
若簡單地說明由本案中所揭示之發明之中具有代表性之發明所獲得的效果，則如下。
於具有由High-k材料構成閘極絕緣膜，由金屬材料構成閘電極之HK/MG電晶體的半導體裝置中，可獲得穩定之動作特性。
於以下之實施形態中，當在便於說明方面有必要時，分割成複數個部分或實施形態進行說明，但除特別明示之情形以外，該等並非相互無關係者，存在一者係另一者之一部分或全部之變形例、詳細說明、補充說明等之關係。
又，於以下之實施形態中，當論及要素之數等(包括個數、數值、量、範圍等)時，除特別明示之情形、及原理上明顯限定於特定之數之情形等以外，並不限定於該特定之數，可為特定之數以上，亦可為特定之數以下。進而，於以下之實施形態中，其構成要素(亦包括要素步驟等)除特別明示之情形、及原理上被認為明顯係必需者之情形等以外，未必係必需者這一點自不待言。同樣地，於以下之實施形態中，當論及構成要素等之形狀、位置關係等時，除特別明示之情形、及原理上被認為明顯並非如此之情形等以外，實質上包括與其形狀等近似或類似者等。上述數值及範圍亦同樣如此。
又，於以下之實施形態中所使用之圖式中，即便係俯視圖，為了易於查看圖式，有時亦附加影線。又，於以下之實施形態中，將代表場效電晶體之MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)略記為MIS，將p通道型之MISFET略記為pMIS，將n通道型之MISFET略記為nMIS。又，於以下之實施形態中，當稱為晶圓時，以Si(Silicon，矽)單晶晶圓為主，但並非僅指Si單晶晶圓，亦指SOI(Silicon On Insulator，絕緣層上覆矽)晶圓、用於將積體電路形成於其上之絕緣膜基板等。其形狀不僅包括圓形或大致圓形，亦包括正方形、長方形等。
又，於以下之實施形態中，記作閘極或閘極構造之情形係指閘極絕緣膜與閘電極之積層膜，與閘電極有區別。
又，於用以說明以下之實施形態之所有圖中，具有同一功能者原則上標註同一符號，並省略其之重複之說明。以下，根據圖式詳細地說明本發明之實施形態。
首先，由於被認為會使本實施例之HK/MG電晶體之構造變得更明確，因此以下使用圖53~圖58，對本發明者等人所發現之產生於n通道型HK/MG電晶體中之由狹通道所引起的閾值電壓之增加之原因進行說明。
此處所說明之n通道型HK/MG電晶體之閘極構造與其後使用圖2~4所說明之n通道型HK/MG電晶體之閘極構造相同，由包含SiO2 膜與HfLaON膜(包含La之氮氧化鉿膜)之積層膜之閘極絕緣膜、以及形成於其上之包含TiN膜與多晶Si膜之積層膜的閘電極構成。
又，該n通道型HK/MG電晶體之閘極構造與p通道型HK/MG電晶體之閘極構造不同。p通道型HK/MG電晶體之閘極構造與其後使用圖2~圖4所說明之p通道型HK/MG電晶體之閘極構造相同，由包含SiO2 膜與HfAlON膜(包含Al之氮氧化鉿膜)之積層膜之閘極絕緣膜、以及形成於其上之包含TiN膜與多晶Si膜之積層膜的閘電極構成。
因此，將n通道型HK/MG電晶體之閘極構造(閘極絕緣膜及閘電極)記作Nch用閘極堆疊構造，將p通道型HK/MG電晶體之閘極構造(閘極絕緣膜及閘電極)記作Pch用閘極堆疊構造，而對兩者之構造加以區分。又，當稱為Nch用閘極堆疊構造或Pch用閘極堆疊構造時，係指具有位於閘極絕緣膜之下層之SiO2 膜的構造及不具有該SiO2 膜之構造兩者。
圖53係本發明者等人所研究之n通道型HK/MG電晶體之要部俯視圖，圖54係說明n通道型HK/MG電晶體之閾值電壓(Vth)與閘極寬度(W)之關係的圖表。
如圖54所示，若n通道型HK/MG電晶體之通道寬度(閘極寬度W)變成0.4 μm以下，則顯現n通道型HK/MG電晶體之閾值電壓增加之狹通道效果。作為產生狹通道效果之主要原因，例如可列舉通道區域之端部之空乏層之橫方向的擴展。即，一般認為於通道區域之端部，空乏層在橫方向上擴展，因此由閘電極所控制之空乏層電荷量增加，閾值電壓增加。又，亦提出元件分離部下之通道截斷用之雜質朝通道區域擴散，通道區域之端部之閾值電壓變高，減少具有實效之通道寬度，閾值電壓變高之情況。
然而，本發明者等人發現，伴隨Nch用閘極堆疊構造之閘極G與疊置該Nch用閘極堆疊構造之閘極G之元件分離部IS重疊的部分變大，n通道型HK/MG電晶體之閾值電壓增加。
其次，使用圖55~圖58，對Nch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分給n通道型HK/MG電晶體之閾值電壓帶來的影響進行說明。
圖55係說明將閘極長度(Lg)作為參數之n通道型HK/MG電晶體之閾值電壓(Vth)與閘極寬度(W)之關係的圖表，圖56係說明n通道型HK/MG電晶體之閾值電壓(Vth)與疊置Nch用閘極堆疊構造之閘極之沿著閘極寬度方向的元件分離部之寬度(ODy)之關係的圖表。
如圖55所示，伴隨Nch用閘極堆疊構造之閘極G之閘極寬度W變窄，n通道型HK/MG電晶體之閾值電壓增加。然而，如圖56所示，即便Nch用閘極堆疊構造之閘極G之閘極寬度W相同，伴隨Nch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分變大，該n通道型HK/MG電晶體之閾值電壓亦增加。
圖57係說明將閘極長度(Lg)作為參數之n通道型HK/MG電晶體之閘極漏電流(Jg)與閘極寬度(W)之關係的圖表，圖58係說明n通道型HK/MG電晶體之閘極漏電流(Jg)與疊置Nch用閘極堆疊構造之閘電極之沿著閘極寬度方向的元件分離部之寬度(ODy)之關係的圖表。
如圖57所示，伴隨Nch用閘極堆疊構造之閘極G之閘極寬度W變窄，n通道型HK/MG電晶體之閘極漏電流減少。然而，如圖58所示，即便Nch用閘極堆疊構造之閘電極G之閘極寬度W相同，伴隨Nch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分變大，該n通道型HK/MG電晶體之閘極漏電流亦減少。
根據以上所述，可認為於n通道型HK/MG電晶體中，在Nch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分，自元件分離部IS向閘極絕緣膜供給氧原子，製成半導體裝置後之閘極絕緣膜之厚度較經成膜之當初之厚度更厚。進而，可認為Nch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分越大，朝向閘極絕緣膜之氧原子之供給量越多，其結果，伴隨閘極G與元件分離部IS之重疊部分變大，如上述圖56所示，閾值電壓增加，且如上述圖58所示，閘極漏電流減少。
相對於此，於p通道型HK/MG電晶體中，伴隨Pch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分變大，幾乎未觀察到該p通道型HK/MG電晶體之閾值電壓之增加及閘極漏電流之減少。
因此，於本案發明中，藉由使n通道型HK/MG電晶體之Nch用閘極堆疊構造之閘極G與元件分離部IS之重疊部分變小，而減少自元件分離部IS朝向Nch用閘極堆疊構造之閘極G之氧的供給，抑制n通道型HK/MG電晶體之閾值電壓之增加。
實施例1
圖1表示實施例1之半導體裝置之內部構成圖。
半導體裝置C1係由例如記憶體電路C2、處理器電路C3、以及I/O(Input/Output，輸入/輸出)電路C4等複數個電路構成。於記憶體電路C2中儲存資料及程式，於處理器電路C3中進行資料之運算處理或控制處理，於記憶體電路C2與處理器電路C3之間進行資料或程式之授受。又，於處理器電路C3與I/O電路C4之間進行資料之授受，並經由I/O電路C4而向周邊裝置C5收發資料。又，經由I/O電路C4而將電路動作所需要之電壓作為信號斷續地供給至記憶體電路C2及處理器電路C3。
於記憶體電路C2中形成有複數個記憶體用電晶體，於處理器電路C3中形成有複數個核心(Core)用電晶體，於I/O電路C4中形成有複數個I/O用電晶體。於核心用電晶體中有n通道型HK/MG電晶體與p通道型HK/MG電晶體，於I/O用電晶體中有n通道型HK/MG電晶體與p通道型HK/MG電晶體。
核心用電晶體之n通道型HK/MG電晶體之閘電極的構造與I/O用電晶體之n通道型HK/MG電晶體之閘電極的構造相同。然而，由於I/O用電晶體受到較核心用電晶體更高之電壓，因此I/O用電晶體之n通道型HK/MG電晶體之閘極絕緣膜較核心用電晶體之n通道型HK/MG電晶體之閘極絕緣膜更厚地形成。同樣地，核心用電晶體之p通道型HK/MG電晶體之閘電極的構造與I/O用電晶體之p通道型HK/MG電晶體之閘電極的構造相同。然而，由於I/O用電晶體受到較核心用電晶體更高之電壓，因此I/O用電晶體之p通道型HK/MG電晶體之閘極絕緣膜較核心用電晶體之p通道型HK/MG電晶體之閘極絕緣膜更厚地形成。
其次，使用圖2~圖5說明實施例1之核心用電晶體、I/O用電晶體、以及電阻元件之構造。圖2係沿著實施例1之核心用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極長度方向的要部剖面圖，圖3係沿著實施例1之核心用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極寬度方向的要部剖面圖，圖4係沿著實施例1之I/O用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極長度方向的要部剖面圖，圖5係形成於實施例1之處理器電路中之n通道型電阻元件及p通道型電阻元件之要部剖面圖。
首先，使用圖2及圖3對實施例1之核心用電晶體之n通道型HK/MG電晶體(以下，記作核心用nMIS)、及核心用電晶體之p通道型HK電晶體(以下，記作核心用pMIS)的構成進行說明。
於形成實施例1之核心用nMIS及核心用pMIS之半導體基板1之主面上，形成有元件分離部2。元件分離部2具有防止形成於半導體基板1上之元件間之干擾的功能，其可藉由例如於半導體基板1上形成槽，並將絕緣膜埋入於該槽之內部之STI(Shallow Trench Isolation，淺溝槽隔離)法而形成。由該元件分離部2所分離之活性區域成為核心用nMIS形成區域或核心用pMIS形成區域。埋入於上述槽之內部之絕緣膜係例如使用將TEOS(Tetra Ethyl Ortho Silicate，四乙基矽酸鹽；Si(OC2 H5 )4 )與臭氧用於氣體源之電漿CVD(Chemical Vapor Deposition，化學氣相沈積)法所形成之TEOS膜、使用高密度電漿(High Density Plasma) CVD法所形成之SiO2 膜、聚矽氮烷(SiH2 NH)膜等。形成於核心用nMIS與核心用pMIS之間之元件分離部2之寬度L為了防止兩者間之干擾，以最小計形成為80 nm左右。
於核心用nMIS形成區域之半導體基板1之主面上形成有作為半導體區域的p型井3，於核心用pMIS形成區域之半導體基板1之主面上形成有作為半導體區域的n型井4。於p型井3中導入有B等p型雜質，於n型井4中導入有P或As等n型雜質。
繼而，對核心用nMIS之構成進行說明。
於核心用nMIS形成區域之半導體基板1之主面上所形成的p型井3上，形成有閘極絕緣膜5nc。
該閘極絕緣膜5nc主要由例如相對介電常數較SiO2 更高之高電介質膜5hn形成。作為高電介質膜5hn，例如使用HfOx 膜、HfON膜、HfSiOx 膜、或HfSiON膜之類的鉿系絕緣膜。於該鉿系絕緣膜中，包含用於調整功函數來獲得所期望之核心用nMIS之閾值電壓的金屬元素，例如La。因此，作為具有代表性之高電介質膜5hn之構成材料，例如可例示HfLaON。高電介質膜5hn之厚度例如為1 nm左右。
又，於半導體基板1與高電介質膜5hn之間形成有氧化膜5sc，例如SiO2 膜。於半導體基板1與高電介質膜5hn直接接觸之情形時，存在核心用nMIS之移動度下降之可能性，但藉由使氧化膜5sc介於半導體基板1與高電介質膜5hn之間，可防止上述移動度之下降。氧化膜5sc之厚度例如為1 nm左右。
於閘極絕緣膜5nc上形成有覆蓋膜6n。該覆蓋膜6n例如為LaO膜，其係為了向構成高電介質膜5hn之鉿系絕緣膜中添加用於獲得核心用nMIS之閾值電壓之金屬元素，即La而形成。再者，作為添加於構成高電介質膜5hn之鉿系絕緣膜中之金屬元素，例示了La，但亦可為其他金屬元素。因此，作為覆蓋膜6n，可使用La2 O5 膜、La膜、MgO膜、Mg膜、BiSr膜、SrO膜、Y膜、Y2 O3 膜、Ba膜、BaO膜、Se膜、或ScO膜等。再者，亦存在將構成覆蓋膜6n之金屬元素全部添加於高電介質膜5hn中之情形。
於覆蓋膜6n上形成有閘電極7。該閘電極7具有將下層閘電極7D與上層閘電極7U積層而成之構造。下層閘電極7D係由例如TiN膜構成，但並不限定於此。亦可藉由例如TaN膜、TaSiN膜、TiAlN膜、HfN膜、Nix Si1-x 膜、PtSi膜、Nix Ta1-x Si膜、Nix Pt1-x Si膜、HfSi膜、WSi膜、Irx Si1-x 膜、TaGe膜、TaCx膜、Mo膜、或W膜中之任一種膜構成下層閘電極7D。下層閘電極7D之厚度例如為5~20 nm左右。又，上層閘電極7U係由例如導入有1×1020 cm-3 左右之雜質之多晶Si膜構成。上層閘電極7U之厚度例如為30~80 nm左右。
進而，於閘電極7上形成有矽化物膜8。該矽化物膜8例如為NiSi膜或PtSi膜。
於閘電極7及閘極絕緣膜5nc之積層膜之兩側之側壁，自內側起依次形成有例如均包含絕緣膜之偏移側壁35及側壁9。於該等偏移側壁35及側壁9之正下方之半導體基板1(p型井3)上，形成有作為半導體區域之n型擴散區域10，於n型擴散區域10之外側形成有n型擴散區域11。於n型擴散區域10及n型擴散區域11中導入有P或As等n型雜質，且與n型擴散區域10相比，於n型擴散區域11中高濃度地導入有n型雜質。藉由n型擴散區域10及n型擴散區域11而形成具有LDD(Lightly Doped Drain，輕摻雜汲極)構造之核心用nMIS之源極區域與汲極區域。雖然未圖示，但於閘電極7之正下方，在源極區域與汲極區域之間之半導體基板1(p型井3)上，形成有導入了用於調整核心用nMIS之閾值之雜質的通道區域。
於n型擴散區域11之表面，形成有以與閘電極7上所形成之矽化物膜8相同之步驟所形成的矽化物膜8。
繼而，對核心用pMIS之構成進行說明。
於核心用nMIS形成區域之半導體基板1之主面上所形成的n型井4上，形成有閘極絕緣膜5pc。
該閘極絕緣膜5pc主要由例如相對介電常數較SiO2 更高之高電介質膜5hp形成。作為高電介質膜5hp，例如使用HfOx 膜、HfON膜、HfSiOx 膜、或HfSiON膜之類的鉿系絕緣膜。於該鉿系絕緣膜中，包含用於調整功函數來獲得所期望之核心用pMIS之閾值電壓的金屬元素，例如Al。因此，作為具有代表性之高電介質膜5hp之構成材料，例如可例示HfAlON。高電介質膜5hp之厚度例如為1nm左右。
又，於半導體基板1與高電介質膜5hp之間形成有氧化膜5sc，例如SiO2 膜。於半導體基板1與高電介質膜5hp直接接觸之情形時，存在核心用pMIS之移動度下降之可能性，但藉由使氧化膜5sc介於半導體基板1與高電介質膜5hp之間，可防止上述移動度之下降。氧化膜5sc之厚度例如為1 nm左右。
於閘極絕緣膜5pc上形成有覆蓋膜6p。該覆蓋膜6p例如為AlO膜，其係為了向構成高電介質膜5hp之鉿系絕緣膜中添加用於獲得核心用pMIS之閾值電壓之金屬元素，即Al而形成。再者，作為覆蓋膜6p，例示了AlO膜，但亦可使用Al膜。再者，亦存在將構成覆蓋膜6p之金屬元素全部添加於高電介質膜5hp中之情形。
於覆蓋膜6p上形成有閘電極7，於閘電極7上形成有矽化物膜8。該閘電極7與矽化物膜8之構成分別與上述核心用nMIS之閘電極7及矽化物膜8相同。
於閘電極7及閘極絕緣膜5pc之積層膜之兩側之側壁，自內側起依次形成有例如均包含絕緣膜之偏移側壁35及側壁9。於該等偏移側壁35及側壁9之正下方之半導體基板1(n型井4)上，形成有作為半導體區域之p型擴散區域12，於p型擴散區域12之外側形成有p型擴散區域13。於p型擴散區域12及p型擴散區域13中導入有B等p型雜質，且與p型擴散區域12相比，於p型擴散區域13中高濃度地導入有p型雜質。藉由p型擴散區域12及p型擴散區域13而形成具有LDD構造之核心用pMIS之源極區域與汲極區域。雖然未圖示，但於閘電極7之正下方，在源極區域與汲極區域之間之半導體基板1(n型井4)上，形成有導入了用於調整核心用pMIS之閾值之雜質的通道區域。
於p型擴散區域13之表面，形成有以與閘電極7上所形成之矽化物膜8相同之步驟所形成的矽化物膜8。進而，核心用nMIS及核心用pMIS係由Si3 N4 膜16及層間絕緣膜17覆蓋。
繼而，使用圖4對實施例1之I/O用電晶體之n通道型HK/MG電晶體(以下，記作I/O用nMIS)、及p通道型HK電晶體(以下，記作I/O用pMIS)之構成進行說明。
I/O用nMIS之構成與上述核心用nMIS之構成相同，但構成I/O用nMIS之閘極絕緣膜5nio之氧化膜5sio的厚度較構成核心用nMIS之閘極絕緣膜5nc之氧化膜5sc的厚度更厚地形成。例如，形成於半導體基板1與高電介質膜5hn之間之氧化膜5sio的厚度例如為2~6 nm。
又，I/O用pMIS之構成亦與上述核心用pMIS之構成相同，但構成I/O用pMIS之閘極絕緣膜5pio之氧化膜5sio之厚度較構成核心用pMIS之閘極絕緣膜5pc之氧化膜5sc的厚度更厚地形成。例如，形成於半導體基板1與高電介質膜5hp之間之氧化膜5sio的厚度例如為2~6 nm。
繼而，使用圖5對實施例1之處理器電路中所形成之n通道型電阻元件及p通道型電阻元件的構成進行說明。
n通道型電阻元件之構成係利用上述核心用nMIS，除不形成覆蓋膜6n及閘電極7之下層閘電極7D以外，與上述核心用nMIS之構成相同。同樣地，p通道型電阻元件之構成係利用上述核心用pMIS，除不形成覆蓋膜6p及閘電極7之下層閘電極7D以外，與上述核心用pMIS之構成相同。
繼而，使用圖6對實施例1之核心用nMIS之平面佈局進行說明。進而，使用圖7~圖10對實施例1之核心用nMIS之平面佈局之變形例進行說明。此處，對將本案發明應用於核心用nMIS及核心用pMIS之例進行說明，當然亦可將本案發明應用於I/O用nMIS及I/O用pMIS。
圖6係實施例1之核心用nMIS之要部俯視圖。沿著圖6中所示之A-A'線之剖面相當於上述圖2中所示之核心用nMIS之要部剖面圖，沿著圖6中所示之B-B'線之剖面相當於上述圖3中所示之核心用nMIS之要部剖面圖。
如圖6所示，在位於由元件分離部2所包圍之活性區域14之核心用nMIS之閘極中，使用包含上述圖2及圖3中所示之核心用nMIS之閘極絕緣膜5nc(氧化膜5sc與高電介質膜5hn之積層膜)、覆蓋膜6n、以及閘電極7(下層閘電極7D與上層閘電極7U之積層膜)的Nch用閘極堆疊構造NG。
然而，在疊置於元件分離部2上之核心用nMIS之閘極中，使用包含上述圖2及圖3中所示之核心用pMIS之閘極絕緣膜5pc(高電介質膜5hp)、覆蓋膜6p、以及閘電極7(下層閘電極7D與上層閘電極7U之積層膜)的Pch用閘極堆疊構造PG。
或者，在疊置於元件分離部2上之核心用nMIS之閘極中，使用自上述Nch用閘極堆疊構造NG中去除金屬材料，即覆蓋膜6n及下層閘電極7D而成之Nch用閘極構造RNG，或者自上述Pch用閘極堆疊構造PG中去除金屬材料，即覆蓋膜6p及下層閘電極7D而成之Pch用閘極構造RPG。Nch用閘極構造RNG與包含例如上述圖5中所示之n通道型電阻元件之閘極絕緣膜5nc(高電介質膜5hn)、及閘電極7(上層閘電極7U)的閘極構造相同，Pch用閘極構造RPG與包含例如上述圖5中所示之p通道型電阻元件之閘極絕緣膜5pc(高電介質膜5hp)、及閘電極7(上層閘電極7U)的閘極構造相同。
即，即便係核心用nMIS，在疊置於元件分離部2上之核心用nMIS之閘極中，亦部分地使用核心用pMIS之Pch用閘極堆疊構造PG之閘極、n通道型電阻元件之Nch用閘極構造RNG之閘極、或p通道型電阻元件之Pch用閘極構造RPG之閘極。
因此，位於活性區域14中之核心用nMIS之閘極構造係由例如包含SiO2 膜與HfLaON膜之積層膜之閘極絕緣膜5nc、包含LaO膜之覆蓋膜6n、以及包含TiN膜與多晶Si膜之積層膜之閘電極7形成。另一方面，位於元件分離部2上之核心用nMIS之閘極構造之一部分係由例如包含HfAlON膜之閘極絕緣膜5pc、包含AlO膜之覆蓋膜6p、以及包含TiN膜與多晶Si膜之積層膜之閘電極7形成。或者，位於元件分離部2上之核心用nMIS之閘極構造之一部分係由例如包含HfLaON膜之閘極絕緣膜5nc及包含多晶Si膜之閘電極7、或者包含HfAlON膜之閘極絕緣膜5pc及包含多晶Si膜之閘電極7形成。
藉此，Nch用閘極堆疊構造NG之閘極與元件分離部2之重疊部分變少，因此可減少自元件分離部2朝向核心用nMIS之Nch用閘極堆疊構造NG之閘極之氧原子的供給量。其結果，可抑制核心用nMIS之閾值電壓之增加。
為了減少朝向核心用nMIS之Nch用閘極堆疊構造NG之閘極之氧原子的供給量，較理想的是將疊置於元件分離部2上之閘極全部設定為例如核心用pMIS之Pch用閘極堆疊構造PG。然而，因半導體裝置之製造步驟中之對準偏差等，故若於形成核心用nMIS之活性區域14中形成核心用pMIS之Pch用閘極堆疊構造PG之閘極，則會產生核心用nMIS無法正常地動作之問題。因此，考慮到半導體裝置之製造步驟中之對準寬裕度或加工精度等，於自形成核心用nMIS之活性區域14與元件分離部2之邊界朝元件分離部2側移動之位置，設定Nch用閘極堆疊構造NG之閘極與Pch用閘極堆疊構造PG之閘極的邊界。
圖7係實施例1之共用閘電極之核心用nMIS及核心用pMIS之要部俯視圖。沿著圖7中所示之A-A'線之剖面相當於上述圖2中所示之核心用nMIS之要部剖面圖，沿著圖7中所示之C-C'線之剖面相當於上述圖2中所示之核心用pMIS之要部剖面圖，沿著圖7中所示之B-B" 線之剖面相當於上述圖3中所示之核心用nMIS及核心用pMIS之要部剖面圖。
如圖7所示，在位於核心用nMIS形成區域之由元件分離部2所包圍之活性區域14中之核心用nMIS中，使用Nch用閘極堆疊構造NG之閘極，在位於核心用pMIS形成區域之由元件分離部2所包圍之活性區域14中之核心用pMIS中，使用Pch用閘極堆疊構造PG之閘極，於元件分離部2上，主要使用Pch用閘極堆疊構造PG之閘極。
藉此，Nch用閘極堆疊構造NG之閘極與元件分離部2之重疊部分變少，因此可減少自元件分離部2朝向核心用nMIS之Nch用閘極堆疊電極NG之閘極之氧原子的供給量。其結果，可抑制核心用nMIS之閾值電壓之增加。
圖8係實施例1之共用閘電極之3個核心用nMIS之要部俯視圖。
如圖8所示，在位於核心用nMIS形成區域之由元件分離部2所包圍之活性區域14中之核心用nMIS中，使用Nch用閘極堆疊構造NG之閘極，但於元件分離部2上，部分地使用核心用pMIS之Pch用閘極堆疊構造PG之閘極、n通道型電阻元件之Nch用閘極構造RNG之閘極、或p通道型電阻元件之Pch用閘極構造RPG之閘極。
藉此，Nch用閘極堆疊構造NG之閘極與元件分離部2之重疊部分變少，因此可減少自元件分離部2朝向核心用nMIS之Nch用閘極堆疊電極NG之閘極之氧原子的供給量。其結果，可抑制核心用nMIS之閾值電壓之增加。
圖9及圖10係實施例1之共用閘電極之核心用nMIS及核心用pMIS之要部俯視圖。
如上述圖7所示，於共用閘電極7之核心用nMIS及核心用pMIS中，在核心用nMIS與核心用pMIS之間之元件分離部2上，主要使用Pch用閘極堆疊構造PG之閘極。當於核心用nMIS及核心用pMIS所共用之閘電極7上形成用以連接該閘電極7與上層之配線之接點15時，如圖9所示，於元件分離部2上之Pch用閘極堆疊構造PG之閘極部分形成接點15。或者，如圖10所示，於較核心用nMIS與核心用pMIS之間之元件分離部2之中間(圖中，由一點鏈線所示之中間線)更靠近核心用pMIS側形成接點15。
藉此，可抑制核心用nMIS之閾值電壓之增加，而且因形成於核心用pMIS之閘電極7上之矽化物層8較厚地形成，故可使接觸電阻穩定。
繼而，使用圖11~圖28按步驟順序對實施例1之半導體裝置之製造方法進行說明。圖11~圖28表示形成於半導體裝置中之電路元件中之核心用nMIS(Nch Core)、核心用pMIS(Pch Core)、I/O用nMIS(Nch I/O)、I/O用pMIS(Pch I/O)、n通道型電阻元件(Nch電阻元件)、以及p通道型電阻元件(Pch電阻元件)的要部剖面圖。
首先，如圖11所示，準備例如於單晶Si中導入有例如B等p型雜質之半導體基板(於該階段，係稱為半導體晶圓之平面大致圓形之半導體之薄板)1。然後，於半導體基板1之主面上依次形成SiO2 膜20及Si3 N4 膜21。SiO2 膜20之厚度例如為10 nm左右，Si3 N4 膜21之厚度例如為80 nm左右。然後，利用光微影法形成覆蓋成為活性區域之區域之光阻圖案22。
繼而，如圖12所示，將光阻圖案22作為遮罩，使用例如乾式蝕刻法將自光阻圖案22露出之Si3 N4 膜21、SiO2 膜20、以及半導體基板1依次去除，於半導體基板1上形成槽23後，去除光阻圖案22。然後，對槽23之內壁進行氮化處理及氧化處理後，將槽23埋入於半導體基板1之主面上而形成氧化膜24。該氧化膜係例如使用將TEOS與臭氧用於氣體源之電漿CVD法所形成之TEOS膜、使用高密度電漿CVD法所形成之SiO2 膜、或者聚矽氮烷膜等。然後，進行熱處理。該熱處理係於例如1100℃下實施。
繼而，如圖13所示，利用例如CMP(Chemical Mechanical Polishing，化學機械研磨)法對氧化膜24之表面進行研磨，形成槽23中埋入有氧化膜24之元件分離部2。藉由該元件分離部2而分離活性區域，形成核心用nMIS形成區域、核心用pMIS形成區域、I/O用nMIS形成區域、I/O用pMIS形成區域、n通道型電阻元件形成區域、以及p通道型電阻元件形成區域。
繼而，如圖14所示，利用離子注入法將n型雜質選擇性地導入至核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域之半導體基板1中，藉此形成埋入式n井25。然後，利用離子注入法將p型雜質選擇性地導入至核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域之半導體基板1中，藉此形成p井26。同樣地，利用離子注入法將n型雜質選擇性地導入至核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域之半導體基板1中，藉此形成n井27。
繼而，如圖15所示，利用例如熱氧化法於半導體基板1之主面上形成氧化膜5sio。氧化膜5sio之厚度例如為2~6 nm左右。然後，去除核心用nMIS形成區域、核心用pMIS形成區域、n通道型電阻元件形成區域、以及p通道型電阻元件形成區域之氧化膜5sio，殘留形成於I/O用nMIS形成區域及I/O用pMIS形成區域中之氧化膜5sio。
繼而，如圖16所示，利用例如熱氧化法於半導體基板1之主面上形成氧化膜5sc。氧化膜5sc之厚度例如為1 nm左右。藉此，於核心用nMIS形成區域、核心用pMIS形成區域、通道型電阻元件形成區域、以及p通道型電阻元件形成區域之半導體基板1之主面上形成氧化膜5Sc，於I/O用nMIS形成區域及I/O用pMIS形成區域之半導體基板1之主面上形成氧化膜5sio。
然後，於半導體基板1之主面上形成例如HfON膜28。HfON膜28係利用例如CVD法或ALD(Atomic Layer Deposition，原子層沈積)法而形成，其厚度例如為1 nm左右。亦可使用例如HfSiON膜、HfSiO膜、或HfO2 膜等其他鉿系絕緣膜代替HfON膜28。
然後，實施氮化處理後，於HfON膜28上沈積例如AlO膜29(覆蓋膜6p)。AlO膜29係利用例如濺鍍法而形成，其厚度例如為0.1~1.5 nm左右。然後，於AlO膜29上沈積例如TiN膜30。TiN膜30係利用例如濺鍍法而形成，其厚度例如為5~15 nm左右。
繼而，如圖17所示，利用光微影法形成覆蓋核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域之光阻圖案(省略圖示)。然後，將該光阻圖案作為遮罩，去除自光阻圖案露出之TiN膜30及AlO膜31後，去除光阻圖案。
繼而，如圖18所示，於半導體基板1之主面上沈積例如LaO膜32(覆蓋膜6n)。LaO膜32係利用例如濺鍍法而形成，其厚度例如為0.1~1.5 nm左右。然後，進行熱處理。該熱處理係於例如1000℃下實施10秒鐘。藉由該熱處理，Al自AlO膜29朝HfON膜28進行熱擴散，核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域之HfON膜28成為HfAlON膜28p(高電介質膜5hp)。又，藉由該熱處理，La自LaO膜32朝HfON膜28進行熱擴散，核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域之HfON膜28成為HfLaON膜28n(高電介質膜5hn)。
繼而，如圖19所示，去除TiN膜30、AlO膜29、以及LaO膜32。再者，TiN膜30、AlO膜29、以及LaO膜32可全部去除，但於圖19中，AlO膜29及LaO膜32之一部分未去除而殘留。藉此，於核心用nMIS形成區域及n通道型電阻元件形成區域中，形成包含氧化膜5sc及HfLaON膜28n之閘極絕緣膜(閘極絕緣膜5nc)，於核心用pMIS形成區域及p通道型電阻元件形成區域中，形成包含氧化膜5sc及HfAlON膜28p之閘極絕緣膜(閘極絕緣膜5pc)。又，於I/O用nMIS形成區域中，形成包含氧化膜5sio及HfLaON膜28n之閘極絕緣膜(閘極絕緣膜5nio)，於I/O用pMIS形成區域中，形成包含氧化膜5sio及HfAlON膜28p之閘極絕緣膜(閘極絕緣膜5pio)。
繼而，如圖20所示，於半導體基板1之主面上沈積例如TiN膜33。TiN膜33係利用例如濺鍍法而形成，其厚度例如為5~20 nm左右。然後，利用光微影法形成覆蓋核心用nMIS形成區域、核心用pMIS形成區域、I/O用nMIS形成區域、以及I/O用pMIS形成區域之光阻圖案(省略圖示)。然後，將該光阻圖案作為遮罩，去除自光阻圖案露出之TiN膜33、AlO膜29、以及LaO膜32後，去除光阻圖案。再者，AlO膜29及LaO膜32可去除，亦可不去除，於圖20中表示去除了AlO膜29及LaO膜32之情形。
繼而，如圖21所示，於半導體基板1之主面上沈積例如多晶Si膜34。多晶Si膜34係利用例如CVD法而形成，其厚度例如為30~80 nm左右。然後，進行熱處理。該熱處理係於例如1000℃下實施10秒鐘。
繼而，如圖22所示，利用光微影法及乾式蝕刻法對多晶Si膜34、TiN膜33、LaO膜32、AlO膜29、HfAlON膜28p、HfLaON膜28n、氧化膜5sio、以及氧化膜5sc進行加工。
藉此，於核心用nMIS形成區域中，形成由包含氧化膜5sc與HfLaON膜28n(高電介質膜5hn)之積層膜之閘極絕緣膜(閘極絕緣膜5nc)、LaO膜32(覆蓋膜6n)、以及包含TiN膜33(下層閘電極7D)與多晶Si膜34(上層閘電極7U)之積層膜之閘電極(閘電極7)所構成的Nch用堆疊閘極構造之閘極。又，於核心用pMIS形成區域中，形成由包含氧化膜5sc與HfAlON膜28p(高電介質膜5hp)之積層膜之閘極絕緣膜(閘極絕緣膜5pc)、AlO膜29(覆蓋膜6p)、以及包含TiN膜33(下層閘電極7D)與多晶Si膜34(上層閘電極7U)之積層膜之閘電極(閘電極7)所構成的Pch用堆疊閘極構造之閘極。
又，於I/O用nMIS形成區域中，形成由包含氧化膜5sio與HfLaON膜28n(高電介質膜5hn)之積層膜之閘極絕緣膜(閘極絕緣膜5nio)、LaO膜32(覆蓋膜6n)、以及包含TiN膜33(下層閘電極7D)與多晶Si膜34(上層閘電極7U)之積層膜之閘電極(閘電極7)所構成的Nch用堆疊閘極構造之閘極。又，於I/O用pMIS形成區域中，形成由包含氧化膜5sio與HfAlON膜28p(高電介質膜5hp)之積層膜之閘極絕緣膜(閘極絕緣膜5pio)、AlO膜29(覆蓋膜6p)、以及包含TiN膜33(下層閘電極7D)與多晶Si膜34(上層閘電極7U)之積層膜之閘電極(閘電極7)所構成的Pch用堆疊閘極構造之閘極。
又，於n通道型電阻元件形成區域中，形成由包含氧化膜5sc與HfLaON膜28n(高電介質膜5hn)之積層膜之閘極絕緣膜(閘極絕緣膜5nc)、以及包含多晶Si膜34(上層閘電極7U)之閘電極(閘電極7)所構成的Nch用閘極構造之閘極，於p通道型電阻元件形成區域中，形成由包含氧化膜5sc與HfAlON膜28p(高電介質膜5hp)之積層膜之閘極絕緣膜(閘極絕緣膜5pc)、以及包含多晶Si膜34(上層閘電極7U)之閘電極(閘電極7)所構成的Pch用閘極構造之閘極。
繼而，如圖23所示，於核心用nMIS、核心用pMIS、I/O用nMIS、I/O用pMIS、n通道型電阻元件、以及p通道型電阻元件之閘極之側壁形成例如包含Si3 N4 膜之偏移側壁35。偏移側壁35係利用例如CVD法而形成，其厚度例如為5 nm左右。然後，利用離子注入法，於核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域中，相對於閘極而自我對準地形成n型擴散區域10。n型擴散區域10係半導體區域，其藉由將P或As等n型雜質導入至半導體基板1中而形成。同樣地，於核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域中，相對於閘極而自我對準地形成p型擴散區域12。p型擴散區域12係半導體區域，其藉由將B等p型雜質導入至半導體基板1中而形成。
繼而，如圖24所示，於半導體基板1之主面上依次沈積Si3 N4 膜及SiO2 膜後，利用乾式蝕刻法對該等Si3 N4 膜及SiO2 膜進行異向性蝕刻。藉此，於核心用nMIS、核心用pMIS、I/O用nMIS、I/O用pMIS、n通道型電阻元件、以及p通道型電阻元件之閘極之側壁形成側壁9。
然後，利用離子注入法，於核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域中，相對於閘極及側壁9而自我對準地形成n型擴散區域11。n型擴散區域11係半導體區域，其藉由將P或As等n型雜質導入至半導體基板1中而形成。同樣地，於核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域中，相對於閘極及側壁9而自我對準地形成p型擴散區域13。p型擴散區域13係半導體區域，其藉由將B等p型雜質導入至半導體基板1中而形成。
然後，進行熱處理。該熱處理係於例如1000℃下實施10秒鐘，並於1230℃下實施數m秒。藉由該熱處理，使導入至核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域之n型擴散區域10及n型擴散區域11中之n型雜質活化，並使導入至核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域之p型擴散區域12及p型擴散區域13中之p型雜質活化，從而形成源極區域與汲極區域。
繼而，如圖25所示，於半導體基板1之主面上形成Ni膜後，進行熱處理。該熱處理係於例如450℃下實施。藉由該熱處理，使構成半導體基板1之Si與Ni、以及構成多晶Si膜34之Si與Ni進行固相反應而形成NiSi，然後使用H2 SO4 與H2 O2 之混合溶液去除未反應之Ni，藉此於源極區域與汲極區域之表面、以及閘電極7之上表面形成NiSi膜36(矽化物膜8)。亦可使用例如PtSi膜等代替NiSi膜36。
然後，於半導體基板1之主面上沈積Si3 N4 膜37。Si3 N4 膜37係利用例如CVD法而形成，其厚度例如為30 nm左右。
繼而，如圖26所示，於半導體基板1之主面上形成層間絕緣膜38。層間絕緣膜38係利用例如電漿CVD法而形成之TEOS膜。然後，利用例如CMP法使層間絕緣膜38之表面平坦化後，使用光微影法及乾式蝕刻法於Si3 N4 膜37及層間絕緣膜38上形成連接孔39。
繼而，如圖27所示，於包含連接孔39之底面及內壁之層間絕緣膜38上，利用例如濺鍍法形成TiN膜40a。TiN膜40a具有防止例如於後續步驟中埋入於連接孔39之內部中之材料擴散的所謂阻隔功能。然後，於半導體基板1之主面上，以埋入於連接孔39之內部之方式形成W膜40b。該W膜40b係利用例如CVD法而形成。然後，利用例如CMP法對W膜40b及TiN膜40a進行研磨，藉此於連接孔39之內部形成插塞40。
繼而，如圖28所示，於半導體基板1之主面上形成配線用絕緣膜41。配線用絕緣膜41包含依次沈積例如TEOS膜、SiCN膜、以及SiO2 膜而成之積層膜。然後，利用光微影法及乾式蝕刻法，於配線用絕緣膜41上形成配線槽42。
然後，於包含配線槽42之底面及內壁之配線用絕緣膜41上，利用例如濺鍍法形成Cu晶種層後，藉由鍍敷法以埋入於配線槽42之內部之方式形成Cu膜。然後，進行熱處理後，利用例如CMP法對Cu膜及Cu晶種層進行研磨，藉此於配線槽42之內部形成包含Cu膜之配線43。其後，形成更上層之配線，但此處省略說明。
藉由以上之製造步驟，而大致製成實施例1之半導體裝置(核心用nMIS、核心用pMIS、I/O用nMIS、I/O用pMIS、n通道型電阻元件、以及p通道型電阻元件)。
如此，根據實施例1，藉由使n通道型HK/MG電晶體之Nch用閘極堆疊構造之閘極與元件分離部之重疊部分變小，可減少自元件分離部朝向Nch用閘極堆疊構造之閘極之氧的供給，並抑制n通道型HK/MG電晶體之閾值電壓之增加。藉此，於具有HK/MG電晶體之半導體裝置中，可獲得穩定之動作特性。
實施例2
應用於本案發明中之HK/MG電晶體之構造並不限定於實施例1中所說明之核心用電晶體及I/O用電晶體。於實施例2中，對應用本案發明之HK/MG電晶體之構造之變形例對進行說明。
實施例2之核心用電晶體及I/O用電晶體與上述實施例1之核心用電晶體及I/O用電晶體互不相同之點係閘極構造。尤其，於實施例2之核心用電晶體及I/O用電晶體中，由金屬膜構成各自之閘電極。
於上述實施例1中，核心用電晶體及I/O用電晶體之nMIS具有由例如包含氧化膜(SiO2 膜)與高電介質膜(HfLaON膜)之積層膜之閘極絕緣膜、覆蓋膜(LaO膜)、以及包含下層閘電極(TiN膜)與上層閘電極(多晶Si膜)之積層膜之閘電極所構成的Nch用閘極堆疊構造之閘極。又，核心用電晶體及I/O用電晶體之pMIS具有由例如包含氧化膜(SiO2 膜)與高電介質膜(HfAlON膜)之積層膜之閘極絕緣膜、覆蓋膜(AlO膜)、以及包含下層閘電極(TiN膜)與上層閘電極(多晶Si膜)之積層膜之閘電極所構成的Pch用閘極堆疊構造之閘極。
相對於此，於實施例2中，核心用電晶體及I/O用電晶體之nMIS具有由包含氧化膜(SiO2 膜)與高電介質膜(HfLaON膜)之積層膜之閘極絕緣膜、覆蓋膜(LaO膜)、以及包含下層閘電極(TiN膜)與中層閘電極(pMIS用之功函數調整用金屬膜)與上層閘電極(金屬膜)之積層膜之閘電極所構成的Nch用閘極堆疊構造之閘極。又，核心用電晶體及I/O用電晶體之pMIS具有由包含氧化膜(SiO2 膜)與高電介質膜(HfON膜)之積層膜之閘極絕緣膜、包含中層閘電極(pMIS用之功函數調整用金屬膜)與上層閘電極(金屬膜)之積層膜之閘電極所構成的Pch用閘極堆疊構造之閘極。
使用圖29詳細地說明實施例2之核心用電晶體之構造。圖29係沿著實施例2之核心用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極寬度方向的要部剖面圖。再者，於I/O用電晶體與核心用電晶體中，除構成閘極絕緣膜之一部分之氧化膜之厚度以外的構成部分相同，因此省略此處之I/O用電晶體之構造之說明。又，除實施例2之核心用電晶體之閘極構造以外，與實施例1相同，因此省略其之說明。
首先，對核心用nMIS之閘極構造進行說明。核心用nMIS之閘極之中，閘極絕緣膜及覆蓋膜分別與實施例1之閘極絕緣膜5nc及覆蓋膜6n相同，但閘電極與實施例1之閘電極7不同。
即，與實施例1同樣地，於核心用nMIS形成區域之半導體基板1之主面上所形成的p型井3上，形成有包含氧化膜5sc與高電介質膜5hn之積層膜之閘極絕緣膜5nc。進而，於閘極絕緣膜5nc上形成有覆蓋膜6n。
然而，於覆蓋膜6n上形成有積層複數個金屬膜而成之閘電極50n。該閘電極50n具有積層例如下層閘電極50D、中層閘電極50M、以及上層閘電極50U而成之三層構造。下層閘電極50D係由例如TiN膜構成。又，中層閘電極50M係用於調整核心用pMIS之閾值電壓而設置之金屬膜(調整高電介質膜之功函數)，其係由例如TiN膜構成。又，上層閘電極50U係由例如包含Al之金屬膜構成。於閘電極50n上未形成如實施例1之矽化物膜。
然後，對核心用pMIS之閘極構造進行說明。核心用pMIS之閘極之中，閘極絕緣膜與實施例1之閘極絕緣膜5pc同樣地包含氧化膜與高電介質膜之積層膜，但於高電介質膜中未導入用於調整功函數之金屬元素。進而，未形成覆蓋膜，閘電極與實施例1之閘電極7不同。
即，與實施例1同樣地，於核心用pMIS形成區域之半導體基板1之主面上所形成的n型井4上，形成有包含氧化膜5sc與高電介質膜5ho之積層膜之閘極絕緣膜5po。高電介質膜5ho例如為HfON膜，且未導入用於調整功函數之金屬元素(例如實施例1中之Al元素)。然而，可藉由形成於高電介質膜5ho上之中層閘電極50M，調整高電介質膜5ho之功函數，並調整核心用pMIS之閾值電壓。
於閘極絕緣膜5po上形成有閘電極50p。該閘電極50p具有積層例如中層閘電極50M與上層閘電極50U而成之雙層構造。於閘電極50p上未形成如實施例1之矽化物膜。
繼而，使用圖30~圖42按步驟順序對實施例2之半導體裝置之製造方法進行說明。圖30~圖42表示沿著形成於半導體裝置中之電路元件中之核心用nMIS(Nch Core)、核心用pMIS(Pch Core)、I/O用nMIS(Nch I/O)、I/O用pMIS(PchI/O)、n通道型電阻元件(Nch電阻元件)、以及p通道型電阻元件(Pch電阻元件)之閘極長度方向的要部剖面圖。
首先，藉由與上述實施例1相同之製造步驟，於半導體基板1上形成元件分離部2，藉由該元件分離部2而分離活性區域，形成核心用nMIS形成區域、核心用pMIS形成區域、I/O用nMIS形成區域、I/O用pMIS形成區域、n通道型電阻元件形成區域、以及p通道型電阻元件形成區域。然後，形成埋入式n井25、p井26、以及n井27。進而，於核心用nMIS形成區域、核心用pMIS形成區域、n通道型電阻元件形成區域、以及p通道型電阻元件形成區域之半導體基板1之主面上形成氧化膜5sc，於I/O用nMIS形成區域及I/O用pMIS形成區域之半導體基板1之主面上形成氧化膜5sio。
繼而，如圖30所示，於半導體基板1之主面上形成例如HfON膜28。HfON膜28係利用例如CVD法或AID法而形成，其厚度例如為1 nm左右。亦可使用例如HfSiON膜、HfSiO膜、或HfO2 膜等其他鉿系絕緣膜代替HfON膜28。
然後，實施氮化處理後，於HfON膜28上沈積例如LaO膜32(覆蓋膜6n)。LaO膜32係利用例如濺鍍法而形成，其厚度例如為0.1~1.5 nm左右。然後，於LaO膜32上沈積例如TiN膜30。TiN膜30係利用例如濺鍍法而形成，其厚度例如為5~15 nm左右。然後，於TiN膜30上沈積例如第1多晶Si膜51。
繼而，如圖31所示，利用光微影法形成覆蓋核心用nMIS形成區域及I/O用nMIS形成區域之光阻圖案52。
繼而，如圖32所示，將光阻圖案52作為遮罩，去除自光阻圖案52露出第1多晶Si膜51、TiN膜30、以及LaO膜32後，去除光阻圖案52。
繼而，如圖33所示，於半導體基板1之主面上沈積例如第2多晶Si膜53。第2多晶Si膜53係較第1多晶Si膜51更厚地形成。然後，藉由CMP法對第2多晶Si膜53之表面進行研磨，使該表面平坦化後，於第2多晶Si膜53上形成例如包含Si3 N4 、SiO2 、或SiOC之虛設絕緣膜53a。
繼而，如圖34所示，利用光微影法及乾式蝕刻法，對虛設絕緣膜53a、第2多晶Si膜53、第1多晶Si膜51、TiN膜30、LaO膜32、HfON膜28、氧化膜5sio、以及氧化膜5sc進行加工。
藉此，於核心用nMIS形成區域中，形成由包含氧化膜5sc與HfON膜28之積層膜之閘極絕緣膜、LaO膜32、包含TiN膜30與第1多晶Si膜51與第2多晶Si膜53之積層膜之虛設閘電極、以及虛設絕緣膜53a所構成的虛設閘極。又，於核心用pMIS形成區域中，形成由包含氧化膜5sc與HfON膜28之積層膜之閘極絕緣膜、包含第2多晶Si膜53之虛設閘電極、以及虛設絕緣膜53a所構成的虛設閘極。
又，於I/O用nMIS形成區域中，形成由包含氧化膜5sio與HfON膜28之積層膜之閘極絕緣膜、LaO膜32、及包含TiN膜30與第1多晶Si膜51與第2多晶Si膜53之積層膜之虛設閘電極、以及虛設絕緣膜53a所構成的虛設閘極。又，於I/O用pMIS形成區域中，形成由包含氧化膜5sio與HfON膜28之積層膜之閘極絕緣膜、及第2多晶Si膜53、以及包含虛設絕緣膜53a之虛設閘電極所構成的虛設閘極。
又，於n通道型電阻元件形成區域及p通道方電阻元件區域中，藉由包含氧化膜5sc與HfON膜28之積層膜之閘極絕緣膜、及包含第2多晶Si膜53之閘電極、以及虛設絕緣膜53a而分別形成Nch用閘極構造之閘極及Pch用閘極構造之閘極。
繼而，如圖35所示，於半導體基板1之主面上，在核心用nMIS、核心用pMIS、I/O用nMIS、I/O用pMIS之虛設閘極、以及n通道型電阻元件及p通道型電阻元件之閘極之側壁上形成例如包含Si3 N4 膜或SiO2 的偏移側壁35。偏移側壁35係利用例如CVD法而形成，其厚度例如為5 nm左右。然後，利用離子注入法，於核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域中，相對於虛設閘極或閘極而自我對準地形成n型擴散區域10。n型擴散區域10係半導體區域，其藉由將P或As等n型雜質導入至半導體基板1中而形成。同樣地，於核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域中，相對於虛設閘極或閘極而自我對準地形成p型擴散區域12。p型擴散區域12係半導體區域，其藉由將B等p型雜質導入至半導體基板1中而形成。
繼而，如圖36所示，於半導體基板1之主面上依次沈積SiO2 膜及Si3 N4 膜後，利用乾式蝕刻法對該等SiO2 膜及Si3 N4 膜進行異向性蝕刻。藉此，於核心用nMIS、核心用pMIS、I/O用nMIS、I/O用pMIS之虛設閘極、以及n通道型電阻元件及p通道型電阻元件之閘極之側壁形成側壁9。
然後，利用離子注入法，於核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域中，相對於虛設閘極或閘極及側壁9而自我對準地形成n型擴散區域11。n型擴散區域11係半導體區域，其藉由將P或As等n型雜質導入至半導體基板1中而形成。同樣地，於核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域中，相對於虛設閘極或閘極及側壁9而自我對準地形成p型擴散區域13。p型擴散區域13係半導體區域，其藉由將B等p型雜質導入至半導體基板1中而形成。
然後，進行熱處理。該熱處理係於例如1000℃下實施10秒鐘，並於1230℃下實施數m秒。藉由該熱處理，使導入至核心用nMIS形成區域、I/O用nMIS形成區域、以及n通道型電阻元件形成區域之n型擴散區域10及n型擴散區域11中之n型雜質活化，並使導入至核心用pMIS形成區域、I/O用pMIS形成區域、以及p通道型電阻元件形成區域之p型擴散區域12及p型擴散區域13中之p型雜質活化，從而形成源極、汲極區域。又，同時，藉由該熱處理，La自LaO膜32朝HfON膜28進行熱擴散，核心用nMIS形成區域及I/O用nMIS形成區域之HfON膜28成為HfLaON膜28n(高電介質5hn)。此時，能夠以使LaO膜32殘留之方式實施熱處理，亦能夠以使全部LaO膜32進行反應之方式實施熱處理。於以下之圖中，圖示LaO膜32之一部分殘留之情形。
繼而，如圖37所示，於源極區域與汲極區域之表面形成NiSi膜36。亦可使用例如PtSi膜等代替NiSi膜36。然後，於半導體基板1之主面上沈積Si3 N4 膜37。Si3 N4 膜37係利用例如CVD法而形成。然後，於Si3 N4 膜37上形成層間絕緣膜38，並利用例如CMP法使層間絕緣膜38之表面平坦化。層間絕緣膜38係利用例如電漿CVD法而形成之TEOS膜。
繼而，如圖38所示，利用例如CMP法對層間絕緣膜38、Si3 N4 膜37、以及虛設絕緣膜53a進行研磨，直至第2多晶Si膜53露出為止。
繼而，如圖39所示，去除核心用nMIS形成區域、核心用pMIS形成區域、I/O用nMIS形成區域、以及I/O用pMIS形成區域之第1多晶Si膜51及第2多晶Si膜53。此時，藉由光阻膜等覆蓋Nch電阻元件區域及Pch電阻元件區域。藉此，於核心用nMIS形成區域、核心用pMIS形成區域、I/O用nMIS形成區域、以及I/O用pMIS形成區域之各自之形成有虛設閘極的部位，形成凹部55，Nch電阻元件區域及Pch電阻元件區域之第2多晶Si膜53殘存。TiN膜30於核心用nMIS形成區域及I/O用nMIS形成區域之凹部55之底面露出，HfON膜28於核心用pMIS形成區域及I/O用pMIS形成區域之凹部55之底面露出。
繼而，如圖40所示，於半導體基板1之主面上沈積用於調整核心用pMIS及I/O用pMIS之功函數之第1金屬膜56。第1金屬膜56例如為TiN膜。其厚度例如為15 nm，且係不完全埋入於凹部55之內部之厚度。然後，於第1金屬膜56上，以埋入於凹部55之內部之方式形成第2金屬膜57。第2金屬膜57係例如包含Al之金屬膜，其厚度例如為100 nm。
繼而，如圖41所示，利用例如CMP法對第1金屬膜56及第2金屬膜57進行研磨，藉此將第1金屬膜56及第2金屬膜57埋入於凹部55之內部。
藉此，於核心用nMIS形成區域中，形成由包含氧化膜5sc與HfLaON膜28n(高電介質膜5hn)之積層膜之閘極絕緣膜(閘極絕緣膜5nc)、LaO膜32(覆蓋膜6n)、以及包含TiN膜33(下層閘電極50D)與第1金屬膜56(中層閘電極50M)與第2金屬膜57(上層閘電極50U)之積層膜之閘電極(閘電極50n)所構成的Nch用閘極堆疊構造之閘極。又，於核心用pMIS形成區域中，形成由包含氧化膜5sc與HfON膜28(高電介質膜5ho)之積層膜之閘極絕緣膜(閘極絕緣膜5po)、以及包含第1金屬膜56(中層閘電極50M)與第2金屬膜57(上層閘電極50U)之積層膜之閘電極(閘電極50p)所構成的Pch用閘極堆疊構造之閘極。
又，於I/O用nMIS形成區域中，形成由包含氧化膜5sio與HfLaON膜28n之積層膜之閘極絕緣膜、LaO膜32、以及包含TiN膜33與第1金屬膜56與第2金屬膜57之積層膜之閘電極所構成的Nch用閘極堆疊構造之閘極。又，於I/O用pMIS形成區域中，形成由包含氧化膜5sio與HfON膜28之積層膜之閘極絕緣膜、以及包含第1金屬膜56與第2金屬膜57之積層膜之閘電極所構成的Pch用閘極堆疊構造之閘極。
又，於n通道型電阻元件形成區域及p通道型電阻元件形成區域中，分別形成由包含氧化膜5sc與HfON膜28之積層膜之閘極絕緣膜、以及包含第2多晶Si膜53之閘電極所構成的Nch用閘極構造之閘極及Pch用閘極構造之閘極。
繼而，如圖42所示，於半導體基板1之主面上形成層間絕緣膜58後，利用光微影法及乾式蝕刻法於層間絕緣膜38、58及Si3 N4 膜37上形成連接孔39。然後，於連接孔39之內部形成插塞40後，形成配線43。其後，形成更上層之配線，但此處省略說明。
藉由以上之製造步驟，而大致製成實施例2之半導體裝置(核心用nMIS、核心用pMIS、I/O用nMIS、I/O用pMIS、n通道型電阻元件、以及p通道型電阻元件)。
如此，根據實施例2，於僅藉由金屬膜構成閘電極之HK/MG電晶體中，與上述實施例1同樣地，藉由使Nch用閘極堆疊構造之閘極與元件分離部之重疊部分變小，亦可減少自元件分離部朝向Nch用閘極堆疊構造之閘極之氧的供給，並抑制n通道型HK/MG電晶體之閾值電壓之增加。
實施例3
於實施例3中，對將本案發明應用於SRAM(Static Random Access Memory，靜態隨機存取記憶體)之第1例~第4例進行說明。HK/MG電晶體之構造可使用實施例1或實施例2中所說明之構造。實施例3之SRAM之記憶體單元係由儲存1位元之資訊之正反器電路與2個資訊傳送用MIS構成，上述正反器電路係由例如一對負載用MIS與一對驅動用MIS構成，且以所謂使用了6個MIS之完全CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)型構成。
使用圖43及圖44說明將本案發明應用於SRAM之第1例。圖43(a)及(b)分別為SRAM之1個位元之記憶體單元(1位元單元)之等效電路圖及要部俯視圖，圖44係SRAM之4個位元之記憶體單元(4位元單元)之要部俯視圖。
如圖43(a)所示，記憶體單元MC係配置於一對互補性資料線(資料線DL、資料線/(橫杠)DL)與字元線WL之交叉部，由一對驅動用MIS(Dr1、Dr2)、一對負載用MIS(Ld1、Ld2)及一對傳送用MIS(Tr1、Tr2)構成。驅動用MIS(Dr1、Dr2)及傳送用MIS(Tr1、Tr2)係由nMIS形成，負載用MIS(Ld1、Ld2)係由pMIS形成。
構成記憶體單元MC之上述6個MIS之中，驅動用MIS(Dr1)及負載用MIS(Ld1)構成CMOS反相器INV1，驅動用MIS(Dr2)及負載用MIS(Ld2)構成CMOS反相器INV2。該等一對CMOS反相器INV1、INV2之相互之輸入輸出端子(儲存節點A、B)交叉結合，構成作為儲存1位元之資訊之資訊儲存部之正反器電路。又，該正反器電路之一方之輸入輸出端子(儲存節點A)係連接於傳送用MIS(Tr1)之源極、汲極之一者，另一方之輸入輸出端子(儲存節點B)係連接於傳送用MIS(Tr2)之源極、汲極之一者。
進而，傳送用MIS(Tr1)之源極、汲極之另一者係連接於資料線DL，傳送用MIS(Tr2)之源極、汲極之另一者係連接於資料線/DL。又，正反器電路之一端(負載用MIS(Ld1、Ld2)之各源極)係連接於電源電壓(Vcc)，另一端(驅動用MIS(Dr1、Dr2)之各源極)係連接於基準電壓(Vss)。
如圖43(b)及圖44所示，構成第1例之記憶體單元MC之6個MIS係形成於半導體基板之主面上所設置的活性區域Ln、Lp中，該活性區域Ln、Lp之周邊係由包含絕緣膜之元件分離部IS包圍。由n通道型所構成之驅動用MIS(Dr1、Dr2)及傳送用MIS(Tr1、Tr2)係形成於p井Pw之活性區域Lp中，由p通道型所構成之負載用MIS(Ld1、Ld2)係形成於n井Nw之活性區域Ln中。鄰接之p井Pw之活性區域Lp與n井Nw之活性區域Ln的距離(元件分離部IS之寬度)L例如為80 nm左右。
傳送用MIS(Tr1、Tr2)之閘電極FG1、FG2具有與上述實施例1或實施例2中所說明之閘電極相同的構造，傳送用MIS(Tr1、Tr2)之源極與汲極係由形成於p井Pw之活性區域Lp中之n型半導體區域構成。
構成CMOS反相器INV1之驅動用MIS(Dr1)與負載用MIS(Ld1)具有共用之閘電極FG3，構成CMOS反相器INV2之驅動用MIS(Dr2)與負載用MIS(Ld2)具有共通之閘電極FG4，該等閘電極FG3、FG4具有與上述實施例1或實施例2中所說明之閘電極相同的構造。驅動用MIS(Dr1、Dr2)之源極與汲極係由形成於p井Pw之活性區域Lp中之n型半導體區域構成，負載用MIS(Ld1、Ld2)之源極與汲極係由形成於n井Nw之活性區域Ln中之p型半導體區域構成。
進而，上述閘電極FG3係經由埋入於連接孔CN2內之導電膜及局部之配線，而與CMOS反相器INV2之輸入端子(負載用MIS(Ld2)之汲極、驅動用MIS(Tr2)之汲極、以及傳送用MIS(Tr2)之源極)電性連接。同樣地，上述閘電極FG4係經由埋入於連接孔CN2內之導電膜及局部之配線，而與CMOS反相器INV1之輸入端子(負載用MIS(Ld1)之汲極、驅動用MIS(Tr1)之汲極、以及傳送用MIS(Tr1)之源極)電性連接。
又，與負載用MIS(Ld1、Ld2)之源極、驅動用MIS(Dr1、Dr2)之源極、以及傳送用MIS(Tr1、Tr2)之汲極連接而形成有連接孔CN1，經由埋入於連接孔CN1之內部之導電膜而與其他部分電性連接。
於實施例3之第1例之SRAM之記憶體單元中，構成CMOS反相器INV1之驅動用MIS(Dr1)與負載用MIS(Ld1)具有共用之閘電極FG3，且將驅動用MIS(Dr1)之閘極構造設定為與n通道型HK/MG電晶體(例如實施例1或實施例2之核心用nMIS)之Nch用堆疊閘極構造NG相同，將負載用MIS(Ld1)之閘極構造設定為與p通道型HK/MG電晶體(例如實施例1或實施例2之核心用pMIS)之Pch用堆疊閘極構造PG相同。進而，使驅動用MIS(Dr1)之閘極與負載用MIS(Ld1)之閘極的邊界較形成有驅動用MIS(Dr1)之p井Pw與形成有負載用MIS(Ld1)之n井Nw的邊界(圖中所示之PN邊界中間線BL)更偏向p井Pw側，且使疊置於元件分離部IS上之驅動用MIS(Dr1)之閘極短於疊置於元件分離部IS上之負載用MIS(Ld1)之閘極。
同樣地，構成CMOS反相器INV2之驅動用MIS(Dr2)與負載用MIS(Ld2)具有共用之閘電極FG4，且將驅動用MIS(Dr2)之閘極構造設定為與n通道型HK/MG電晶體(例如實施例1或實施例2之核心用nMIS)之Nch用堆疊閘極構造NG相同，將負載用MIS(Ld2)之閘極構造設定為與p通道型HK/MG電晶體(例如實施例1或實施例2之核心用pMIS)之Pch用堆疊閘極構造PG相同。進而，使驅動用MIS(Dr2)之閘極與負載用MIS(Ld2)之閘極的邊界較形成有驅動用MIS(Dr2)之p井Pw與形成有負載用MIS(Ld2)之n井Nw的邊界(圖中所示之PN邊界中間線BL)更偏向P井Pw側，且使疊置於元件分離部IS上之驅動用MIS(Dr2)之閘極短於疊置於元件分離部IS上之負載用MIS(Ld2)之閘極。
繼而，使用圖45及圖46說明將本案發明應用於SRAM之第2例。再者，除閘極構造之平面佈局以外之記憶體單元之等效電路及基本的平面構造與使用上述圖43及圖44所說明之第1例相同，因此省略其之說明。
於實施例3之第2例之SRAM之記憶體單元中，傳送用MIS(Tr1、Tr2)之閘極構造與n通道型HK/MG電晶體(例如實施例1或實施例2之核心用nMIS)之Nch用堆疊閘極構造NG相同，但將疊置於元件分離部IS上之閘極之一部分的構造，設定為與p通道型HK/MG電晶體(例如實施例1或實施例2之核心用pMIS)之Pch用堆疊閘極構造PG相同。於圖45及圖46中，表示應用了第1例與第2例之記憶體單元之平面佈局。
繼而，使用圖47及圖48說明將本案發明應用於SRAM之第3例。再者，除閘極構造之平面佈局以外之記憶體單元之等效電路及基本的平面構造與使用上述圖43及圖44所說明之第1例相同，因此省略其之說明。
於實施例3之第3例之SRAM之記憶體單元中，驅動用MIS(Dr1、Dr2)之閘極構造與n通道型HK/MG電晶體(例如實施例1或實施例2之核心用nMIS)之Nch用堆疊閘極構造NG相同，但將於與負載用MIS(Ld1、Ld2)相反側延伸並疊置於元件分離部IS上之驅動用MIS(Dr1、Dr2)之閘極之一部分的構造，設定為與p通道型HK/MG電晶體(例如實施例1或實施例2之核心用pMIS)之Pch用堆疊閘極構造PG相同。於圖47及圖48中，表示應用了第1例、第2例及第3例之記憶體單元之平面佈局。
繼而，使用圖49及圖50說明將本案發明應用於SRAM之第4例。再者，除閘極構造之平面佈局以外之記憶體單元之等效電路及基本的平面構造與使用上述圖43及圖44所說明之第1例相同，因此省略其之說明。
於實施例3之第4例之SRAM之記憶體單元中，傳送用MIS(Tr1、Tr2)之閘極構造與n通道型HK/MG電晶體(例如實施例1或實施例2之核心用nMIS)之Nch用堆疊閘極構造NG相同，但將於與鄰接之其他記憶體單元相反側延伸、並疊置於元件分離部IS上之傳送用MIS(Tr1、Tr2)之閘極之一部分的構造，設定為與p通道型HK/MG電晶體(例如實施例1或實施例2之核心用pMIS)之Pch用堆疊閘極構造PG相同。於圖49及圖50中，表示應用了第1例、第2例、第3例、以及第4例之記憶體單元之平面佈局。
如此，根據實施例3，於SRAM中，與上述實施例1同樣地，藉由使Nch用閘極堆疊構造之閘極與元件分離部之重疊部分變小，亦可減少自元件分離部朝向Nch用閘極堆疊構造之閘極之氧的供給，並抑制n通道型HK/MG電晶體之閾值電壓之增加。
實施例4
於實施例4中，對將本案發明應用於具有n通道型HK/MG電晶體之閘極構造之MIS電容器的第1例及第2例進行說明。
使用圖51說明將本案發明應用於MIS電容器之第1例。圖51(a)及(b)分別為MIS電容器之要部俯視圖及要部剖面圖(沿著圖51(a)之D-D'線之要部剖面圖)。
第1例之MIS電容器MC1係形成於半導體基板之主面上所設置之p井的活性區域Lp中，該活性區域Lp之周邊係由包含絕緣膜之元件分離部2包圍。MIS電容器MC1係由第1電極G1、第2電極G2、以及電容絕緣膜CL構成，上述第1電極G1係與n通道型HK/MG電晶體之閘電極相對應，且於活性區域Lp之中央部，將其兩端疊置於元件分離部2上並沿著第1方向(圖51中之y方向)延伸者，上述第2電極G2係與n通道型HK/MG電晶體之通道相對應，並與形成於第1電極G1下之活性區域Lp中之n型半導體區域Gch及n通道型HK/MG電晶體之源極、汲極相對應，包含形成於第1電極G1之兩側之活性區域Lp中的n型半導體區域Gsd者，上述電容絕緣膜CL係與n通道型HK/MG電晶體之閘極絕緣膜相對應者。第1電極G1及第2電極G2分別經由形成於連接孔60之內部之插塞61而連接於配線62。
因此，MIS電容器MC1之第1電極G1係藉由與構成n通道型HK/MG電晶體之閘電極之導體膜(例如實施例1或實施例2之核心用nMIS之閘電極7)相同的導體膜構成，電容絕緣膜CL係藉由與構成n通道型HK/MG電晶體之閘極絕緣膜(例如實施例1或實施例2之核心用nMIS之閘極絕緣膜5nc)之絕緣膜相同的絕緣膜構成。
然而，在疊置於元件分離部2上之MIS電容器MC1之第1電極G1之一部分與元件分離部2之間，形成有與構成p通道型HK/MG電晶體之閘極絕緣膜之絕緣膜(例如實施例1或實施例2之核心用pMIS之閘極絕緣膜5pc)相同的絕緣膜。即，位於活性區域Lp中之MIS電容器MC1之閘極係Nch用閘極堆疊構造NG，但疊置於元件分離部2上之閘極之一部分係Pch用閘極堆疊構造PG。
繼而，使用圖52說明將本案發明應用於MIS電容器之第2例。圖52(a)及(b)分別為MIS電容器之要部俯視圖及要部剖面圖(沿著圖52(a)之E-E'線之要部剖面圖)。
第2例之MIS電容器MC2係由活性區域Lp之3個方向之元件分離部2上所疊置的第1電極G1，包含形成於活性區域Lp中之n型半導體區域Gch、Gsd之第2電極G2，以及形成於第1電極G1與第2電極G2之間之電容絕緣膜CL構成。
因此，MIS電容器MC2之第1電極G1係藉由與構成n通道型HK/MG電晶體之閘電極之導體膜(例如實施例1或實施例2之核心用nMIS之閘電極7)相同的導體膜構成，電容絕緣膜係藉由與構成n通道型HK/MG電晶體之閘極絕緣膜(例如實施例1或實施例2之核心用nMIS之閘極絕緣膜5nc)之絕緣膜相同的絕緣膜構成。
然而，在疊置於元件分離部2上之MIS電容器MC2之第1電極G1的一部分與元件分離部2之間，形成有與構成p通道型HK/MG電晶體之閘極絕緣膜之絕緣膜(例如實施例1或實施例2之核心用pMIS之閘極絕緣膜5pc)相同的絕緣膜。即，位於活性區域Lp中之MIS電容器MC2之閘極係Nch用閘極堆疊構造NG，但疊置於元件分離部2上之閘極之一部分係Pch用閘極堆疊構造PG。
如此，根據實施例4，於MIS電容器中，與上述實施例1同樣地，藉由使Nch用閘極堆疊構造之閘極與元件分離部之重疊部分變小，亦可減少自元件分離部朝向Nch用閘極堆疊構造之閘極之氧的供給，因此可抑制電容絕緣膜CL之膜厚之增加，並抑制電容值之降低。
以上，根據實施形態對由本發明者所完成之發明進行了具體說明，但本發明並不限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
產業上之可利用性
本發明可應用於具有由相對介電常數較高之High-k材料構成閘極絕緣膜，由金屬材料構成閘電極之HK/MG電晶體的半導體裝置及其製造。
1．．．半導體基板
2．．．元件分離部
3．．．p型井
4．．．n型井
5nc、5nio、5pc、5pio．．．閘極絕緣膜
5hn、5ho、5hp．．．高電介質膜
5sc、5sio、24．．．氧化膜
6n、6p．．．覆蓋膜
7、50、50n、FG1、FG2、FG3、FG4．．．閘電極
7D、50D．．．下層閘電極
7U、50U．．．上層閘電極
8．．．矽化物膜
9．．．側壁
10、11．．．n型擴散區域
12、13．．．p型擴散區域
14．．．活性區域
15．．．接點
16、21、37．．．Si3 N4 膜
17、38、58．．．層間絕緣膜
20．．．SiO2 膜
22、52．．．光阻圖案
23．．．槽
25．．．埋入式n井
26、Pw．．．p井
27、Nw．．．n井
28．．．HfON膜
28n．．．HfLaON膜
28p．．．HfAlON膜
29．．．AlO膜
30、33、40a．．．TiN膜
32．．．LaO膜
34．．．多晶Si膜
35．．．偏移側壁
36．．．NiSi膜
39、60、CN1 CN2．．．連接孔
40、61．．．插塞
40b．．．W膜
41．．．配線用絕緣膜
42．．．配線槽
43、62．．．配線
50M．．．中層閘電極
51．．．第1多晶Si膜
53．．．第2多晶Si膜
53a．．．虛設絕緣膜
55．．．凹部
56．．．第1金屬膜
57．．．第2金屬膜
A、B．．．儲存節點
C1．．．半導體裝置
C2．．．記憶體電路
C3．．．處理器電路
C4．．．I/O電路
C5．．．周邊裝置
CL．．．電容絕緣膜
DL、．．．資料線
Dr1、Dr2．．．驅動用MIS
G．．．閘極
G1．．．第1電極
G2．．．第2電極
Gch、Gsd．．．n型半導體區域
INV1、INV2．．．CMOS反相器
IS．．．元件分離部
Jg．．．閘極漏電流
L．．．距離
Ld1、Ld2．．．負載用MIS
Lg．．．閘極長度
Ln、Lp．．．活性區域
MC．．．記憶體單元
MC1．．．MIS電容器
NG．．．Nch用閘極堆疊構造
nMIS．．．n通道型之MISFET
ODy．．．元件分離部之寬度
PG．．．Pch用閘極堆疊構造
pMIS．．．p通道型之MISFET
RNG．．．Nch用閘極構造
RPG．．．Pch用閘極構造
Tr1、Tr2．．．傳送用MIS
Vcc．．．電源電壓
Vss．．．基準電壓
Vth．．．閾值電壓
W．．．閘極寬度
WL．．．字元線
圖1係實施例1之半導體裝置之內部構成圖。
圖2係沿著實施例1之核心用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極長度方向的要部剖面圖。
圖3係沿著實施例1之核心用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極寬度方向的要部剖面圖。
圖4係沿著實施例1之I/O用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極長度方向的要部剖面圖。
圖5係實施例1之電阻元件之要部剖面圖。
圖6係實施例1之核心用nMIS之要部俯視圖。
圖7係實施例1之共用閘電極之核心用nMIS及核心用pMIS之要部俯視圖。
圖8係實施例1之共用閘電極之3個核心用nMIS之要部俯視圖。
圖9係實施例1之共用閘電極之核心用nMIS及核心用pMIS之要部俯視圖。
圖10係實施例1之共用閘電極之核心用nMIS及核心用pMIS之要部俯視圖。
圖11係表示實施例1之半導體裝置之製造步驟之要部剖面圖。
圖12係緊接圖11之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖13係緊接圖12之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖14係緊接圖13之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖15係緊接圖14之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖16係緊接圖15之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖17係緊接圖16之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖18係緊接圖17之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖19係緊接圖18之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖20係緊接圖19之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖21係緊接圖20之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖22係緊接圖21之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖23係緊接圖22之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖24係緊接圖23之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖25係緊接圖24之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖26係緊接圖25之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖27係緊接圖26之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖28係緊接圖27之半導體裝置之製造步驟中之與圖11相同部位的要部剖面圖。
圖29係沿著實施例2之核心用電晶體之n通道型HK/MG電晶體及p通道型HK/MG電晶體之閘極寬度方向的要部剖面圖。
圖30係表示實施例2之半導體裝置之製造步驟之要部剖面圖。
圖31係緊接圖30之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖32係緊接圖31之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖33係緊接圖32之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖34係緊接圖33之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖35係緊接圖34之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖36係緊接圖35之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖37係緊接圖36之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖38係緊接圖37之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖39係緊接圖38之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖40係緊接圖39之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖41係緊接圖40之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖42係緊接圖41之半導體裝置之製造步驟中之與圖30相同部位的要部剖面圖。
圖43(a)係實施例3之SRAM之1個位元之記憶體單元的等效電路圖，(b)係實施例3之第1例之1個位元之SRAM記憶體單元的要部俯視圖。
圖44係實施例3之第1例之4個位元之SRAM記憶體單元的要部俯視圖。
圖45係實施例3之第2例之1個位元之SRAM記憶體單元的要部俯視圖。
圖46係實施例3之第2例之4個位元之SRAM記憶體單元的要部俯視圖。
圖47係實施例3之第3例之1個位元之SRAM記憶體單元的要部俯視圖。
圖48係實施例3之第3例之4個位元之SRAM記憶體單元的要部俯視圖。
圖49係實施例3之第4例之1個位元之SRAM記憶體單元的要部俯視圖。
圖50係實施例3之第4例之4個位元之SRAM記憶體單元的要部俯視圖。
圖51(a)係實施例4之第1例之MIS電容器之要部俯視圖，(b)係沿著(a)之D-D'線之要部剖面圖。
圖52(a)係實施例4之第2例之MIS電容器之要部俯視圖，(b)係沿著(a)之E-E'線之要部剖面圖。
圖53係本發明者等人所研究之n通道型HK/MG電晶體之要部俯視圖。
圖54係說明本發明者等人所研究之將通道區域之雜質濃度(div1~div4)作為參數之n通道型HK/MG電晶體之閾值電壓(Vth)與閘極寬度(W)之關係的圖表。
圖55係說明本發明者等人所研究之將閘極長度(Lg)作為參數之n通道型HK/MG電晶體之閾值電壓(Vth)與閘極寬度(W)之關係的圖表。
圖56係說明本發明者等人所研究之n通道型HK/MG電晶體之閾值電壓(Vth)與疊置Nch用閘極堆疊構造之閘極之沿著閘極寬度方向的元件分離部之寬度(ODy)之關係的圖表。
圖57係說明本發明者等人所研究之將閘極長度(Lg)作為參數之n通道型HK/MG電晶體之閘極漏電流(Jg)與閘極寬度(W)之關係的圖表。
圖58係說明本發明者等人所研究之n通道型HK/MG電晶體之閘極漏電流(Jg)與疊置Nch用閘極堆疊構造之閘電極之沿著閘極寬度方向的元件分離部之寬度(ODy)之關係的圖表。
2．．．元件分離部
14．．．活性區域
NG．．．Nch用閘極堆疊構造
nMIS．．．n通道型之MISFET
PG．．．Pch用閘極堆疊構造
RNG．．．Nch用閘極構造
RPG．．．Pch用閘極構造

Claims (13)

  1. 一種半導體裝置，其特徵在於，其包括：元件分離部，其形成於半導體基板之主面並包含含有氧原子之絕緣膜；第1導電型之第1活性區域，其形成於上述半導體基板之主面之第1區域，並被上述元件分離部包圍；與上述第1導電型不同之第2導電型之第2活性區域，其形成於上述半導體基板之主面之與上述第1區域不同之第2區域，並被上述元件分離部包圍；第1絕緣膜，其形成於上述第1活性區域之上，並包含La與Hf；以及第2絕緣膜，其形成於上述第2活性區域之上，其La之含量少於上述第1絕緣膜，並包含Hf；於上述第1活性區域與上述第2活性區域之間夾著上述元件分離部，於上述第1活性區域與上述第2活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜與上述第2絕緣膜相連，於上述第1絕緣膜及上述第2絕緣膜之上形成有共用之閘電極，且於上述第1活性區域與上述第2活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜之長度短於上述第2絕緣膜之長度。
  2. 如請求項1之半導體裝置，其更包括： 第1通道區域，其形成於上述閘電極之下之上述第1活性區域；上述第2導電型之第1源極區域與第1汲極區域，該等夾著上述第1通道區域而形成於上述閘電極之兩側之上述第1活性區域；第2通道區域，其形成於上述閘電極之下之上述第2活性區域；以及上述第1導電型之第2源極區域與第2汲極區域，該等夾著上述第2通道區域而形成於上述閘電極之兩側之上述第2活性區域。
  3. 如請求項1之半導體裝置，其中於上述第1活性區域與上述第1絕緣膜之間、以及於上述第2活性區域與上述第2絕緣膜之間形成有氧化膜。
  4. 如請求項1之半導體裝置，其中上述第2絕緣膜包含Al。
  5. 如請求項1之半導體裝置，其中上述第1絕緣膜及上述第2絕緣膜係相對介電常數高於SiO2 之絕緣膜。
  6. 如請求項1之半導體裝置，其中上述閘電極係自下方起依次積層金屬膜及多晶Si膜而成之導電體膜。
  7. 一種半導體裝置，其特徵在於，其包括：元件分離部，其形成於半導體基板之主面，並包含含有氧原子之絕緣膜；活性區域，其形成於上述半導體基板之主面，並鄰接於上述元件分離部；第1絕緣膜，其形成於上述活性區域及上述元件分離 部之上，並包含La與Hf；第2絕緣膜，其於上述元件分離部之上與上述第1絕緣膜相連，且La之含量少於上述第1絕緣膜，並包含Hf；閘電極，其形成於上述第1絕緣膜及上述第2絕緣膜之上；以及源極區域與汲極區域，該等形成於上述閘電極之兩側之上述活性區域；且上述閘電極之閘極寬度為0.4μm以下。
  8. 一種半導體裝置之製造方法，其包括：(a)包圍半導體基板之主面之第1區域及第2區域而形成包含含有氧原子之絕緣膜之元件分離部之步驟；(b)於上述第1區域形成第1導電型之第1活性區域之步驟；(c)於上述第2區域形成與上述第1導電型不同之第2導電型之第2活性區域之步驟；(d)於上述第1活性區域及上述第2活性區域之表面形成第1氧化膜之步驟；(e)於上述第1氧化膜上形成含有Hf之第3絕緣膜之步驟；(f)於上述第1區域之上述第3絕緣膜上形成含有La之第1覆蓋膜的步驟；(g)於上述第2區域之上述第3絕緣膜上形成含有Al之第2覆蓋膜的步驟；(h)進行熱處理，使上述第1覆蓋膜中所含之La擴散至 上述第1區域之上述第3絕緣膜而形成含有La與Hf之第1絕緣膜，且使上述第2覆蓋膜中所含之Al擴散至上述第2區域之上述第3絕緣膜而形成含有Al與Hf之第2絕緣膜之步驟；(i)於上述第1絕緣膜及上述第2絕緣膜之上依次形成金屬膜及多晶Si膜之步驟；(j)藉由蝕刻而於上述第1區域形成包含上述多晶Si膜與上述金屬膜之第1閘電極、及包含上述第1絕緣膜與上述第1氧化膜之第1閘極絕緣膜，且於上述第2區域形成包含上述多晶Si膜與上述金屬膜之第2閘電極、及包含上述第2絕緣膜與上述第1氧化膜之第2閘極絕緣膜之步驟；以及(k)於上述第1區域之上述第1閘電極之兩側之上述第1活性區域，形成上述第2導電型之第1源極區域及第1汲極區域，且於上述第2區域之上述第2閘電極之兩側之上述第2活性區域，形成上述第1導電型之第2源極區域及第2汲極區域之步驟；其特徵在於於上述第1活性區域與上述第2活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜與上述第2絕緣膜相連，且上述第1絕緣膜之長度短於上述第2絕緣膜之長度。
  9. 如請求項8之半導體裝置之製造方法，其更包括：於上述(a)步驟中，包圍上述半導體基板之主面之第3區域及第4區域而形成上述元件分離部之步驟； 於上述(b)步驟中，於上述第3區域形成上述第1導電型之第3活性區域之步驟；於上述(c)步驟中，於上述第4區域形成上述第2導電型之第4活性區域之步驟；於上述(d)步驟中，於上述第3活性區域及上述第4活性區域之表面形成厚於上述第1氧化膜之第2氧化膜之步驟；於上述(e)步驟中，於上述第2氧化膜上形成上述第3絕緣膜之步驟；於上述(f)步驟中，於上述第3區域之上述第3絕緣膜上形成上述第1覆蓋膜之步驟；於上述(g)步驟中，於上述第4區域之上述第3絕緣膜上形成上述第2覆蓋膜之步驟；於上述(h)中，使上述第1覆蓋膜中所含之La擴散至上述第3區域之上述第3絕緣膜而形成上述第1絕緣膜，且使上述第2覆蓋膜中所含之Al擴散至上述第4區域之上述第3絕緣膜而形成上述第2絕緣膜之步驟；於上述(i)步驟中，於上述第3區域及上述第4區域之上述第1絕緣膜及上述第2絕緣膜之上依次形成上述金屬膜及上述多晶Si膜之步驟；於上述(j)步驟中，藉由蝕刻而於上述第3區域形成包含上述多晶Si膜與上述金屬膜之第3閘電極、及包含上述第1絕緣膜與上述第2氧化膜之第3閘極絕緣膜，且於上述第4區域形成包含上述多晶Si膜與上述金屬膜之第4閘 電極、及包含上述第2絕緣膜與上述第2氧化膜之第4閘極絕緣膜之步驟；以及於上述(k)步驟中，於上述第3區域之上述第3閘電極之兩側之上述第3活性區域，形成上述第2導電型之第3源極區域及第3汲極區域，且於上述第4區域之上述第4閘電極之兩側之上述第4活性區域，形成上述第1導電型之第4源極區域及第4汲極區域之步驟；且於上述第3活性區域與上述第4活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜與上述第2絕緣膜相連，且上述第1絕緣膜之長度短於上述第2絕緣膜之長度。
  10. 一種半導體裝置之製造方法，其包括：(a)包圍半導體基板之主面之第1區域及第2區域而形成包含含有氧原子之絕緣膜之元件分離部之步驟；(b)於上述第1區域形成第1導電型之第1活性區域之步驟；(c)於上述第2區域形成與上述第1導電型不同之第2導電型之第2活性區域之步驟；(d)於上述第1活性區域及上述第2活性區域之表面形成氧化膜之步驟；(e)於上述第1區域形成包含含有Hf之第3絕緣膜、含有La之第1覆蓋膜、第1金屬膜、及第1多晶Si膜之積層膜，且於上述第2區域形成包含上述第3絕緣膜及第2多晶Si膜之積層膜之步驟； (f)藉由蝕刻而於上述第1區域形成包含上述第1多晶Si膜與上述第1金屬膜之第1虛設閘電極、及包含上述第3絕緣膜與上述氧化膜之第1閘極絕緣膜，且於上述第2區域形成包含上述第2多晶Si膜之第2虛設閘電極、及包含上述第3絕緣膜及上述氧化膜之第2閘極絕緣膜之步驟；(g)於上述第1區域之上述第1虛設閘電極之兩側之上述第1活性區域，形成上述第2導電型之第1源極區域及第1汲極區域，且於上述第2區域之上述第2虛設閘電極之兩側之上述第2活性區域，形成上述第1導電型之第2源極區域及第2汲極區域之步驟；(h)於上述半導體基板之主面上，形成覆蓋上述第1虛設閘電極及上述第2虛設閘電極之層間絕緣膜後，研磨上述層間絕緣膜直至上述第1虛設閘電極及上述第2虛設閘電極露出為止之步驟；(i)去除上述第1區域之上述第1多晶Si膜，形成上述第1金屬膜露出於底面之第1凹部，且去除上述第2區域之上述第2多晶Si膜，形成上述第3絕緣膜露出於底面之第2凹部的步驟；以及(j)於上述第1凹部及上述第2凹部之各自之內部埋入第2金屬膜，於上述第1區域形成包含上述第1金屬膜與上述第2金屬膜之第1閘電極，且於上述第2區域形成包含上述第2金屬膜之第2閘電極之步驟；其特徵在於於上述第1活性區域與上述第2活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜與上述第2絕緣膜 相連，且上述第1絕緣膜之長度短於上述第2絕緣膜之長度。
  11. 如請求項10之半導體裝置之製造方法，其更包括於上述(a)步驟中，包圍上述半導體基板之主面之第3區域及第4區域而形成上述元件分離部之步驟；於上述(b)步驟中，於上述第3區域形成上述第1導電型之第3活性區域之步驟；於上述(c)步驟中，於上述第4區域形成上述第2導電型之第4活性區域之步驟；於上述(d)步驟中，於上述第3活性區域及上述第4活性區域之表面形成上述氧化膜之步驟；於上述(e)步驟中，於上述第3區域及上述第4區域形成包含上述第3絕緣膜及上述第2多晶Si膜之積層膜之步驟；於上述(f)步驟中，藉由蝕刻而於上述第3區域形成包含上述第2多晶Si膜之第3閘電極、及包含上述第3絕緣膜與上述氧化膜之第3閘極絕緣膜，且於上述第4區域形成包含上述第2多晶Si膜之第4閘電極、及包含上述第3絕緣膜與上述氧化膜之第4閘極絕緣膜之步驟；以及於上述(g)步驟中，於上述第3區域之上述第3閘電極之兩側之上述第3活性區域，形成上述第2導電型之第3源極區域及第3汲極區域，且於上述第4區域之上述第4閘電極之兩側之上述第4活性區域，形成上述第1導電型之第4源極區域及第4汲極區域之步驟。
  12. 一種半導體裝置，其特徵在於：於半導體基板之主面包含含有正反器電路與一對傳送用場效電晶體而構成記憶體單元之SRAM，上述正反器電路係由包含驅動用場效電晶體及負載用場效電晶體之一對CMOS反相器所構成者，上述一對傳送用場效電晶體係連接於上述正反器電路之一對輸入輸出端子者，上述驅動用場效電晶體及上述傳送用場效電晶體形成於第1導電型之第1活性區域，上述第1導電型之第1活性區域係被形成於上述半導體基板之主面之包含含有氧原子之絕緣膜之元件分離部包圍者，上述負載用場效電晶體形成於被上述元件分離部包圍之第2導電型之第2活性區域，上述驅動用場效電晶體及上述負載用場效電晶體具有包含相同之導電體膜之共用之閘電極；且於上述第1活性區域之上形成含有La與Hf之第1絕緣膜，於上述第2活性區域之上形成La之含量少於上述第1絕緣膜之含有Hf之第2絕緣膜，於上述第1活性區域與上述第2活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜與上述第2絕緣膜相連，於上述第1活性區域與上述第2活性區域之間所夾著之上述元件分離部之上，上述第1絕緣膜之長度短於上述第2絕緣膜之長度。
  13. 一種半導體裝置，其特徵在於：於半導體基板之主面包含含有正反器電路與一對傳送用場效電晶體而構成記憶體單元之SRAM，上述正反器電路係由包含驅動用場效電晶體及負載用場效電晶體之一對CMOS反相器所構成者，上述一對傳送用場效電晶體係連接於上述正反器電路之一對輸入輸出端子者，上述驅動用場效電晶體及上述傳送用場效電晶體形成於第1導電型之第1活性區域，上述第1導電型之第1活性區域係被形成於上述半導體基板之主面之包含含有氧原子之絕緣膜之元件分離部包圍者，上述負載用場效電晶體形成於被上述元件分離部包圍之第2導電型之第2活性區域，分別形成於鄰接之2個記憶體單元中之傳送用場效電晶體具有包含相同之導電體膜之共用之閘電極；且於上述第1活性區域之上形成含有La與Hf之第1絕緣膜，於上述第2活性區域之上形成La之含量少於上述第1絕緣膜之含有Hf的第2絕緣膜，於形成有一方之記憶體單元之上述傳送用場效電晶體之一方之上述第1活性區域、與形成有另一方之記憶體單元之上述傳送用場效電晶體之另一方之上述第1活性區域之間所夾著之上述元件分離部之上，形成上述第2絕緣膜，形成於上述一方之上述第1活性區域之上述第1絕緣 膜、與形成於上述另一方之上述第1活性區域之上述第1絕緣膜經由形成於上述元件分離部之上之上述第2絕緣膜而相連。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5503735B2 (ja) * 2010-03-30 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9595591B2 (en) 2012-11-26 2017-03-14 Longitude Semiconductor S.A.R.L. Semiconductor device and method for manufacturing same
JP2016009808A (ja) * 2014-06-25 2016-01-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN114898791A (zh) * 2016-01-29 2022-08-12 三星电子株式会社 用于选择性地执行隔离功能的半导体器件及其布局替代方法
KR102282136B1 (ko) * 2017-07-07 2021-07-27 삼성전자주식회사 반도체 장치
US10804367B2 (en) * 2017-09-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stacks for stack-fin channel I/O devices and nanowire channel core devices
US10431577B2 (en) * 2017-12-29 2019-10-01 Micron Technology, Inc. Methods of forming circuit-protection devices
US10672775B2 (en) * 2018-05-25 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having strap cell
US10535665B1 (en) * 2018-09-07 2020-01-14 Micron Technology, Inc. Integrated assemblies having continuous high-dielectric films extending across channel regions of adjacent transistors
CN112201656A (zh) * 2020-12-02 2021-01-08 晶芯成(北京)科技有限公司 Cmos集成器件的形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI317172B (en) * 2006-04-03 2009-11-11 Taiwan Semiconductor Mfg Cmos device having pmos and nmos transistors with different gate structures
US7625791B2 (en) * 2007-10-29 2009-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. High-k dielectric metal gate device structure and method for forming the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP2001203263A (ja) * 2000-01-20 2001-07-27 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
JP2005142484A (ja) * 2003-11-10 2005-06-02 Hitachi Ltd 半導体装置および半導体装置の製造方法
KR100526887B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조방법
US7528024B2 (en) * 2004-05-24 2009-05-05 Texas Instruments Incorporated Dual work function metal gate integration in semiconductor devices
US7229893B2 (en) * 2004-06-23 2007-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a semiconductor device with a high-k gate dielectric
US7416933B2 (en) * 2004-08-06 2008-08-26 Micron Technology, Inc. Methods of enabling polysilicon gate electrodes for high-k gate dielectrics
JP2007088122A (ja) * 2005-09-21 2007-04-05 Renesas Technology Corp 半導体装置
JP4601603B2 (ja) * 2006-12-27 2010-12-22 ルネサスエレクトロニクス株式会社 パワーｍｉｓｆｅｔ、半導体装置およびｄｃ／ｄｃコンバータ
JP4458129B2 (ja) * 2007-08-09 2010-04-28 ソニー株式会社 半導体装置およびその製造方法
US8021939B2 (en) * 2007-12-12 2011-09-20 International Business Machines Corporation High-k dielectric and metal gate stack with minimal overlap with isolation region and related methods
US8097500B2 (en) * 2008-01-14 2012-01-17 International Business Machines Corporation Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device
JP5481030B2 (ja) * 2008-01-30 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置
JP5147471B2 (ja) * 2008-03-13 2013-02-20 パナソニック株式会社 半導体装置
JP5291992B2 (ja) 2008-06-10 2013-09-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010028029A (ja) * 2008-07-24 2010-02-04 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2010062499A (ja) * 2008-09-08 2010-03-18 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP5503735B2 (ja) * 2010-03-30 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI317172B (en) * 2006-04-03 2009-11-11 Taiwan Semiconductor Mfg Cmos device having pmos and nmos transistors with different gate structures
US7625791B2 (en) * 2007-10-29 2009-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. High-k dielectric metal gate device structure and method for forming the same

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