TWI483322B - 密集導線及其接觸墊之圖案的形成方法及具有密集導線及接觸墊的記憶體陣列 - Google Patents

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Description

密集導線及其接觸墊之圖案的形成方法及具有密集 導線及接觸墊的記憶體陣列
本發明是關於一種積體電路(IC)的製造方法，且特別是關於密集導線及其接觸墊之圖案的形成方法，以及具有高密度導線及接觸墊的記憶體陣列。
微影製程的解析度依曝光用波長、光學系統的數值孔徑(NA)及光罩設計而定，其極限約為曝光波長的1/5至1/3。當所需圖案陣列的解析度超過微影系統的解析度時，例如在形成下一世代DRAM的高密度閘極線陣列時，則需要降低間距的方法，其主要建立於形成間隙壁的技術上。
例如，超越微影解析度的密集導線圖案可用以下方式形成：先微影定義平行基線圖案再修剪之，然後在基線圖案的側壁上形成兩倍數量之具有較小寬度/間距的線形間隙壁，接著移除基線圖案而留下線形間隙壁，作為超越微影解析度的目標線圖形。
為以微影方式在小間距導線的末端定義接觸墊，先前技術在線末端形成所謂「鯊魚顎」(shark jaw)的布局，其中在各對鄰近的線末端形成「迴路」(loop)。各迴路與鄰近的迴路位置錯開，且具有大的長度及寬度以提供足夠的空間而形成各個導線的接觸墊。接著藉蝕刻打開各迴路以電性分離相對應的兩鄰近導線，並接著在被打開的迴路周圍的末端部分形成接觸墊。
然而，鯊魚顎布局會消耗許多橫向面積(lateral area)，因而對裝置之積集度產生不良的影響。再者，接觸墊的定義需要額外的微影製程。
本發明提供一種密集導線及其接觸墊之圖案的形成方法。此形成方法特別適用於形成超越微影解析度的密集導線及其接觸墊。
本發明提供一種具有密集導線及其接觸墊的記憶體陣列，其可以藉由本發明之密集導線及其接觸墊之圖案的形成方法而形成。
本發明提供一種DRAM記憶體晶片，其包括多個記憶體陣列，多個記憶體陣列各自具有密集導線及其接觸墊，並可以用本發明的方法來形成。
本發明的密集導線及其接觸墊之圖案的形成方法如下。在基底上形成多個平行基線圖案後，修剪各基線圖案。在經修剪的基線圖案的側壁上形成間隙壁形態的多個衍生線圖案，並於衍生線圖案的末端之間且鄰近基線圖案的末端形成多個衍生橫向圖案。接著移除基線圖案，然後至少移除多個衍生線圖案的末端部分，使得衍生線圖案各自分離，且至少部分的衍生横向圖案變為接觸墊圖案，其中每個接觸墊圖案各自連接於一個衍生線圖案。藉由特定基線圖案線末端的形狀及布局以最小化所需的區域，即可提供各線可靠的電性連接並同時維持各線之間的電性隔離。因 此，實施例所述基線圖案及伴隨的切段圖案(chop pattern)可改善記憶體晶片的晶粒空間(die space)利用效率。
在本發明的一實施例中，上述方法更包括將衍生線圖案及橫向圖案的餘留部分的圖案轉移至下方的導體層，以形成導線及其接觸墊。
在本發明的一實施例中，衍生線圖案及橫向圖案之餘留部分的圖案直接作為導線及其接觸墊。
在本發明的一實施例中，該些基線圖案的材料包括光阻材料。
在本發明之一實施例中，基線圖案彼此分離，使得衍生線圖案排列成互相分離的多對，其中每對衍生線圖案包括藉由兩個衍生橫向圖案連接的兩個衍生線圖案。在此實施例中，於至少移除衍生線圖案的末端部分的步驟中，可以僅移除各衍生線圖案的一末端部分。在一例中，衍生線圖案各自具有第一末端及第二末端，各衍生線圖案所被移除的末端部分是由位於此衍生圖案的第一或第二末端的一切段開口所定義，這些切段開***替配置在衍生線圖案的第一末端及第二末端，且在衍生線圖案的第一或第二末端的該些切段開***錯排列。
在本發明的一實施例中，有多個基橫向圖案與基線圖案一起形成，且位於基線圖案的末端之間；當修剪該些基線圖案時，亦修剪這該些基橫向圖案；當移除該些基線圖案時，亦移除該些基橫向圖案。在此實施例中，位在至少兩個鄰近的基線圖案的末端的該些基橫向圖案可互相結 合。在至少移除衍生線圖案的該些末端部分的步驟中，可移除各衍生線圖案的一末端部分及部分的衍生橫向圖案。在一例中，各衍生線圖案具有第一末端及第二末端，衍生線所被移除的末端部分及衍生横向圖案所被移除的部分是藉由一罩幕層中的多個切段開口所定義，各切段開口露出一對鄰近的衍生線圖案的位在第一末端或第二末端的該些末端部分，且該些切段開***替排列在衍生線圖案的第一末端及第二末端。另外，此實施例中基線圖案及基橫向圖案可排列成蛇形結構、一系列的成對的叉合叉狀結構，或者兩個相對的梳狀結構。
在本發明的一實施例中，所形成的基線圖案的線/間隙(L/S)寬度為F1 /F1 ，經修剪的基線圖案的線/間隙寬度為F2 /3F2 (F2 =0.5 F1 )，且衍生線圖案的線/間隙寬度為F2 /F2 。F1 可為微影限制的特徵尺寸。
本發明的具有密集導線及其接觸墊的記憶體陣列是利用前述本發明之密集導線及其接觸墊之圖案的形成方法來形成的。
本發明的DRAM記憶體晶片包括多個記憶體陣列，各記憶體陣列具有利用前述本發明之密集導線及其接觸墊之圖案的形成方法所形成的密集導線及其接觸墊。
本發明是以衍生線圖案形成密集導線圖案，並同時以形成於衍生線圖案的末端之間且鄰近經修剪之基線圖案末端的衍生橫向圖案形成接觸墊圖案，因此可以簡單的方式同時定義超越微影解析度之密集導線及其接觸墊，而使面 積需求最小化並將晶粒空間利用效率最大化。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照附圖進一步以下列實施例解釋本發明，然而本發明之範疇並不受限於此。
圖1A~1D以上視圖繪示本發明第一實施例之形成密集導線圖案及其接觸墊之圖案的方法。
請參照圖1A，在基底100上微影定義多個平行基線圖案102。基線圖案102可具有特徵尺寸F1 及間距2F1 。基底100上可具有將被圖案化成密集導線及其接觸墊的導體層，或可具有之後將以部分的衍生線圖案及衍生横向圖案之形態被形成的導線及其接觸墊的底部膜層。特徵尺寸F1 可以為微影限制的特徵圖案，使後續形成的衍生線圖案可具有最大的密度。基線圖案102的材料可包括正光阻材料或負光阻材料，或可包括可被修剪而窄化的其他材料，例如適合的硬罩幕材料(如SiOx 、Si3 N4 、碳或多晶矽等)。
請參照圖1B，接著修剪各基線圖案120以將其變為較窄的基線圖案102a，其具有特徵尺寸F2 。特徵尺寸F2 為原先各基線圖案102之特徵尺寸F1 的一半。當基線圖案102包括光阻材料時，可利用溶劑(例如環己酮或PGMEA)修剪。另一選擇是以電漿蝕刻來進行光阻修剪，可使用於本發明所屬技術領域具通常知識者已知的方法。
接著，在經修剪的基線圖案102a的側壁上形成環形間隙壁104，各間隙壁104包括兩個衍生線圖案104a及其間的兩個衍生横向圖案104b。間隙壁104的形成方法通常是，在基底100上沈積實質共形材料層再異向性蝕刻之，其中藉由沈積厚度來控制各間隙壁104或衍生線圖案104a的寬度。由於基線圖案102各自分離，故衍生線圖案104a排列成分離的多對，其中各對衍生線圖案104a包括藉由兩個衍生横向圖案104b連接的兩個衍生線圖案104a。
當直接以衍生線圖案104a及衍生横向圖案104b之部分作為導線及其接觸墊時，間隙壁104的材料可包括導體材料(例如TiN)。當使用衍生線圖案104a及衍生横向圖案104b之部分作為罩幕以定義導線及其接觸墊時，間隙壁104可包括SiO2 或Si3 N4 。
當原基線圖案102的線/間隙(L/S)寬度為F1 /F1 時，各經修剪的基底線圖案102a具有特徵尺寸F2 (F2 =0.5 F1 )，各衍生線圖案104a亦具有特徵尺寸F2 。此時，衍生線圖案104a具有固定間距2F2 (=F1 )。在一實施例中，F1 為微影限制特徵尺寸，F2 =0.5 F1 ，原基線圖案102的L/S寬度大致為F1 /F1 ，經修剪的基線圖案102a的L/S寬度大致為F2 /3F2 ，衍生線圖案104a的L/S寬度大致為F2 /F2 。因此，可形成具有固定間距2F2 的最高密度的衍生線圖案104a，如圖1B所示。
請參照圖1C，接著移除經修剪的基線圖案102(可利用O2 電漿灰化法或溶劑剝離法)，留下衍生線圖案104a 及衍生横向圖案104b。例如，當基線圖案102的材料為正光阻材料或負光阻材料且間隙壁104的材料為低溫氧化物(LTO)時，可以使用氧電漿移除經修剪的基線圖案102。
請參照圖1D，移除各衍生線圖案104a的一部分以斷開其與鄰近的衍生線圖案104a之間的連接，並使各衍生横向圖案104b變為接觸墊圖案的一部分。各衍生線圖案104a所被移除的部分可藉由罩幕層中的切段開口110來定義，此罩幕層可為光阻層。切段開口110交替排列在衍生線圖案104a的第一末端及第二末端，其中位在衍生線圖案104a的第一末端或第二末端的切段開口110具有對不準容忍度較高的交錯排列方式。對其他實施例的基圖案布局，可修正切段圖案以提供接觸墊圖案化最大的覆蓋裕度。
由於光阻在柵狀表面上的特性，若F1 (2F2 )為微影限制的特徵尺寸時，各切段開口110的寬W可為3F2 。各切段開口110的長h及兩相鄰切段開口110間的線-方向距離D依微影需要而調整，並以晶粒尺寸的限制因素來平衡。
此外，在各衍生線圖案104a的末端附近，部分的衍生線圖案104a及衍生橫向圖案104b(及與其連接之部分的鄰近衍生線圖案104a)構成接觸墊104c。當切段開口110如圖示般交錯排列時，在各對原先連接的衍生線圖案104a中，一衍生線圖案104a-1的末端部分、一衍生横向圖案104b-1及另一衍生圖案104a-2的末端部分構成較大的接觸墊104c-1，其特徵尺寸約為4F2 ；另一衍生線圖案104a-2的另一末端部分及另一衍生横向圖案104b-2構成較 小的接觸墊104c-2，其特徵尺寸約為2F2 。
繼之，若衍生線圖案104a及衍生横向圖案104b餘留的部分非直接為導線及其接觸墊時，則以此餘留部分作為罩幕，將預先形成於基底100上的下方導體層定義成密集導線及其接觸墊。藉上述方法形成的密集導線可為記憶體陣列的導線(例如記憶體陣列的字元線)。上述記憶體陣列可為DRAM記憶體晶片中的多個記憶體陣列之一。
雖然以上實施例以彼此分離的方式形成基線圖案，但本發明亦可在各基線圖案的一或兩端加上基横向圖案，如以下本發明第二、三、四實施例及隨後的實施例所述，且如圖2A、3A、4A及5A~5J所繪。不同的基圖案布局用於形成不同的接觸墊排列方式或用於增加接觸墊間的距離。鄰近基線圖案的基横向圖案可互相連結。由於以下實施例中的材料及各膜層製程皆與第一實施例相似，故不再贅述。
圖2A~2C以上視圖繪示本發明第二實施例之形成密集導線及其接觸墊之圖案的方法。
請參照圖2A，在基底200上形成具有特徵尺寸F1 及固定間距2F1 的多個平行的基線圖案202a，以及基線圖案202a的末端之間的多個基橫向圖案202b。基線圖案202a及基横向圖案202b排列成蛇形結構202。
請參照圖2B，將基線圖案202a及基横向圖案202b修剪為具較小特徵尺寸F2 之較窄的基線圖案202c及較窄的基橫向圖案202d後，在其側壁上形成間隙壁204。間隙壁204包括：多個衍生線圖案204a，具有特徵尺寸F2 ；多 個內衍生横向圖案204b，各自橫跨兩相鄰衍生線圖案204a之間；以及多個外衍生横向圖案204c，各自橫跨於其間隔著另兩個衍生線圖案204a的兩個衍生線圖案204a之間。
請參照圖2C，移除經修剪的基線圖案202c及經修剪的基横向圖案202d後，移除多個衍生線圖案204a的末端部分、內衍生橫向圖案204b的部分以及外橫向圖案204c的部分，以使各衍生線圖案204a彼此分離並形成接觸墊圖案。餘留的內衍生横向圖案204d及餘留的外衍生横向圖案204e中的每一個皆與對應之衍生線圖案204a的末端部分合構成一個接觸墊圖案。
所移除的204a的部分、204b的部分及204c的部分是藉由多個切段開口210來定義。每個切段開口210露出一對相鄰衍生線圖案204a的位於第一或第二末端的末端部分，且該些切段開口210交替排列在衍生線圖案204a的第一末端及第二末端。各切段開口210的寬W適當地約為4F2 ，且兩相鄰接觸墊圖案之間的距離L2 依原先之基橫向圖案202b的長L1 (圖2A所示)的設定值而定。
圖3A~3C以上視圖繪示本發明第二實施例之形成密集導線及其接觸墊之圖案的方法。
請參照圖3A，在基底300上形成具有特徵尺寸F1 及固定間距2F1 的多個平行基線圖案302a，以及基線圖案302a的末端之間的多個基橫向圖案302b。基線圖案302a及基橫向圖案302b排列成一系列的成對的叉合叉狀結構。
請參照圖3B，將基線圖案302a及基横向圖案302b 修剪為具有較小特徵尺寸F2 之較窄的基線圖案302c及較窄的橫向圖案302d後，在其側壁上形成間隙壁304。間隙壁304包括：多個衍生線圖案304a，其具有特徵尺寸F2 ；多個第一衍生横向圖案304b，其各自連接於兩相鄰衍生線圖案304a之間；多個第二衍生横向圖案304c，其各自連接於間隔著另兩個衍生線圖案304a的兩衍生線圖案304a之間；以及多個第三衍生横向圖案304d，其各自連接於間隔著另四個衍生線圖案304a的兩衍生線圖案304a之間。
請參照圖3C，移除經修剪的基線圖案302c及經修剪的基横向圖案302d後，移除各衍生線圖案304a的一末端部分、第一衍生橫向圖案304b、各第二橫向圖案304c的一部分以及各第三衍生橫向圖案304d的一部分，以使衍生線圖案304a彼此分離並形成接觸墊圖案。餘留的第二衍生横向圖案304e及第三衍生横向圖案304f中的每一個與對應之衍生線圖案304a的末端部分合構成接觸墊圖案。
所移除的304a的末端部分、304b、304c的部分及304d的部分是以多個切段開口310來定義。各切段開口310露出一對相鄰衍生線圖案304a的位於第一末端或第二末端的末端部分，且該些切段開口310交替排列在衍生線圖案304a的第一末端及第二末端。各切段開口310的寬W適當地約為4F2 ，且兩相鄰接觸墊圖案間的距離L2 依原先之基橫向圖案302b之長L1 (圖3A所示)的設定值而定。
圖4A~4C以上視圖繪示本發明第四實施例之形成密集導線及其接觸墊之圖案的方法。
請參照圖4A，在基底400上形成具特徵尺寸F1 及固定間距2F1 的多個平行基線圖案402a，以及基線圖案402a的末端之間的多個基橫向圖案402b。此實施例中基線圖案402a及基橫向圖案402b排列成兩個相對的梳狀結構402。
請參照圖4B，將基線圖案402a及基横向圖案402b修剪為具有較小特徵尺寸F2 之較窄的基線圖案402c及較窄的橫向圖案402d後，在其側壁上形成間隙壁404。間隙壁404包括：多個衍生線圖案404a，其具有特徵尺寸F2 ；多個第一衍生横向圖案404b，其各自連接於兩相鄰衍生線圖案404a之間；多個第二衍生横向圖案404c，其各自連接於間隔著另兩個衍生線圖案404a的兩衍生線圖案404a之間；以及兩個第三衍生横向圖案404d，其各自沿著一個梳狀結構402的整個骨幹延伸。
請參照圖4C，移除經修剪的基線圖案402c及經修剪的基横向圖案402d後，移除衍生線圖案404a的多個末端部分、第一衍生橫向圖案404b、第二橫向圖案404c的一部分以及第三衍生橫向圖案404d的一部分，以使衍生線圖案404a彼此分離並形成接觸墊圖案。餘留的各第二衍生横向圖案404e與對應之衍生線圖案404a的末端部分合構成接觸墊圖案。第三衍生橫向圖案404d餘留的部分404f可用於其他用途，或可留下作為非功能性圖案。另外，若切段罩幕經設計而露出相應的區域，則可使第三衍生横向圖案404d不具有此餘留部分404f。
所移除的404a的部分、404b、404c的部分及404d的 部分是以多個切段開口410定義。各切段開口410露出一對相鄰衍生線圖案404a的位於第一或第二末端的末端部分，且該些切段開口410交替排列在衍生線圖案404a的第一末端及第二末端。各切段開口410的寬W適當約為4F2 ，且包括一個餘留的第二衍生横向圖案404e的接觸墊圖案和與其鄰近之餘留的第三衍生横向圖案404f之間的距離L2 依原先基橫向圖案402b之長L1 (圖4A)的設定值而定。
圖5A至圖5J繪示本發明其他實施例中，再十個具有基横向圖案的基圖案布局的上視圖。
請參照圖5A，此基圖案布局具有多個基線圖案於兩串連接起來的基橫向圖案之間。
請參照圖5B，此基圖案布局包括交替排列之L形圖案及180°旋轉的L形圖案，其中各(180°旋轉的)L形圖案包括一基線圖案及位於其一末端的基橫向圖案。
請參照圖5C，此基圖案布局包括多組圖案，其中各組包括一對L形圖案及180°旋轉的L形圖案，以及該對圖案的鏡像，其中各(180°旋轉的)L形圖案包括一基線圖案及位於其一末端之基橫向圖案。
請參照圖5D，此基圖案布局包括一疊層(1-tiered)T形圖案(交替排列的T形圖案及反T形圖案)，各T形或反T形圖案包括一基線圖案及在其一末端的基橫向圖案。
請參照圖5E，此基圖案布局包括一系列的叉合叉狀圖案，其中任兩相鄰叉狀圖案彼此叉合。
請參照圖5F，此基圖案布局包括雙蛇形圖案。
請參照圖5G，此基圖案布局包括兩疊層(2-tiered)T形圖案，其中T形圖案及反T形圖案交替排列。在該些T形圖案或反T形圖案中，較長者及較短者交替排列。
請參照圖5H，此基圖案布局包括兩疊層蛇形圖案。
請參照圖5I，此基圖案布局包括兩疊層L形圖案，各L形圖案包括一基線圖案及位於其一末端的基橫向圖案。
請參照圖5J，此基圖案布局包括兩疊層叉合π形圖案，其中π形圖案及反π形圖案以叉合的方式交替排列。在該些π形或反π形圖案中，較長者及較短者交替排列。
綜上所述，本發明使用形成於衍生線圖案末端之間且鄰接經修剪之基線圖案的末端的衍生横向圖案來形成接觸墊圖案，故可以用簡單的方法同時形成超越微影解析度之密集導線圖案及該些密集導線的接觸墊的圖案。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400‧‧‧基底
102、102a、202a、202c、302a、302c、402a、402c‧‧‧基線圖案
104、204、304、404‧‧‧間隙壁
104a、104a-1、104a-2、204a、304a、404a‧‧‧衍生線圖案
104b、104b-1、104b-2、204b、204c、204d、204e、304b、304c、304d、304e、304f、404b、404c、404d、404e‧‧‧衍生横向圖案
104c-1、104c-2‧‧‧接觸墊
110、210、310、410‧‧‧切段開口
202‧‧‧蛇形結構
202b、302b、402b‧‧‧基横向圖案
202d、302d、402d‧‧‧横向圖案
302‧‧‧叉合叉狀結構
402‧‧‧梳狀結構
404f‧‧‧衍生横向圖案404d所餘留的部分
D、L2 ‧‧‧距離
F1 、F2 ‧‧‧特徵尺寸
H、L1 ‧‧‧長度
W‧‧‧寬
圖1A~1D以上視圖繪示本發明第一實施例之形成密集導線及其接觸墊之圖案的方法。
圖2A~2C以上視圖繪示本發明第二實施例之形成密集導線及其接觸墊之圖案的方法。
圖3A~3C以上視圖繪示本發明第三實施例之形成密 集導線及其接觸墊之圖案的方法。
圖4A~4C以上視圖繪示本發明第四實施例之形成密集導線及其接觸墊之圖案的方法。
圖5A~5J以上視圖繪示本發明其他實施例中，再十個具有基横向圖案的基圖案布局。
100‧‧‧基底
104a-1、104a-2‧‧‧衍生線圖案
104b-1、104b-2‧‧‧衍生横向圖案
104c-1、104c-2‧‧‧接觸墊
110‧‧‧切段開口
D‧‧‧距離
h‧‧‧長度
W‧‧‧寬

Claims (18)

  1. 一種密集導線及其接觸墊之圖案的形成方法，包括：在一基底上形成多數個平行基線圖案；修剪各該基線圖案；在經修剪的該些基線圖案的側壁上形成間隙壁形態的多數個衍生線圖案與多數個衍生橫向圖案，該些衍生橫向圖案位於該些衍生線圖案的末端之間，且鄰近該些基線圖案的末端；移除經修剪的該些基線圖案；以及至少移除該些衍生線圖案的多數個末端部分，從而使該些衍生線圖案彼此分離，且全部或部分的該些横向圖案成為接觸墊圖案，其中每個接觸墊圖案與一個衍生線圖案連接。
  2. 如申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法，更包括將餘留部分的該些衍生線圖案及餘留部分的該些橫向圖案轉移至一下方導體層。
  3. 如申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法，其中餘留部分的該些衍生線圖案及餘留部分的該些橫向圖案直接作為導線及其接觸墊。
  4. 如申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法，其中該些基線圖案的材料包括光阻材料。
  5. 如申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法，其中該些基線圖案彼此分離，使得該 些衍生線圖案排列成互相分離的多對，各對衍生線圖案包括藉由兩個衍生橫向圖案連接的兩個衍生線圖案。
  6. 如申請專利範圍第5項所述之密集導線及其接觸墊之圖案的形成方法，其中在至少移除該些衍生線圖案的該些末端部分的步驟中，僅移除各衍生線圖案的一末端部分。
  7. 如申請專利範圍第6項所述之密集導線及其接觸墊之圖案的形成方法，其中該些衍生線圖案各自具有一第一末端及一第二末端；各該衍生線圖案所被移除的該末端部分是由一切段開口所定義，該切段開口位於該衍生圖案的該第一末端或該第二末端；該些切段開***替排列在該些衍生線圖案的該些第一末端及該些第二末端；以及在該些衍生線圖案的該些第一或第二末端的該些切段開口具有交錯的排列方式。
  8. 如申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法，其中多數個基横向圖案與該些基線圖案一起形成，位於該些基線圖案的末端；當修剪該些基線圖案時，亦修剪該些基橫向圖案；而當移除該些基線圖案時，亦移除該些基橫向圖案。
  9. 如申請專利範圍第8項所述之密集導線及其接觸墊之圖案的形成方法，其中位在至少兩個鄰近的基線圖案的末端的該些基橫向圖案互相結合。
  10. 如申請專利範圍第8項所述之密集導線及其接觸 墊之圖案的形成方法，其中在至少移除該些衍生線圖案的該些末端部分的步驟中，移除各該衍生線圖案的一末端部分及部分的該些衍生橫向圖案。
  11. 如申請專利範圍第10項所述之密集導線及其接觸墊之圖案的形成方法，其中該些衍生線圖案各自具有一第一末端及一第二末端；該些衍生線所被移除的該些末端部分及該些衍生横向圖案所被移除的該些部分是藉由一罩幕層中的多數個切段開口所定義；各該切段開口露出一對鄰近的該些衍生線圖案的位在該第一末端或該第二末端的該些末端部分；以及該些切段開***替排列在該些衍生線圖案的該些第一末端及該些第二末端。
  12. 如申請專利範圍第8項所述之密集導線及其接觸墊之圖案的形成方法，其中該些基線圖案及該些基橫向圖案排列成蛇形結構。
  13. 如申請專利範圍第8項所述之密集導線及其接觸墊之圖案的形成方法，其中該些基線圖案及該些横向圖案排列成一系列的成對的叉合叉狀結構。
  14. 如申請專利範圍第8項所述之密集導線及其接觸墊之圖案的形成方法，其中該些基線圖案及該些横向圖案排列成兩個相對的梳狀結構。
  15. 如申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法，其中所形成之該些基線圖案的線/ 間隙(L/S)寬度為F1 /F1 ，經修剪的該些基線圖案的線/間隙寬度為F2 /3F2 (F2 =0.5 F1 )，且該些衍生線圖案的線/間隙寬度為F2 /F2 。
  16. 如申請專利範圍第15項所述之密集導線及其接觸墊之圖案的形成方法，其中F1 為微影限制的特徵尺寸。
  17. 一種具有密集導線及其接觸墊的記憶體陣列，其是以申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法形成。
  18. 一種DRAM記憶體晶片，包括多數個記憶體陣列，該些記憶體陣列各自具有密集導線及其接觸墊，並且是以申請專利範圍第1項所述之密集導線及其接觸墊之圖案的形成方法形成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI840147B (zh) * 2023-03-06 2024-04-21 華邦電子股份有限公司 光罩結構與圖案化方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9245844B2 (en) * 2013-03-17 2016-01-26 Nanya Technology Corporation Pitch-halving integrated circuit process and integrated circuit structure made thereby
TWI559487B (zh) * 2014-10-02 2016-11-21 旺宏電子股份有限公司 線路佈局及其間隙壁自對準四重圖案化的方法
KR102377568B1 (ko) 2015-11-27 2022-03-22 에스케이하이닉스 주식회사 패드부 및 라인부를 가진 미세 패턴을 형성하는 방법
KR102471620B1 (ko) 2016-02-22 2022-11-29 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
TWI766060B (zh) * 2018-07-03 2022-06-01 聯華電子股份有限公司 圖案化方法
US10727143B2 (en) * 2018-07-24 2020-07-28 Lam Research Corporation Method for controlling core critical dimension variation using flash trim sequence
US11189563B2 (en) * 2019-08-01 2021-11-30 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046201A1 (en) * 2004-09-02 2006-03-02 Sandhu Gurtej S Method to align mask patterns
US20070238308A1 (en) * 2006-04-07 2007-10-11 Ardavan Niroomand Simplified pitch doubling process flow
US20100173492A1 (en) * 2009-01-07 2010-07-08 Bong-Cheol Kim Method of forming semiconductor device patterns

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
KR101565798B1 (ko) 2009-03-31 2015-11-05 삼성전자주식회사 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046201A1 (en) * 2004-09-02 2006-03-02 Sandhu Gurtej S Method to align mask patterns
US20070238308A1 (en) * 2006-04-07 2007-10-11 Ardavan Niroomand Simplified pitch doubling process flow
US20100173492A1 (en) * 2009-01-07 2010-07-08 Bong-Cheol Kim Method of forming semiconductor device patterns

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI840147B (zh) * 2023-03-06 2024-04-21 華邦電子股份有限公司 光罩結構與圖案化方法

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