TWI483288B - 製造半導體元件的方法 - Google Patents

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製造半導體元件的方法

本發明分別主張於2007年12月20日及2008年5月28日所申請之第10-2007-0134549號及第10-2008-0049896號之韓國專利申請案之優先權，其中併入其全文供參照。

本發明係關於一種製造半導體元件之方法，以及更特別地是，關於一種製造可增加製程中之疊放邊限之半導體元件之方法，以得到一墊佈局，用以當施加負型SPT法時，有助於形成一相互連接區域。

由於半導體元件變得高度積體化，故需要降低用以形成電路之圖案尺寸及間距。依照Rayleigh之方程式，半導體元件中微細圖案之尺寸係正比於用於曝光製程之光波長，以及反比於用於該曝光製程之曝光器(exposer)內透鏡之尺寸。因此，己有人使用用以降低該曝光製程中之光波長或放大該曝光製程中所用之透鏡尺寸的方法以形成微細圖案。

各種光製程已克服半導體元件之製造中技術上的限制。例如，遮罩已被精細地設計用以調整經由該遮罩發射之光量；己發展出新的光阻材料；己發展出使用高數值孔徑之透鏡；以及已發展出轉移遮罩。

然而，由於曝光及解析能力(使用目前可用的光源，例如KrF與ArF)之限制，故其難以形成期望之圖案寬度及間距。例如，己發展出用以製造約60nm之圖案之曝光技術，惟製造小於60nm之圖案變得不確定。

已實行各種研究以形成具微細尺寸及間距之光阻圖案。

那些研究之一係說明執行雙重光製程之雙重圖案化技術(DPT)，用以形成一圖案。

在DPT之一個例示中，雙重曝光蝕刻技術(DE2T)包括曝光及蝕刻具有雙循環之一第一圖案，以及曝光及蝕刻於該等第一圖案間具有雙循環之一第二圖案。在DPT之另一例示中，一間隔物圖案化技術(SPT)包括使用一間隔物形成一圖案。該DE2T及該SPT二者均可使用負型及正型來執行。

在該負型DE2T中，於一第二遮罩製程中移除自第一遮罩製程獲得的圖案，以形成一期望圖案。在該正型DE2T中，結合自一第一遮罩製程及一第二遮罩製程所獲得的圖案，以形成一期望圖案。然而，使用二種不同的遮罩之該DE2T需要額外的製程以及會增加複雜度。同樣地，互相隔開的由第一遮罩製程及第二遮罩製程所獲得的圖案中，可能產生對準錯誤(mis-alignment)(其稱為疊放(overlay))。

另一方面，該SPT為一種自我對準方法，其包含執行一次遮罩製程，以將胞元(cell)區域圖案化，藉以防止對準錯誤。

然而，為了於核心及周圍電路區域中形成墊圖案，特別是在胞元墊(mats)之外部區塊中，需要額外的遮罩製程以隔離每一墊圖案。一般來說，當藉由該SPT形成配置於該胞元墊之中央區塊內之複數線型微細圖案時，沒有將該胞元墊之外部區塊圖案化。在形成該等複數線型圖案於該中央區塊後，連接至每一線型微細圖案之該等墊圖案之每一者係藉由將該胞元墊之外部區塊圖案化而形成。當圖案化該外部區塊時，執行用以決定該等墊圖案之形狀之遮罩製程。接著，亦執行用以移除該外部區塊中之剩餘部分(odds and ends)的額外遮罩製程。同樣地，控制間隔物形成區域之沈積一致性及以間隔物蝕刻製程調整臨界尺寸(CD)是困難的。

雖然在包含線/間隔物的多層結構之情況下，該SPT係單獨應用至NAND快閃製程，但若磚形壁圖案係設置在一DRAM或複雜的圖案層中，則藉由使用該SPT來形成一圖案是困難的。在此情況下，一般使用該DE2T。

本發明之各種實施例係針對提供一種墊佈局以助於使用基本原理來形成一相互連接區域，其中當施加一負型SPT法時將間隔物沈積材料間所形成之填隙多晶矽(gap fill poly)之最終外形形成為具有一線(line)。

本發明之各種實施例係針對當移除該填隙多晶矽以露出該間隔物沈積材料時，因可施加乾式回蝕刻或濕式移除製程而增加疊放邊限。

依照本發明之一實施例，製造一半導體元件之方法包括：於具有底層結構之半導體基板上方形成蝕刻目標層；於該蝕刻目標層上方形成第一遮罩圖案；於包含該第一遮罩圖案之該蝕刻目標層上方形成具有均勻厚度之間隔物材料層；形成一第二遮罩圖案於該間隔物材料層之缺口區域上；以及以該第一遮罩圖案及該第二遮罩圖案作為蝕刻遮罩，蝕刻該蝕刻目標層，以形成一微細圖案。

依照本發明之一實施例，製造一半導體元件之方法包括：於半導體基板上方依次形成蝕刻目標層、第一硬遮罩材料層、第一分隔材料層、以及第二硬遮罩材料層；選擇性蝕刻該第二硬遮罩材料層以形成第二硬遮罩圖案；以該第二硬遮罩圖案作為蝕刻遮罩，蝕刻該第一分隔材料層，以形成第一分隔；於包含該第一分隔之該第一硬遮罩材料層上方形成間隔物材料層及第二分隔材料層；部分蝕刻該間隔物材料層及該第二分隔材料層直到露出該第一分隔，藉以露出該間隔物材料層，以於該等第一分隔之間形成一第二分隔；以該第一分隔及該第二分隔作為蝕刻遮罩，蝕刻該間隔物材料層及該第一硬遮罩材料層，以形成一第一硬遮罩圖案；以及以該第一硬遮罩圖案作為蝕刻遮罩，蝕刻該蝕刻目標層，以形成一微細圖案。

依照本發明之一實施例，製造一半導體元件之方法包括；於具有底層結構之半導體基板上方形成一蝕刻目標層；於該蝕刻目標層上方形成第一遮罩材料層並選擇性蝕刻該第一遮罩材料層，以形成包括墊圖案及線圖案之第一遮罩圖案；形成包括線圖案之第二遮罩圖案，其中該線圖案形成於該等第一遮罩圖案之間；形成第三遮罩圖案，其將該第二遮罩圖案連接至該第一遮罩圖案之該墊圖案；以及以該第一遮罩圖案、該第二遮罩圖案以及該第三遮罩圖案作為蝕刻遮罩，蝕刻該蝕刻目標層，以形成一微細圖案。

第1a至1h圖為說明負型間隔物圖案化技術(SPT)之剖面圖。第1a至1h圖係描繪當形成一快閃記憶體之控制閘極時之圖式。本發明可被用在該快閃記憶元件或其它類型之記憶元件內之其它結構。

參照第1a圖，一元件隔離薄膜(沒有顯示)係界定一形成於一半導體基板(沒有顯示)中之主動區域。一氧化物/氮化物/氧化物(ONO)介電層(沒有顯示)係沈積在該半導體基板上方。同樣地，於該ONO介電層上沈積一閘極層(沒有顯示)。在此，該閘極層包括一多晶矽(poly)及矽化鎢。於該閘極層上方形成一第一氮氧化矽(SiON)薄膜110。在此，在該第一SiON薄膜110下方存有多重層，用以於該半導體基板上方構成該快閃記憶體之控制閘極。惟，在其它實施例中，該第一SiON薄膜110下方之蝕刻目標層可為包含於其它微細圖案(諸如電容器、導線等等)中之任何層。

第一正矽酸四乙酯(TEOS)薄膜112及第一多晶矽薄膜114係沈積在該第一SiON薄膜110上方作為一硬遮罩。

一第一非晶碳116及一第二SiON薄膜118係於該第一多晶矽薄膜114上方形成為一硬遮罩，以蝕刻該第一多晶矽薄膜114。使用一光阻遮罩並不易蝕刻該第一多晶矽薄膜114。一底部抗反射塗布(BARC)薄膜119係於該第二SiON薄膜118上方形成。

於該BARC薄膜119上方塗布一光阻薄膜(沒有顯示)。使用一遮罩(其中界定一具有如期望間距之二倍寬的間距之圖案)，於該光阻薄膜上執行曝光及顯影製程以形成一光阻圖案120。例如，當不考慮蝕刻偏差(bias)時，若形成的線具有40nm的臨界尺寸(CD)，則於二個相鄰線間形成具有120nm之CD的間隔物。亦即，該線對間隔物的比為1比3。

參照第1b圖，使用該光阻圖案120作為蝕刻遮罩，依序蝕刻該BARC薄膜119、該第二SiON薄膜118、該第一非晶碳116以及該第一多晶矽薄膜114，以形成一第一多晶矽圖案，其包括該第一多晶矽薄膜114之第一結構114a以及該第一多晶矽薄膜114之第二結構114b。該第一多晶矽圖案包括許多其它類似該第一及第二結構之其它結構。接著移除該殘餘光阻圖案120、該BARC薄膜119、該第二SiON薄膜118以及該非晶碳116。

同樣地，根據在該第一TEOS 112上所形成之間隔物(稍後說明)厚度，部分蝕刻該第一TEOS 112之上部。為何部分蝕刻該上部的理由為：該第二多晶矽圖案(稍後說明)(其係藉由填滿該間隔物間的間隙而形成)之高度係大體上相同於該第一多晶矽圖案114a、114b之高度。若該第一及第二多晶矽圖案之高度不同，則使用該第一及第二多晶矽圖案兩者作為蝕刻遮罩之蝕刻製程是不穩定的，因為該蝕刻遮罩是不均勻的。此能使由該蝕刻製程所形成之蝕刻外形扭曲。為了防止此種扭曲現象，應蝕刻該第一TEOS 112之上部。

參照第1c圖，於該第一TEOS 112及該第一多晶矽圖案114a、114b上方沈積一作為間隔物之第二TEOS 122。該第二TEOS 122應以低於該第一多晶矽圖案114a、114b之沈積溫度及該第一TEOS 112之沈積溫度來沈積，以防止薄膜抬起(lifting)現象(其由熱應力造成)。此外，因為用以作為該間隔物之沈積材料會影響半導體元件內之微細圖案的CD，故該第二TEOS 122最好使用具有良好階梯覆蓋性之材料來形成。在一實施例中，該第二TEOS 122係使用原子層沈積(ALD)製程來形成。在此，以均勻厚度(例如，大體上相同於該第一多晶矽圖案114a、114b之CD)沈積該第二TEOS 122是關鍵的。

該第二TEOS 122應順應該經結合的第一TEOS 112與第一多晶矽圖案114a、114b之形狀，並且於該第一多晶矽圖案之該第一結構114a與第二結構114b之間界定一缺口區域(indented region)(或溝渠)123。該溝渠123之寬度應最好大體上相等於該第一結構114a(或第二結構114b)之寬度。

參照第1d與1e圖，於該第二TEOS 122上方形成一第二多晶矽薄膜124，及填入該溝渠123。沈積足夠的第二多晶矽薄膜124以具有大體上相同的平坦化表面(參照第1d圖)是必要的。於該第二多晶矽薄膜124上執行一回蝕刻製程直到大體上露出該第二TEOS 122之上部。因此，如第1e圖中所示，形成一第二多晶矽圖案，其包括該第二多晶矽薄膜124之第一部分124a以及該第二多晶矽薄膜124之第二部分124b。

參照第1f圖，部分蝕刻該第二TEOS 122以露出該第一多晶矽圖案114a、114b，使得該第二多晶矽圖案之第二部分124b偕同該第一多晶矽圖案之第一結構114a與第二結構114b一起形成線圖案。該第二TEOS 122係使用一回蝕刻製程及一濕式剝離製程來蝕刻。

參照第1g圖，分別使用該第一多晶矽圖案114a、114b及該第二多晶矽圖案124a、124b作為蝕刻遮罩，蝕刻該第一TEOS 112與該第二TEOS 122，以形成一第一TEOS圖案112a與一第二TEOS圖案122a。

參照第1h圖，使用該第一TEOS圖案112a與該第二TEOS圖案122a作為蝕刻遮罩，蝕刻該第一SiON薄膜110、該ONO介電層(沒有顯示)以及該閘極層(沒有顯示)，因而形成具有一小間距之微細圖案化第一SiON薄膜110a(其很難使用傳統的曝光製程來形成)。該經圖案化之第一SiON薄膜110a也可被用以蝕刻該基板100。

第2圖為說明可實施本實施例之快閃記憶體之胞元區域之平面圖。特別地是，包含在一胞元區域中之複數控制閘極係形成於一具有複數條線形之圖案中，以及形成用以連接一源極選擇線或一汲極選擇線之相互連接區域，以具有配置於該等控制閘極之兩端上的墊形狀。

第3a至3g圖為說明依照本發明之實施例使用負型SPT以形成微細圖案之方法之圖解。第3a至3g圖係顯示該快閃記憶體之控制閘極的相互連接區域的製造。

參照第3a圖，於一半導體基板(沒有顯示)上方配置一介電層(沒有顯示)。同樣地，於該介電層上沈積一閘極層(沒有顯示)。在此，該閘極層306包括一多晶矽及一矽化鎢。於該閘極層上方形成一第一氮氧化矽(SiON)薄膜310。

第一正矽酸四乙酯(TEOS)薄膜312及第一多晶矽薄膜314係沈積在該第一SiON薄膜310上方作為一硬遮罩。一第一非晶碳316及一第二SiON薄膜318係於該第一多晶矽薄膜314上方形成為一硬遮罩，以蝕刻該第一多晶矽薄膜314。

於該第二SiON薄膜318上方塗布一光阻薄膜(沒有顯示)。使用一遮罩(其中界定一具有如期望間距之二倍寬的間距之圖案)，於該光阻薄膜上執行曝光及顯影製程以形成一光阻圖案320。為了防止該光阻圖案320於該曝光及顯影製程中被損壞，可於該第二SiON薄膜318及該光阻圖案320之間形成一底部抗反射塗布(BARC)薄膜(沒有顯示)。在此情況下，可於該BARC薄膜上方塗布該光阻薄膜。

參照第3a圖，當不考慮蝕刻偏差時，由該曝光及顯影製程所形成之該光阻圖案320具有1：3之線對間隔物比例。例如，若形成的線具有40nm的CD，則形成具有120nm之CD的間隔物。

參照第3b圖，使用該光阻圖案320作為蝕刻遮罩，依序蝕刻該BARC薄膜(若存在的話)、該第二SiON薄膜318、該第一非晶碳316以及該第一多晶矽薄膜314，以形成一第一多晶矽圖案，其包括該第一多晶矽薄膜314之第一結構314a以及該第一多晶矽薄膜314之第二結構314b。接著移除該殘餘光阻圖案320、該BARC薄膜(若存在的話)、該第二SiON薄膜318以及第一非晶碳316。根據在該第一TEOS薄膜312上所形成之間隔物(稍後說明)厚度而部分蝕刻該第一TEOS薄膜312之上部。

參照第3c圖，於該第一TEOS薄膜312及該第一多晶矽圖案314a、314b上方沈積一作為間隔物材料之第二TEOS薄膜322。於該第一多晶矽圖案314a、314b上方所形成之第二TEOS薄膜322係於該第一多晶矽圖案之該第一結構314a與該第二結構314b之間界定一缺口區域(或溝渠)。一第二多晶矽薄膜324(其為一填隙硬遮罩)係於該第二TEOS薄膜322上方形成並填入該缺口區域。沈積該第二多晶矽薄膜324至一充分厚度以提供一大體上均勻的上表面。於該第二多晶矽薄膜324上執行一回蝕刻製程或化學機械研磨(CMP)製程，以露出該第二TEOS薄膜322之部分。所造成的第二多晶矽具有的區域數目係取決於經圖案化之線、相互連接區域、及其類似物的期望數目。例如，第3c圖係說明包括一第一部分324a、一第二部分324b、以及一第三部分324c之該第二多晶矽薄膜324。

參照第3d圖，於該第二TEOS薄膜322上執行一回蝕刻製程或一化學機械研磨(CMP)製程。因此，露出該第一多晶矽圖案314a、314b。

參照第3e圖，於該第二多晶矽圖案324a、324b、324c，該第一多晶矽圖案314a、314b，以及該第二TEOS薄膜322已露出之部分的上方塗布一光阻薄膜(沒有顯示)。於該光阻薄膜上執行一曝光及顯影製程，以形成一第二光阻圖案326，其界定對應於一期望墊形狀之該第二多晶矽圖案324a、324b、324c的邊緣。為了將該第二多晶矽圖案324a、324b、324c形成為準確的墊形狀並防止該等期望墊之對準錯誤，必須精確地執行用以形成該第二光阻圖案326之遮罩製程。特別地，該第二光阻圖案326之形狀係由一對墊圖案決定，以及可為例如第3e圖中所示之階梯形狀。在此情況下，對於每一階梯來說：在水平方向(I-I’)，該第二光阻圖案326係以約等於由該第一多晶矽薄膜314之一部分(例如314a)所形成之線圖案與該第一多晶矽薄膜314之該部分之兩側上的該第二TEOS薄膜322之部分之寬度的數量，以及以該第二多晶矽薄膜324之相鄰部分(例如324b)之寬度來延伸；在垂直方向，該第二光阻圖案326係以該等二個連接至二條線圖案之墊圖案所決定之數量來延伸-例如，該第二光阻圖案326可以等於由該第一多晶矽薄膜314之部分所形成之墊圖案長度、於該第一多晶矽薄膜314之該部分的兩側上之該第二TEOS薄膜322之部分的長度、以及該第二多晶矽薄膜324之相鄰部分的長度之數量來延伸。

參照第3f圖，使用該光阻圖案326作為一蝕刻遮罩，蝕刻該第二多晶矽圖案324a之已露出部分及該第二TEOS薄膜322之對應部分，以露出該第一TEOS薄膜312。該光阻圖案326係接著被移除。

接著分別使用該第一多晶矽圖案314a及該第二多晶矽圖案324a作為蝕刻遮罩，蝕刻該第一TEOS薄膜312及該第二TEOS薄膜322，以於該第一SiON薄膜310上方形成一第一TEOS圖案312a及一第二TEOS圖案322a。

參照第3g圖，使用該第一TEOS圖案312a及該第二TEOS圖案322a作為蝕刻遮罩，蝕刻該第一SiON薄膜310，因而形成具有一小間距之微細圖案化第一SiON薄膜310a(其很難使用傳統的曝光製程來形成)。

形成第2圖中所示之微細圖案以具有複數單元圖案。每一單元圖案包括一對應於控制閘極之線圖案以及對應於一相互連接區域之墊圖案。在自第3a至3g圖所獲得之微細圖案中，形成選自該等單元圖案之第一單元圖案，其對應於該第一多晶矽圖案314a、314b，以及形成對應於該第二多晶矽圖案324a、324b、324c之第二單元圖案。該第一單元圖案及該第二單元圖案係以交替方式設置。

在上述實施例中，使用該第二TEOS圖案322a形成蝕刻遮罩，其可形成一微細圖案(其很難以使用光阻薄膜之微影技術來獲得)。然而，蝕刻邊限不大而使用該光阻圖案326以形成該等墊圖案可能具有挑戰性。墊之間的節距狹小而可能由於在曝光製程中使用該光阻圖案326而造成對準錯誤。若發生對準錯誤，則該第二多晶矽圖案324a、324b、324c不會被準確蝕刻，以致使墊圖案依然相互連接而造成元件內的缺陷。

第4a至4g圖為說明依照本發明之實施例使用負型SPT用以形成一微細圖案之方法之圖解。

參照第4a圖，於一第二氮氧化矽(SiON)薄膜418上方形成具有與第3a圖之光阻圖案不同形狀之第一光阻圖案420。

參照第4a至4g圖，於一半導體基板400上方沈積一介電層(沒有顯示)。同樣地，於該介電層上沈積一閘極層。於該閘極層上方形成一第一氮氧化矽(SiON)薄膜410。

於該第一SiON薄膜410上方形成一第一TEOS 412及一第一多晶矽414作為硬遮罩。於該第一多晶矽414上方形成一第一非晶碳416。該第一非晶碳416及該第二SiON薄膜418係作用為硬遮罩以蝕刻該第一多晶矽414。可於該第二SiON薄膜418與該第一光阻圖案420之間形成一底部抗反射塗布(BARC)薄膜(沒有顯示)。

於該第二SiON薄膜418(或該BARC，若存在的話)上方塗布一光阻薄膜(沒有顯示)。使用一遮罩(其中界定一具有如期望間距之二倍寬的間距之控制閘極圖案以及配置於該控制閘極圖案之間的墊圖案)，於該光阻薄膜上執行曝光及顯影製程。透過該曝光及顯影製程，所形成之該第一光阻圖案420包括：(1)第一部分420a，其具有其中形成該等控制閘極之線圖案以及其中形成相互連接區域之墊圖案；以及(2)第二部分420b，其具有該等墊圖案之一部分並且沒有線圖案。該第一光阻圖案420具有1：3的線對間隔物比。例如，當不考慮蝕刻偏差時，若形成的線具有40nm的臨界尺寸(CD)，則於形成具有120nm之CD的間隔物。

參照第4b圖，使用該第一光阻圖案420作為蝕刻遮罩，依序蝕刻該BARC薄膜(若存在的話)、該第二SiON薄膜418、該第一非晶碳416以及該第一多晶矽414，以形成一第一多晶矽圖案，其包括該第一多晶矽414之第一部分414a(具有對應於該第一光阻圖案420之該第一部分420a之形狀(亦即線圖案及墊圖案)的第一形狀)，以及該第一多晶矽414之第二部分414b(具有對應於該第一光阻圖案420之該第二部分420b之形狀(亦即，部分墊圖案但沒有線圖案)的第二形狀)。接著移除該殘餘第一光阻圖案420、BARC(若存在的話)、第二SiON薄膜418以及非晶碳416。根據在該第一TEOS 412上所形成之間隔物(稍後說明)厚度而部分蝕刻該第一TEOS 412之上部。

參照第4c圖，於該第一TEOS 412之已露出部分及該第一多晶矽圖案414a、414b的上方沈積第二TEOS 422作為一間隔物材料。於第二TEOS 422上方形成一第二多晶矽424(其為一填隙硬遮罩)。與第1d圖中所示之充分沈積該第二多晶矽以具有一平坦化表面之製程不同的是，於該第二TEOS 422上方沈積具有一大體上均勻度厚度之該第二多晶矽424，使得於設置該第一多晶矽圖案414a、414b之區域中所形成之該第二多晶矽424比其它區域還高。

接著於該第二TEOS 422及該第二多晶矽424上執行一乾式回蝕刻製程或濕式剝離製程。因此，於寬廣區域中所形成的具有較低高度之該第二多晶矽424之部分以及該第二TEOS 422之上部會被實質地移除。然而，該第二多晶矽424會殘餘在該等第一多晶矽圖案414a、414b之間之該第二TEOS 422之缺口區域中。此外，於該第一多晶矽414之該第一部分414a及該第二部分414b之間殘餘包括具有線形之該第二多晶矽424之部分的第二多晶矽圖案424a(亦即，該第二多晶矽圖案之線圖案會殘餘在該第一多晶矽圖案之線圖案之間)。參照第4d圖，接著蝕刻該第二TEOS 422，使得該第一多晶矽圖案414a、414b及該第二多晶矽圖案424a殘餘在該第一TEOS 412上方，並使得一第二TEOS圖案422a殘餘在該第二多晶矽圖案424a下方。

參照第4e圖，於用以相互連接該第二多晶矽圖案424a與該第一多晶矽414之該第二部分414b之區域中形成一第二光阻圖案428(亦即，相互連接該第二多晶矽圖案之線圖案與該第一多晶矽圖案之墊圖案之部分)。一般來說，該第二多晶矽圖案424a係使用一第二遮罩製程而連接至該第一多晶矽414之該第二部分414b。因為執行設計法則的元件用之SPT製程以克服傳統設備之顯影限制，故要求圖案疊放程度(overlaying degree)小於10nm。

透過該第二遮罩製程所形成之該第二光阻圖案428係與第3e圖中所示之該等第二光阻圖案326類似；然而，用以形成該第二光阻圖案428之製程邊限係更充裕。例如，該第二光阻圖案428之尺寸範圍可為自該第二多晶矽圖案424a與該第一多晶矽414之該第二部分414b之間的最小接觸，至包括該第二多晶矽圖案424a與該第一多晶矽414之該第二部分414b之尺寸。亦即，該第二光阻圖案428具有該最小接觸的必要條件，以及具有用以隔開該相互連接區域與鄰近圖案(亦即，該第一多晶矽414之第一部分414a)的充分條件。此外，若該第二光阻圖案428於上述範圍內具有適當尺寸，則該第二遮罩製程之對準邊限可獲改善。因此，該第二光阻圖案428此應藉由精確執行該曝光及顯影製程所形成之該第二光阻圖案326具有更多優點。

參照第4f圖，使用該第一多晶矽圖案414a、414b、該第二多晶矽圖案424a以及該第二光阻圖案428作為蝕刻遮罩，蝕刻該第一TEOS 412，以形成一第一TEOS圖案412a。接著移除該第一多晶矽圖案414a、414b，該第二多晶矽圖案424a以及該第二光阻圖案428以露出該第一TEOS圖案412a與該第一SiON薄膜410。

參照第4g圖，使用該第一TEOS圖案412a作為蝕刻遮罩，蝕刻該第一SiON薄膜410，因而形成具有一小間距之微細圖案化第一SiON薄膜410a(其無法使用傳統的曝光製程來形成)。將該微細圖案形成具有複數單元圖案。每一單元圖案包括對應於一控制閘極之線圖案以及對應於一相互連接區域之墊圖案。參照第4a至4f圖，該單元圖案包括：對應於該第一多晶矽圖案414a、414b之第一單元圖案與第二單元圖案之墊圖案；對應於該第一多晶矽圖案414a、414b之第一單元圖案之線圖案；以及對應於該第二多晶矽圖案424a之該等第二單元圖案之線圖案。該第二單元圖案之墊圖案及該線圖案係藉由使用該第二光阻圖案428之蝕刻製程而相互連接。

在第4a至4g圖所示之實施例中，使用一蝕刻製程，形成配置於該第二TEOS圖案422a之部分間的第二多晶矽圖案424a，以具有一線形狀。利用此原理，以該第二光阻圖案428將該第二多晶矽圖案424a與該第一多晶矽414之第二部分414b連接起來，使得該第二多晶矽圖案424a與該第一多晶矽414之第二部分414b可被用來作為一蝕刻遮罩，以蝕刻該第一TEOS 412以及接下來的該第一SiON薄膜410。

相較於第3a至3g圖中所示之用以形成複數微細圖案(每一圖案包括一控制閘極圖案及一相互連接區域)之實施例，第4a至4g圖中所示之實施例，係使用該光阻圖案(其中使用該曝光製程僅圖案化該相互連接區域)而可於製程中增加配置於該等微細圖案之間之微細圖案的疊放邊限。換言之，藉由使用第4e圖中所示之該第二光阻圖案428之該蝕刻製程，比起藉由使用該光阻圖案326之該蝕刻製程來界定第3e圖中所示之該等微細圖案之墊區域的精確邊界來說，可更易於確保較大的操作邊限。

特別地是，將該第一多晶矽414之該第二部分414b形成為具有“”形，藉以使用該第二遮罩製程，於用以形成墊之製程中增加疊放邊限。將具有“「”形之圖案附著在該第二部分414b的旁邊，其將與該第二部分414b及該第二TEOS圖案422a連接。因此，可獲得一線圖案，其中包括具有“├”形之該第二多晶矽圖案424a(該第二多晶矽424係於隨後之回蝕刻或濕式移除製程中被蝕刻)。

如上所述，本發明提供一種墊佈局，以助於一使用基本原理而形成相互連接區域，其中當施加負型SPT法時，形成於間隔物沈積材料之間的填隙多晶矽的最終外形會被形成為具有線(line)。

同樣地，因為在移除該填隙多晶矽以露出該間隔物沈積材料時，可施加一乾式回蝕刻或濕式移除製程，故本發明可增加疊放邊限。

本發明之上述實施例係示範性而不侷限於此。各種改變及等效物均為可行的。本發明並不侷限於在此所述之沈積類型、蝕刻研磨、以及圖案化步驟。本發明也不侷限於任何特定類型之半導體元件。例如，本發明可被實施於動態隨機存取記憶體(DRAM)元件或非揮發性記憶體元件中。對本案所揭露之內容而言，其它附加、刪減、或修飾係顯而易見且將視為落入隨附申請專利範圍之範圍內。

100．．．半導體基板

110．．．第一SiON薄膜

110a．．．已圖案化之第一SiON薄膜

112．．．第一正矽酸四乙酯(TEOS)薄膜

112a．．．第一TEOS圖案

114．．．第一多晶矽薄膜

114a．．．第一多晶矽薄膜之第一結構

114b．．．第一多晶矽薄膜之第二結構

116．．．第一非晶碳

118．．．第二SiON薄膜

119．．．底部抗反射塗布(BARC)薄膜

120．．．光阻圖案

122．．．第二TEOS

122a．．．第二TEOS圖案

123．．．缺口區域(或溝渠)

124．．．第二多晶矽薄膜

124a．．．第二多晶矽薄膜之第一部分

124b．．．第二多晶矽薄膜之第二部分

300．．．半導體基板

310．．．第一SiON薄膜

310a．．．己圖案化之第一SiON薄膜

312．．．第一正矽酸四乙酯(TEOS)薄膜

312a．．．第一TEOS圖案

314．．．第一多晶矽薄膜

314a．．．第一多晶矽之第一結構

314b．．．第一多晶矽之第二結構

316．．．第一非晶碳

318．．．第二SiON薄膜

320．．．光阻圖案

322．．．第二TEOS薄膜

322a．．．第二TEOS圖案

324．．．第二多晶矽薄膜

324a．．．第二多晶矽薄膜之第一部分

324b．．．第二多晶矽薄膜之第二部分

324c．．．第二多晶矽薄膜之第三部分

326．．．第二光阻圖案

400．．．半導體基板

410．．．第一氮氧化矽(SiON)薄膜

410a．．．已圖案化之第一SiON薄膜

412．．．第一TEOS

412a．．．第一TEOS圖案

414．．．第一多晶矽

414a．．．第一多晶矽之第一部分

414b．．．第一多晶矽之第二部分

416．．．第一非晶碳

418．．．第二氮氧化矽(SiON)薄膜

420．．．第一光阻圖案

420a．．．第一光阻圖案之第一部分

420b．．．第一光阻圖案之第二部分

422．．．第二TEOS

422a．．．第二TEOS圖案

424．．．第二多晶矽

424a．．．第二多晶矽圖案

428．．．第二光阻圖案

第1a至1h圖為說明負型間隔物圖案化技術(SPT)之剖面圖。

第2圖為說明快閃記憶體之胞元區域之平面圖。

第3a至3g圖為說明依照本發明之實施例藉由負型SPT用以形成微細圖案之方法之圖解。

第4a至4g圖為說明依照本發明之實施例藉由負型SPT用以形成微細圖案之方法之圖解。

410．．．第一氮氧化矽(SiON)薄膜

412．．．第一TEOS

414．．．第一多晶矽薄膜

416．．．第一非晶碳

418．．．第二氮氧化矽(SiON)薄膜

420．．．第一光阻圖案

420a．．．第一光阻圖案之第一部分

420b．．．第一光阻圖案之第二部分

Claims (19)

1. 一種製造半導體元件之方法，該方法包含：於具有底層結構之半導體基板上方形成蝕刻目標層；於該蝕刻目標層上方形成第一遮罩圖案，該第一遮罩圖案包括第一部分及第二部分；於該蝕刻目標層及該第一遮罩圖案上方形成大體上具有均勻厚度之間隔物材料層，該間隔物材料層界定該第一遮罩圖案之該第一部分與該第二部分之間的缺口區域(indented region)；形成一第二遮罩圖案於以該間隔物材料層所界定之該缺口區域中；以及使用該第一遮罩圖案及該第二遮罩圖案作為蝕刻遮罩，蝕刻該蝕刻目標層，以形成具有期望圖案之蝕刻目標層。
2. 如申請專利範圍第1項之方法，其中形成第二遮罩圖案包含：於該缺口區域上方形成一第二遮罩材料層，該第二遮罩材料層完全覆蓋該間隔物材料層；以及蝕刻該第二遮罩材料層以露出該該間隔物材料層之上部，使得該第二遮罩圖案被界定在該缺口區域內。
3. 如申請專利範圍第2項之方法，其中更包含：蝕刻該間隔物材料層以露出該第一遮罩圖案；以及使用一具有對應該期望圖案之形狀的遮罩，選擇性 蝕刻該第二遮罩材料層。
4. 如申請專利範圍第1項之方法，其中該期望圖案包括對應該第一遮罩圖案之複數第一單元圖案以及對應該第二遮罩圖案之複數第二單元圖案，其中該等第一單元圖案及該等第二單元圖案係以交替方式設置，其中該等第一單元圖案及該等第二單元圖案大體上具有相同寬度。
5. 如申請專利範圍第1項之方法，其中該期望圖案包括：複數第一單元圖案，包括對應於該第一遮罩圖案之墊圖案及線圖案；複數第二遮罩圖案，包括對應於該第二遮罩圖案之墊圖案以及對應於該第二遮罩圖案之線圖案，其中該等第二單元圖案之該等墊圖案及該等線圖案係藉由使用一附加遮罩之蝕刻製程而相互連接。
6. 一種製造半導體元件之方法，該方法包含：於半導體基板上方依次形成蝕刻目標層、第一硬遮罩材料層、第一分隔材料層、以及第二硬遮罩材料層；選擇性蝕刻該第二硬遮罩材料層以形成第二硬遮罩圖案；使用該第二硬遮罩圖案作為蝕刻遮罩，蝕刻該第一分隔材料層，以形成包括第一部分及第二部分之第一分隔；於該第一硬遮罩材料層及該第一分隔上方形成間隔物材料層及第二分隔材料層；部分蝕刻該間隔物材料層及該第二分隔材料層直到 露出該第一分隔材料層之該第一部分及該第二部分，藉以部分露出該間隔物材料層並形成第二分隔，其設在該第一分隔之該第一及第二部分之間；使用該第一分隔及該第二分隔之已露出部分作為蝕刻遮罩，蝕刻該間隔物材料層及該第一硬遮罩材料層，以形成第一硬遮罩圖案；以及使用該第一硬遮罩圖案作為蝕刻遮罩，蝕刻該蝕刻目標層，以形成具有期望圖案之蝕刻目標層。
7. 如申請專利範圍第6項之方法，其中該第一分隔具有一間距，其寬度為該期望圖案之間距的二倍，該方法更包含：於該第二硬遮罩圖案材料層上方形成氮氧化矽薄膜。
8. 如申請專利範圍第7項之方法，其中更包含於該氮氧化矽薄膜上方形成一底部抗反射塗布(BARC)薄膜。
9. 如申請專利範圍第6項之方法，其中該第二硬遮罩材料層包括非晶碳。
10. 如申請專利範圍第6項之方法，其中該第一硬遮罩材料層及該間隔物材料層含有相同材料。
11. 如申請專利範圍第10項之方法，其中形成該第一分隔更包含蝕刻該第一硬遮罩材料層，使得該間隔物材料層之上部表面與該經蝕刻之第一分隔材料層之底部表面大體上為平行。
12. 如申請專利範圍第10項之方法，其中該第一硬遮罩材料 層及該間隔物材料層含有TEOS。
13. 如申請專利範圍第6項之方法，其中該第一分隔材料層及該第二分隔材料層含有相同材料。
14. 如申請專利範圍第13項之方法，其中該第一分隔材料層及該第二分隔材料層包含多晶矽。
15. 如申請專利範圍第6項之方法，其中該第二分隔材料層係形成具有大體上均勻的厚度，其中該第二分隔係藉由部分蝕刻該第二分隔材料層之一給定深度而形成。
16. 如申請專利範圍第15項之方法，其中該間隔物材料層及該第二分隔材料層係藉由乾式回蝕刻製程、濕式蝕刻製程或CMP製程而被部分蝕刻。
17. 如申請專利範圍第6項之方法，其中當該第二分隔材料層係形成具有大體上平坦化的表面時，其中該第一分隔及該第二分隔具有大體上相同的間距。
18. 一種製造半導體元件之方法，該方法包含：於具有底層結構之半導體基板上方形成蝕刻目標層；於該蝕刻目標層上方形成第一遮罩材料層並選擇性蝕刻該第一遮罩材料層，以形成包括複數個墊圖案及線圖案之第一遮罩圖案；於該第一遮罩圖案及該蝕刻目標層上方形成間隔物材料層；於該間隔物材料層上方形成第二遮罩材料層；蝕刻該間隔物材料層而露出該第一遮罩圖案並形成 包括線圖案之第二遮罩圖案，其中該線圖案形成於該第一遮罩圖案之該等線圖案之間；在一區域中形成第三遮罩圖案，該區域係用於將該第二遮罩圖案之該線圖案與該第一遮罩圖案之該墊圖案的部分相互連接；以及使用該第一遮罩圖案、該第二遮罩圖案以及該第三遮罩圖案作為蝕刻遮罩，蝕刻該蝕刻目標層，以形成一經圖案化之蝕刻目標層。
19. 如申請專利範圍第18項之方法，其中形成第二遮罩圖案包含：形成該第一遮罩圖案之該墊圖案，以具有凹陷形狀，以及形成該第二遮罩圖案，以具有連接至一垂直部分之水平部分。