TWI479657B - 形成積體電路的方法 - Google Patents

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Description

形成積體電路的方法
本發明是有關於一種形成積體電路的方法，且特別是有關於重疊主動區之多晶矽切割開口的佈局的形成方法。
隨著閘極電極間距(Pitches)的縮小，愈來愈多更嚴格的設計規則適用，閘極電極的間距一般係稱為多晶矽(POLY)間距。例如：對90nm(奈米)或小於90nm的POLY間距而言，須要固定的多晶矽間距，其中一晶圓中之閘極電極和虛設(Dummy)電極係形成為具有相同間距的平行線。
在受限制的設計規則下，由於井擷取(Pickup)區係典型地形成於平行的POLY線之間，故用以形成井擷取區的空間是有限的。井擷取區對電路而言是必要的。然而，井擷取區亦佔據晶片區，而難以減少由井擷取區所導致的晶片面積損失。
本發明之一目的就是在提出一種形成積體電路的方法，藉以減少由井擷取區所導致的晶片面積損失。
根據本發明之實施例，一種形成積體電路的方法包含：形成一罩幕層於一閘極電極線上，其中閘極電極線係在一半導體基材之一井區上；形成一第一開口於罩幕層中，其中閘極電極線之一部分和井區之一井擷取區係透過第一開口而被暴露出；以及透過第一開口去除閘極電極線之此部分。
根據本發明之其他實施例，一種形成積體電路的方法包含：毯覆式形成一罩幕層於一半導體晶圓上。此半導體晶圓包含：複數個閘極電極線，此些閘極電極線包含複數個虛設閘極電極線和複數個主動閘極電極線，其中此些閘極電極線係相互平行，並具有一相同的間距；一井區；井區之一井擷取區，其中井擷取區包含閘極電極線其中兩相鄰者之一部分；以及一主動區，其中此些閘極電極線其中一者和主動區形成一電晶體。此方法更包含：形成一開口於罩幕層中，以暴露出前述之其中一個閘極電極線和井擷取區；蝕刻由此開口所暴露出之此些閘極電極線的複數個部分；形成一層間介電質(ILD)於此些閘極電極線和井擷取區上；以及形成一接觸窗插塞(Plug)於層間介電質中並電性連接至井擷取區。
根據本發明之其他實施例，一種形成積體電路的方法包含：毯覆式形成一罩幕層於一半導體晶圓上，其中半導體晶圓包含：複數個閘極電極線，此些閘極電極線包含複數個虛設閘極電極線和複數個主動閘極電極線，其中此外些閘極電極線係相互平行，並具有一相同的間距。此半導體晶圓更包含：一P井擷取區和一N井擷取區，其係分別直接位於P井區和N井區上。此方法更包含：形成一第一開口和一第二開口於罩幕層中，其中P井擷取區和其中二個閘極電極線係透過第一開口而被暴露出，而N井擷取區和其中額外二個閘極電極線係透過第二開口而被暴露出。然後，蝕刻由第一開口和第二開口所暴露出之此些閘極電極線的複數個部分。形成一層間介電質(ILD)於此些閘極電極線、P井擷取區和N井擷取區上。分別形成一第一接觸窗插塞和一第二接觸窗插塞於層間介電質中並電性連接至P井擷取區和N井擷取區。
由以上本發明之實施例可知，應用本發明可減少由井擷取區所導致的晶片面積損失。
以下詳細討論本揭露之實施例的製作和使用。然而，應理解的是，此些實施例提供許多可應用的概念，其可被體現於各式各樣的特定內容中。所討論的特定實施例僅為說明，並非要限制本揭露之範圍。
根據一實施例，提供一種形成接觸窗插塞(Contact Plug)以存取井擷取區的方法。先繪示製造各種實施例之中間階段，然後再討論實施例之各種變異。在遍及各種圖示和例示性實施例中，類似的元件符號係用以指定類似的元件。
第1A圖、第1B圖和第1C圖係繪示根據一部分之晶圓100的頂視示意圖和剖視示意圖。在一例示實施例中，晶圓100包含半導體基材20(未繪示於第1A圖中，請參照第1B圖和第1C圖)。多個P井區22和N井區24係形成於半導體基材20中。多個隔離區26係形成於P井區22和N井區24中。在一例示實施例中，隔離區26係淺溝渠(Shallow Trench Isolation；STI)隔離區，因而此後另稱為STI區26。
多個主動區28(包含28A和28B)係形成於P井區22和N井區24中，並可被STI區26所包圍。因此，主動區28的圖案係被STI區26所定義。主動區28A係部分之P井區22，因而是P型。主動區28B係部分之N井區22，因而是N型。
複數個閘極電極線30(包含30A和30B)係形成於P井區22、N井區24和STI區26上。在一實施例中，閘極電極線30係由多晶矽(POLY)所形成，因而在整個說明敘述中稱為POLY線30，雖然閘極電極線30亦可由其他導電材料(如金屬、金屬矽化物或類似物)所形成。多個POLY線30為具有相互平行之長度方向的平行線。再者，POLY線30可具有相同的間距P，POLY線30亦可具有相互不同之間距。POLY線30包含跨越過主動區28A和/或主動區28B的主動POLY線30A。因此，主動POLY線30A形成電晶體的閘極電極。例如：主動POLY線30A形成具有P型主動區28A之N型金氧半導體(nMOS)，並形成具有N型主動區28B之P型金氧半導體(PMOS)。POLY線30更包含不跨越過主動區28A和/或主動區28B的虛設(Dummy) POLY線30B。虛設POLY線30B並不形成任何電晶體之閘極電極，且可在各自之積體電路的電源被開啟時電氣浮接。
多個井擷取區36，其包含P井擷取區36A和N井擷取區36B，係分別形成在P井區22和N井區24的表面上(請參照第1B圖和第1C圖)。在一實施例中，每一個井擷取區36包含兩相鄰POLY線30間之一部分，其可為主動POLY線30A和/或虛設POLY線30B。井擷取區36亦可延伸至直接位於POLY線30的下方，其亦可為主動POLY線30A和/或虛設POLY線30B。再者，一或多個井擷取區36(如井擷取區36B)可延伸至幾個POLY線間之間隙(Inter-poly-line Spacings)。
第1B圖係繪示第1A圖所示之結構的剖視示意圖，其中此剖視示意圖係由第1A圖中之平面橫越線1B-1B獲得。第1C圖係繪示由第1A圖中之平面橫越線1C-1C所獲得之剖視示意圖。
請參照第2B圖和第2C圖，形成POLY切割層44，第2B圖和第2C圖係繪示第2A圖(頂視示意圖)所示之結構的剖視示意圖，其中剖視示意圖係分別由第2A圖中之平面橫越線2B-2B和2C-2C所獲得。在一實施例中，POLY切割層44係由光阻所形成，雖然其亦可由如氮化矽之硬罩幕所形成。在整個說明敘述中，POLY切割層44另稱為罩幕層，此係因為其係做為圖案化POLY線30的罩幕。POLY切割層44可被毯覆式形成，以覆蓋整個晶圓100。然後，圖案化毯覆式POLY切割層44，並形成POLY切割開口50A和50B，且透過POLY切割開口50A和50B暴露出井擷取區36/36A/36B。
請參照第2A圖，POLY切割開口50A包含第一部分和第二部分，其第一部分具有大於第二部分之寬度W2的寬度W1。可理解的是，在第2A圖中，POLY切割層44實際上覆蓋大部分之晶圓100，而只有繪示為POLY切割開口50的部分未被覆蓋。POLY切割開口50A之第一部分和第二部分形成一T形。寬度W1亦大於P井擷取區36A之寬度W3，其中寬度W1、W2和W3係由平行於POLY線30之長度方向來量測。第二部分較第一部分窄的原因之一是：第一部分必須大於P井擷取區36A，以使整個P井擷取區36A透過POLY切割開口50A被暴露出，而為遵守最少面積損失的設計規則，POLY切割開口50A的第二部分被製作成較窄。除P井擷取區36A外，多個部分之POLY線30亦透過POLY切割開口50A被暴露出。在一實施例中，如第2A圖所示，POLY線30之被暴露部分包含多個部分之主動POLY線30A和/或部分之虛設POLY線30B。
POLY切割開口50B可亦包含第一部分和第二部分，其第一部分具有大於第二部分之寬度W4的寬度W5。因此，第一部分和第二部分形成一T形。寬度W4亦可大於N井擷取區36B之寬度W6，而整個N井擷取區36B可透過POLY切割開口50B被暴露出。寬度W4、W5和W6亦係由平行於POLY線30之長度方向來量測。除N井擷取區36B外，多個部分之POLY線30亦透過POLY切割開口50B被暴露出。在一實施例中，如第2A圖所示，POLY線30之被暴露部分包含多個部分之主動POLY線30A和部分之虛設POLY線30B。複數個POLY線30之端部亦可透過POLY切割開口50B被暴露出。
請參照第3圖，蝕刻透過POLY切割開口50/50A/50B被暴露出之部分POLY線30。在此例示實施例中，延伸在於兩個主動區28A上方之其中一個POLY線30A可被分開成兩個部分，每一個部分延伸至直接位於其中一個主動區28A上。因此，藉由蝕刻此部分之POLY線30A，分開兩個電晶體之閘極電極，其每一者係形成在其中一個主動區28A上和被蝕刻之POLY線30的一部分上。透過POLY切割開口50B被暴露出之POLY線30的端部亦被蝕刻。
第4A圖和第4B圖係繪示POLY切割層44的去除；重摻雜區37A/37B和矽化物區42A/42B的形成；層間介電質(Inter-layer Dielectric；ILD)52和接觸窗插塞54A和54B的形成。可理解的是，雖然在一些實施例中，重摻雜區37A/37B、源極/汲極區38A/38B、和矽化物區42A/42B係繪示為在POLY切割層44的去除後形成，但在其他實施例中，此些元件之部分或全部亦可在POLY切割層44的形成前形成。如第4A圖和第4B圖所示，首先，去除POLY切割層44。進行P型雜質植入，以使P井擷取區36A包含位於P井區22之一部分上並與其接觸之重摻雜區37A。重摻雜區37A可被摻雜有P型雜質至高於例如約1019 /cm3 的雜質濃度。P型雜質植入亦導致形成源極和汲極區(此後稱為源極/汲極區)38A於主動區28A中，其中源極/汲極區38A和主動POLY線30A形成nMOS電晶體40A，其可包含平行連接之複數個次電晶體，而每一個次電晶體係由一個POLY線30A和各自之源極/汲極區38A所形成。
在一N型雜質植入後，N井擷取區36B包含位於N井區24上並與其接觸之重摻雜區37B。重摻雜區37B可被摻雜有N型雜質至高於例如約1019 /cm3 的雜質濃度。N型雜質植入亦導致形成源極/汲極區38B於主動區28B中，其中源極/汲極區38B和主動POLY線30A形成P型電晶體40B，其可包含平行連接之複數個次電晶體，而每一個次電晶體係由一個POLY線30A和各自之源極/汲極區38B所形成。亦可使用例如：金屬矽化製程來形成金屬矽化物區42A和42B，其中金屬矽化物區42A和42B係分別直接位於下方之重摻雜區37A和37B上並與其接觸。
然後，形成ILD 52，接著再形成接觸窗插塞54A和54B。如第4A圖所示，接觸窗插塞54A係直接形成在P井擷取區36A上並與其電性連接。此外，矽化物區42A可實際接觸至接觸窗插塞54A。如第4B圖所示，接觸窗插塞54B係直接形成在N井擷取區36B上並與其電性連接。另外，矽化物區42B可實際接觸至接觸窗插塞54B。在第4A圖和第4B圖所示之結構中，虛設POLY線30B可不連接至任何接觸窗插塞，並可為電氣浮接。
第5圖係繪示根據另一實施例之POLY切割層44和POLY切割開口50A和50B的頂視示意圖。除非另特別指定，否則本實施例中之參考符號係類似於第1A圖至第4B圖所示之實施例中的元件，除了POLY切割開口50A和50B包含雙T形開口(如繪示為50B所示)外，本實施例基本上係與第1A圖至第4B圖所示之實施例相同。類似於第2A圖所示，POLY切割層44實際上覆蓋大部分之晶圓100，而只有繪示為POLY切割開口50的部分未被覆蓋住。POLY切割開口50B之寬部(具有寬度W4)形成第一T形，其左邊有POLY切割開口50A的窄部(具有寬度W5)。此外，寬部與在其右邊之POLY切割開口50A的又一窄部(亦具有寬度W5)形成第二T形。在本實施例中之製程步驟可參照第1A圖至第4B圖，如形成POLY切割層44；形成POLY切割開口50；去除POLY線30之暴露部分；去除POLY切割層44；以及形成接觸窗插塞54A/54B。
請參照第3圖和第5圖，其被觀察到，井擷取區36並不一定要形成於兩個虛設POLY線30B之間。反而，井擷取區36可形成於緊鄰POLY線30A，此些POLY線30A亦用以形成電晶體的閘極電極。因此，不需要形成額外的虛設POLY線30B及***井擷取區36於此些額外的虛設POLY線30B間。因而節省晶片面積。藉由使用這些實施例，可節省標準晶胞(Standard Cell)之晶片面積超過20%。
雖然已詳述本發明之實施例和其優點，應理解的是，在不偏離後附申請專利範圍所界定之本發明的精神與範圍下，當可在此進行各種改變、取代以及修正。此外，本申請案之範圍並非意圖限制在說明書所描述之製程、機械、製造、物質成分、手段、方法以及步驟的特定實施例中。任何在此技術領域中具有通常知識者，將可輕易從本發明之揭露中了解到，現存或日後所發展出之可與上述之對應的實施例執行實質相同之功能、或達到實質相同之結果的製程、機械、製造、物質成分、手段、方法或步驟，可依據本發明來加以應用。因此，所附之申請專利範圍係用以將這類製程、機械、製造、物質成分、手段、方法或步驟涵括在其範圍內。
20．．．半導體基材
22．．．P井區
24．．．N井區
26．．．隔離區
28．．．主動區
28A．．．P型主動區
28B．．．N型主動區
30．．．閘極電極線
30A．．．主動POLY線
30B．．．虛設POLY線
36．．．井擷取區
36A．．．P井擷取區
36B．．．N井擷取區
37A．．．重摻雜區
37B．．．重摻雜區
38A．．．源極/汲極區
38B．．．源極/汲極區
44．．．POLY切割層
50．．．POLY切割開口
50A．．．POLY切割開口
50B．．．POLY切割開口
100．．．晶圓
P．．．間距
W1．．．寬度
W2．．．寬度
W3．．．寬度
W4．．．寬度
W5．．．寬度
W6．．．寬度
為了更完全了解本發明及其優點，現結合所附圖式而參照以上之描述，其中：
第1A圖、第1B圖和第1C圖係繪示根據一電路之頂視示意圖和剖視示意圖，此電路包含平行閘極電極線、P井擷取區和N井擷取區。
第2A圖、第2B圖和第2C圖係繪示一電路之頂視示意圖和剖視示意圖，包含有POLY切割開口之POLY切割層係形成在如第1A圖所示之結構上。
第3圖係繪示從POLY切割開口去除閘極電極線。
第4A圖和第4B圖係繪示接觸窗插塞的形成。
第5圖係繪示形成在一電路和形成在此電路上之POLY切割層的頂視示意圖，其中POLY切割層包含雙T形POLY切割開口。
22．．．P井區
24．．．N井區
26．．．隔離區
28．．．主動區
28A．．．P型主動區
28B．．．N型主動區
30．．．閘極電極線
30A．．．主動POLY線
30B．．．虛設POLY線
36．．．井擷取區
36A．．．P井擷取區
36B．．．N井擷取區
100．．．晶圓
P．．．間距

Claims (13)

  1. 一種形成積體電路的方法，包含：形成一罩幕層於一閘極電極線上，其中該閘極電極線係在一半導體基材之一井區上；形成一第一開口於該罩幕層中，其中該閘極電極線之一部分和該井區之一井擷取(Pickup)區係透過該第一開口而被暴露出；以及透過該第一開口去除該閘極電極線之該部分。
  2. 如請求項1所述之形成積體電路的方法，其中該第一開口包含一第一部分和一第二部分，而該第一部分具有一第一寬度，該第一寬度大於該第二部分之一第二寬度，其中該第一寬度和該第二寬度的量測係沿著與該閘極電極線之一長度方向平行的一方向。
  3. 如請求項2所述之形成積體電路的方法，其中該第一開口更包含一第三部分，該第三部分具有小於該第一寬度之一寬度，該第二部分和該第三部分係位於該第一部分之相對側上。
  4. 如請求項1所述之形成積體電路的方法，其中該閘極電極線為未連接至任何電晶體之一閘極電極的一虛設(Dummy)閘極線。
  5. 請求項1所述之形成積體電路的方法，其中該閘極電極線係一主動閘極線，該主動閘極線係連接至一第一電晶體之一第一閘極電極，該閘極電極線更連接至一第二電晶體之一第二閘極電極，而在該去除的步驟後，該第一閘極電極與該第二閘極電極相互斷開。
  6. 請求項1所述之形成積體電路的方法，其中在該形成該第一開口的步驟後，一虛設閘極線和一主動閘極線二者係透過該第一開口而被暴露出，其中該井擷取區包含該虛設閘極線和該主動閘極線間之一部分。
  7. 請求項1所述之形成積體電路的方法，其中在該去除的步驟後，該方法更包含：形成一層間介電質(Inter-layer Dielectric；ILD)於該閘極電極線之一其餘部分上；以及形成一接觸窗(Contact)於該層間介電質中並電性連接至該井擷取區。
  8. 請求項1所述之形成積體電路的方法，其中該井區係一P井區，該方法更包含：在進行該形成該第一開口的步驟的一時間上，同時形成一第二開口於該罩幕層中，其中一額外閘極電極線之一部分和一N井區之一井擷取區係透過該第二開口而被暴露出；以及透過該第二開口去除該額外閘極電極線之該部分。
  9. 一種形成積體電路的方法，包含：毯覆式形成一罩幕層於一半導體晶圓上，其中該半導體晶圓包含：複數個閘極電極線，包含複數個虛設閘極電極線和複數個主動閘極電極線，其中該些閘極電極線係相互平行，並具有一相同的間距(Pitch)；一井區；該井區之一井擷取區，其中該井擷取區包含該些閘極電極線其中兩相鄰者之一部分；以及一主動區，其中該些閘極電極線其中一者和該主動區形成一電晶體；形成一開口於該罩幕層中，以暴露出該些閘極電極線其中該者和該井擷取區；蝕刻由該開口所暴露出之該些閘極電極線的複數個部分，其中在該蝕刻步驟後，全部之該井擷取區係透過該開口而被暴露出，而該開口具有一T形，該T形包含具有一第一寬度之一第一部分和具有一第二寬度之一第二部分，該第二寬度係小於該第一寬度，而該井擷取區係透過該開口之該第一部分而被暴露出；形成一層間介電質於該些閘極電極線和該井擷取區上；以及形成一接觸窗插塞於該層間介電質中並電性連接至該井擷取區。
  10. 一種形成積體電路的方法，包含：毯覆式形成一罩幕層於一半導體晶圓上，其中該半導體晶圓包含：複數個閘極電極線，包含複數個虛設閘極電極線和複數個主動閘極電極線，其中該些閘極電極線係相互平行，並具有一相同的間距；一P井區和一N井區；以及一P井擷取區和一N井擷取區，分別直接位於該P井區和該N井區上；形成一第一開口和一第二開口於該罩幕層中，其中該P井擷取區和該些閘極電極線其中二者係透過該第一開口而被暴露出，而該N井擷取區和該些閘極電極線其中額外二者係透過該第二開口而被暴露出；蝕刻由該第一開口和該第二開口所暴露出之該些閘極電極線的複數個部分；形成一層間介電質於該些閘極電極線、該P井擷取區和該N井擷取區上；以及分別形成一第一接觸窗插塞和一第二接觸窗插塞於該層間介電質中並電性連接至該P井擷取區和該N井擷取區。
  11. 請求項10所述之形成積體電路的方法，更包含：一P-型電晶體，包含一第一源極/汲極區；以及一N-型電晶體，包含一第二源極/汲極區，其中該第一源極/極汲區包含位於該些閘極電極線其中該額外二者間之一部分，而該第二源極/汲極區包含位於該些閘極電極線其中該二者間之一部分。
  12. 請求項10所述之形成積體電路的方法，其中該些閘極電極線其中該二者包含一第一虛設閘極和一第一主動閘極線，而該些閘極電極線其中該額外二者包含一第二虛設閘極和一第二主動閘極線。
  13. 請求項10所述之形成積體電路的方法，其中該些閘極電極線包含一主動閘極線，該主動閘極線係透過該第一開口和該第二開口其中一者而被暴露出，該主動閘極線包含二部分，該二部分形成二電晶體之閘極電極，而在該蝕刻步驟進行期間，去除該二部分間之該主動閘極線之一部分。
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