CN111370310B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括至少一个器件单元区，每一个器件单元区适于形成有源器件；在每一个器件单元区中，在基底内形成阱区，在所述阱区内形成至少两个相隔离的掺杂区；在每一个所述器件单元区中，在所述阱区内形成至少一个体接触区，所述体接触区的掺杂类型和所述阱区的掺杂类型相同；其中，形成所述掺杂区和体接触区后，所述体接触区位于所述掺杂区内，所述体接触区通过相对应的掺杂区与其他掺杂区相隔离，且所述体接触区底部与所述阱区相接触。本发明在不影响半导体结构正常工作的同时，缩短了半导体结构工作时所形成体区与外部电路的电连接距离。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
浮体效应(floating body effect)是影响器件性能的因素之一。浮体效应会引起科克(kink)效应、漏极击穿电压降低、反常亚阈值斜率等现象，从而使所形成器件性能的恶化。
由于浮体效应会对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是半导体领域研究的热点。为了抑制的浮体效应，目前常用的一种方法是采用体接触的方式，使处于电学浮空状态的体区和外部相接触，从而使累积的电荷得以释放，从而缓解浮体效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，以改善半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括至少一个器件单元区，每一个所述器件单元区适于形成有源器件；在每一个所述器件单元区中，在所述基底内形成阱区；在每一个所述器件单元区中，在所述阱区内形成至少两个相隔离的掺杂区；在每一个所述器件单元区中，在所述阱区内形成至少一个体接触区，所述体接触区的掺杂类型和所述阱区的掺杂类型相同；其中，形成所述掺杂区和体接触区后，所述体接触区位于所述掺杂区内，所述体接触区通过相对应的掺杂区与其他掺杂区相隔离，且所述体接触区底部与所述阱区相接触。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括至少一个器件单元区，每一个所述器件单元区适于形成有源器件；阱区，位于每一个所述器件单元区的所述基底内；至少两个相隔离的掺杂区，位于每一个所述器件单元区的所述阱区内；至少一个体接触区，位于每一个所述器件单元区的所述掺杂区内，所述体接触区通过相对应的掺杂区与其他掺杂区相隔离，所述体接触区底部与所述阱区相接触，且所述体接触区的掺杂类型和所述阱区的掺杂类型相同。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在每一个器件单元区的阱区内形成至少两个相隔离的掺杂区、以及至少一个体接触区，所述体接触区位于掺杂区内，所述体接触区通过相对应的掺杂区与其他掺杂区相隔离；与所述体接触区和掺杂区相隔离的方案相比，通过使所述体接触区位于掺杂区内，并使所述体接触区通过相对应的掺杂区与其他掺杂区相隔离，不仅有利于减小所形成半导体结构的面积，以提高所形成半导体结构的集成度，而且在不影响所形成半导体结构正常工作的同时，减小了所述体接触区与半导体结构工作时所形成体区(body)之间的距离，相应缩短了体区与外部电路的电连接距离，从而改善了体区的外接效果(例如：接地效果)，进而改善了所形成半导体结构的性能。
可选方案中，在层间介质层内形成露出掺杂区的导电通孔后，对部分导电通孔露出的掺杂区进行掺杂处理，在所述掺杂区中形成体接触区；在形成体接触区的掺杂工艺过程中，通常包括形成图形化的光刻胶层的步骤，所述层间介质层也能够起到阻挡离子的作用，相应降低了对光刻工艺精度的要求，增大了光刻工艺的工艺窗口，而且，当所形成的有源器件为同一导电类型(例如：均为NMOS晶体管)时，还可以采用无掩膜的方式形成所述掺杂区，相应省去了一张光罩(mask)，降低了工艺成本。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3是另一种半导体结构的形成方法对应的结构示意图；
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
图17至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图19是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，通常通过在半导体结构中形成体接触区的方式，改善浮体效应。但是，目前半导体结构的性能仍有待提高。现以NMOS晶体管为例，结合一种半导体结构的形成方法分析其性能有待提高的原因。
参考图1至图2，示出了一种半导体结构的形成方法中各步骤对应的结构示意图，图1是俯视图(未示意出基底、阱区和隔离结构)，图2是图1沿AA1割线的剖面图。
结合参考图1和图2，提供基底10，在所述基底10内形成阱区20和多个分立的隔离结构11，所述阱区20的掺杂类型为P型；形成所述阱区20和隔离结构11后，在所述阱区20对应的基底10上栅极结构30。
继续参考图1和图2，进行N型掺杂(NPLUS)处理(掺杂区域如图1中虚线框41包围区域所示)，在栅极结构30两侧的阱区20内形成源漏掺杂区40；进行P型掺杂(PPLUS)处理(掺杂区域如图1中虚线框51包围区域所示)，在任一源漏掺杂区40远离栅极结构30一侧的阱区20内形成体接触区50。
当半导体结构工作时，晶体管正下方(即栅极结构30和源漏掺杂区40正下方)的阱区20内形成体区，该体区通过位于晶体管一侧的体接触区50实现外接(例如：接地)。由于源漏掺杂区40和体接触区50相隔离，因此，体接触区50与半导体结构工作时所形成体区之间的距离较大，且所述体区至体接触区50的电流流通路径上存在电阻，从而降低了体区与外部电路的电连接效果，且晶体管的面积越大，该路径越长，体区与外部电路的电连接效果越差，从而导致半导体结构的性能下降。而且，所述源漏掺杂区40和体接触区50相隔离，所述体接触区50相应还会占据基底10面积，不利于半导体结构集成度的提高。
为了改善上述问题，提出了另一种形成方法。参考图3，示出了另一种半导体结构的形成方法对应的结构示意图。为了便于图示，图3仅示意出栅极结构、源漏掺杂区和体接触区。
参考图3，在阱区(图未示)对应的基底(图未示)上形成栅极结构30a，所述栅极结构30a的延伸方向为第一方向(如图3中xx1方向所示)。
继续参考图3，在所述第一方向上，对部分栅极结构30a两侧的阱区(图未示)进行N型掺杂(NPLUS)处理(掺杂区域如图3中虚线框41a包围区域所示)，在所述栅极结构30a两侧的阱区内形成源漏掺杂区40a；在所述第一方向上，对剩余栅极结构30a两侧的阱区(图未示)进行P型掺杂(PPLUS)处理(掺杂区域如图3中虚线框51a包围区域所示)，在剩余栅极结构30a两侧的阱区内形成体接触区50a。
在所述第一方向上，体接触区50a和源漏掺杂区40a的侧壁相接触，从而在减小基底10面积的同时，缩短了半导体结构工作时所形成体区与外部电路的电连接路径。但是，体接触区50a占用了源漏掺杂区40a的面积，导致半导体结构的沟道宽度W变小，从而导致半导体结构工作时的饱和电流(Idsat)变小。
为了解决所述技术问题，本发明实施例在每一个器件单元区的阱区内形成至少两个相隔离的掺杂区以及至少一个体接触区，体接触区位于掺杂区内，体接触区通过相对应的掺杂区与其他掺杂区相隔离，这不仅有利于减小所形成半导体结构的面积，以提高半导体结构的集成度，而且在不影响半导体结构正常工作的同时，减小了体接触区与半导体结构工作时所形成体区之间的距离，相应缩短了体区与外部电路的电连接距离，从而改善了体区的外接效果(例如：接地效果)，进而改善了所形成半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底100，包括器件单元区100S，每一个所述器件单元区100S适于形成有源器件。
所述基底100用于为半导体结构的形成提供工艺平台。
本实施例中，所述基底100包括器件单元区100S，每一个所述器件单元区100S用于形成一个有源器件。其中，有源器件指的是：需在外加适当偏置电压情况下才能正常工作的器件。为了便于图示，仅示意出一个器件单元区100S。
本实施例中，所形成的有源器件为MOS晶体管。在其他实施例中，所述基底还可用于形成其他类型的有源器件，例如：二极管、三极管等。本实施例中，以所形成的MOS晶体管为NMOS晶体管为例进行说明。
本实施例中，以所形成的半导体结构为平面结构为例进行说明，所述基底100为平面衬底。在其他实施例中，所形成的所述半导体结构也可以为鳍式场效应管，相应的，所述基底包括衬底以及位于衬底上的多个分立的鳍部。
本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
继续参考图4，在每一个所述器件单元区100S中，在所述基底100内形成阱区120。
所形成有源器件中的掺杂区(例如：源漏掺杂区)形成于所述阱区120内。其中，当器件开启后，器件正下方的阱区120内会形成体区。
根据所形成半导体结构的类型，阱区120内的掺杂离子可以为P型离子或N型离子。本实施例中，半导体结构为NMOS晶体管，因此，所述阱区120的掺杂类型为P型，即阱区120内的掺杂离子为P型离子。
具体地，形成阱区120的步骤包括：在基底100上形成第一图形层(图未示)，用于定义阱区120的区域；以第一图形化层为掩膜，对第一图形层露出的基底100掺杂相应离子类型的离子，形成阱区120；去除第一图形层。
本实施例中，所述第一图形化层为图形化的光刻胶层，通过涂布工艺和光刻工艺所形成。在其他实施例中，所述第一图形化层还可以为其他类型的掩膜。
本实施例中，所述基底100内还形成有多个隔离结构101，用于定义有源区(activearea，AA)。所述隔离结构101用于对相邻器件起到电隔离的作用。
为此，本实施例中，所述阱区101形成于相邻隔离结构101之间。
具体地，形成所述隔离结构101的步骤包括：在基底100表面形成第二图形层(图未示)，用于定义隔离结构101的尺寸和位置；以所述第二图形层为掩膜，刻蚀基底100，在基底100内形成隔离沟槽；去除所述第二图形层；去除所述第二图形层后，在所述隔离沟槽内填充介质材料，形成隔离结构101。
对所述第二图形层的具体描述，可参考前述对第一图形层的相关描述，在此不再赘述。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
本实施例中，在形成所述隔离结构101之后，在所述基底100内形成所述阱区120。在其他实施例中，也可以在形成所述阱区之后，形成所述隔离结构。
结合参考图5至图7，图5是基于图4的剖面图，图6是基于图5的俯视图(仅示意出栅极结构和掺杂区)，图7是图6沿BB1割线的剖面图，在每一个器件单元区100S中，在所述阱区120(如图7所示)内形成至少两个相隔离的掺杂区300。
本实施例中，所述基底100用于形成MOS晶体管，因此，在每一个器件单元区100S中，掺杂区300的数量为两个，掺杂区300作为源漏掺杂区。相应的，掺杂区300的掺杂类型和阱区120的掺杂类型相反。
本实施例中，所形成的MOS晶体管为NMOS晶体管，因此，掺杂区300的掺杂类型为N型，即掺杂区300内的掺杂离子为N型离子。在另一实施例中，当所形成的MOS晶体管为PMOS晶体管时，掺杂区的掺杂类型相应为P型。
相应的，结合参考图5，形成所述阱区120后，形成所述掺杂区300(如图6所示)之前，还包括：在所述阱区120对应的基底100上形成栅极结构200。
本实施例中，所述栅极结构200用于控制所形成晶体管沟道的导通与截断。
其中，根据实际情况，所述栅极结构200可以为多晶硅栅(poly gate)结构或金属栅(metal gate)结构。在其他实施例中，所述栅极结构还可以为伪栅结构(poly gate)，用于为后续形成晶体管实际所需的栅极结构占据空间位置。
继续参考图5，需要说明的是，形成所述栅极结构200之后，还包括：在所述栅极结构200的侧壁上形成侧墙250。
所述侧墙250用于定义后续掺杂区300(如图6所示)的形成区域。
所述侧墙250的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙250可以为单层结构或叠层结构。本实施例中，所述侧墙250为单层结构，所述侧墙250的材料为氮化硅。
相应的，继续参考图6和图7，形成所述掺杂区300的步骤包括：以所述侧墙250为掩膜，在所述栅极结构200两侧的阱区120内形成所述掺杂区300。
本实施例中，对阱区120进行采用第一掺杂处理，在所述阱区120内形成所述掺杂区300。
具体地，所述第一掺杂处理的工艺为离子注入(implant)工艺。本实施例中，所形成的MOS晶体管为NMOS晶体管，因此，在所述第一掺杂处理的步骤中，对所述阱区120进行N型掺杂(NPLUS)处理(掺杂区域如图6中虚线框310包围区域所示)。在其他实施例中，当所形成的MOS晶体管为PMOS晶体管时，所述第一掺杂处理相应为P型掺杂(PPLUS)处理。
需要说明的是，当所述基体用于形成同一导电类型的器件时(例如：均为NMOS晶体管或者均为PMOS晶体管)，可采用无掩膜的方式进行所述第一掺杂处理；当所述基体用于形成不同导电类型的晶体管时，相应利用掩膜(mask)，对特定区域的基底100掺杂相应离子类型的离子。
本实施例中，通过合理设定所述第一掺杂处理的离子掺杂浓度和掺杂深度，使所形成半导体结构的电学能够满足工艺需求。
结合参考图8至图13，在每一个所述器件单元区100S中，在所述阱区120内形成至少一个体接触区400(如图13所示)，所述体接触区400的掺杂类型和阱区120的掺杂类型相同。
本实施例中，形成掺杂区300和体接触区400后，体接触区400位于掺杂区300内，体接触区400通过相对应的掺杂区300与其他掺杂区300相隔离，且体接触区400底部与阱区120相接触。
所述体接触区400底部与阱区120相接触，用于实现器件工作时所形成体区与外部电路的连接。具体地，在器件工作时，所述体接触区400用于释放体区内累积的电荷，从而达到抑制浮体效应的目的，提高半导体结构的性能。
所述体接触区400位于掺杂区300内，且所述体接触区400通过相对应的掺杂区300与其他掺杂区300相隔离，与体接触区和掺杂区相隔离的方案相比，这不仅有利于减小所形成半导体结构的面积，以提高所形成半导体结构的集成度，而且在不影响半导体结构正常工作的同时，减小了所述体接触区400与体区之间的距离，相应缩短了体区与外部电路的电连接距离，从而改善了体区的外接效果(例如：接地效果)，进而改善了所形成半导体结构的性能。
本实施例中，在所述栅极结构200的一侧形成所述体接触区400。在其他实施例中，根据工艺需求，也可以在栅极结构两侧形成所述体接触区。
本实施例中，所述体接触区400通过相对应的掺杂区300与另一掺杂区300相隔离，因此，晶体管沟道区域不会受到影响，即不影响导体结构的正常工作。
具体地，形成体接触区400的步骤包括：形成掺杂区300之后，对部分区域的掺杂区300进行第二掺杂处理，在掺杂区300中形成体接触区400。
本实施例中，体接触区400顶面和掺杂区300顶面相齐平，从而降低了形成体接触区400的工艺难度，并降低体接触区400与后续所形成导电结构实现电连接的难度。
本实施例中，所述第二掺杂处理的工艺为离子注入工艺。
本实施例中，阱区120的掺杂类型为P型，体接触区400的掺杂类型相应为P型，即体接触区400内的掺杂离子为P型离子。在其他实施例中，当所形成的器件为PMOS晶体管时，所述体接触区的掺杂类型相应为N型。
由于掺杂区300内的掺杂离子为N型离子，为了使体接触区400对应区域反型为P型，第二掺杂处理的离子掺杂浓度大于第一掺杂处理的离子掺杂浓度。
而且，为了使体接触区400底部与阱区120相接触，第二掺杂处理的掺杂深度大于或等于第一掺杂处理的掺杂深度。也就是说，形成体接触区400后，体接触区400底部与掺杂区300底部相齐平或者低于掺杂区300底部。本实施例中，示意出了所述体接触区400底部与掺杂区300底部相齐平的情况。
相应的，在所述第二掺杂处理的步骤中，所述第二掺杂处理的注入能量不宜过小，也不宜过大。如果注入能量过小，则所述第二掺杂处理的掺杂深度容易过小，所述体接触区400底部与阱区120无法接触的概率较高；如果注入能量过大，则容易导致靠近所述体接触区400顶部的位置处未掺杂有离子，从而降低后续所述体接触区400与导电结构的电连接效果。为此，本实施例中，所述第二掺杂处理的注入能量为30KeV至100KeV。
其中，在实际制造过程中，根据器件的性能需求以及所述掺杂区300的掺杂浓度和掺杂深度，合理设定所述第二掺杂处理的掺杂浓度和掺杂深度。
需要说明的是，在其他实施例中，也可以利用掩膜，分别对掺杂区和体接触区对应区域的阱区进行掺杂处理，从而分别形成所述掺杂区和体接触区。在该实施例中，在设定所述第二掺杂处理的工艺参数时，则无需考虑反型的问题。
因此，在形成所述掺杂区之后形成所述体接触区，也可以在形成所述体接触区之后，形成所述掺杂区。
相应的，在该实施例中，形成掺杂区和体接触区的步骤包括：对阱区进行第一掺杂处理，在阱区内形成掺杂区，掺杂区在基底上的投影为环形；对所述环形围成的阱区进行第二掺杂处理，在阱区内形成体接触区；或者，对阱区进行第一掺杂处理，在阱区内形成体接触区；对体接触区周围的阱区进行第二掺杂处理，在阱区内形成环绕体接触区且与所述体接触区相接触的所述掺杂区。
本实施例中，为了降低形成所述体接触区400的工艺难度，形成所述体接触区400之前，还包括：
参考图8，在所述基底100上形成层间介质层102。
所述层间介质层102用于为后续导电结构的形成提供工艺平台，还用于对相邻半导体结构起到电隔离的作用。
本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅、氮氧化硅、低k介质材料(介电常数大于或等于2.5且小于3.9)或超低k介质材料(介电常数小于2.5)等绝缘材料。
本实施例中，所述层间介质层102形成于所述栅极结构200露出的基底100上，且覆盖所述栅极结构200的顶部。
结合参考图9和图10，图9是基于图8的俯视图，图10是图9沿CC1割线的剖面图，在所述层间介质层102内形成导电通孔112(如图10所示)，所述导电通孔112露出对应的所述掺杂区300。所述导电通孔112用于为后续形成电连接所述掺杂区300的导电结构提供空间位置。
具体地，采用干法刻蚀的方式，刻蚀所述栅极结构200两侧的层间介质层102，以形成所述导电通孔112。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高所述导电通孔112的侧壁形貌质量和尺寸精度。
需要说明的是，为了便于图示，图9仅示意出栅极结构200和掺杂区300，图9中的实线框122包围区域用于表征导电通孔112(如图10所示)的区域。
如图9所示，本实施例中，每一所述掺杂区300上的导电通孔112的横截面形状为长条状。
通过形成长条状的导电通孔112，能够增加后续导电结构与掺杂区300以及体接触区400的接触面积，从而降低导电结构与掺杂区300以及体接触区400的接触电阻；此外，还有利于增大第二掺杂处理的掺杂区域面积，从而改善体区的外接效果。
本实施例中，所述导电通孔112沿栅极结构200延伸方向(未标示)延伸。
相应的，结合参考图11至图13，图11是基于图9的俯视图，图12是图11沿DD1割线的剖面图，图13是图11沿EE1割线的剖面图，在形成所述体接触区400(如图13所示)的步骤中，对部分所述导电通孔112(如图13所示)露出的掺杂区300进行掺杂处理，在所述掺杂区300中形成所述体接触区400。
通过所述导电通孔112，限定了所述体接触区400的形成区域，易于使所述体接触区400形成于所述掺杂区300中。
其中，在形成体接触区400的过程中，通常包括形成图形化的光刻胶层的步骤，所述层间介质层102能够起到阻挡离子的作用，相应降低了对光刻工艺精度的要求，增大了光刻工艺的工艺窗口。而且，当所形成的半导体结构为同一导电类型(例如：均为NMOS晶体管)时，还可以采用无掩膜的方式形成所述掺杂区300，相应省去了一张光罩，降低了工艺成本。
具体地，形成所述体接触区400的步骤包括：在所述层间介质层102上形成掩膜层310(如图12或图13所示)，所述掩膜层310内形成有掩膜开口315(如图13所示)，所述掩膜开口315露出部分所述导电通孔112和部分层间介质层102；以所述掩膜层310为掩膜进行第二掺杂处理(掺杂区域如图11中虚线框410包围区域所示)，在所述掺杂区300中形成所述体接触区400。
需要说明的是，所述掩膜层310还填充于部分区域的导电通孔112中，使所述体接触区400所对应区域之外的掺杂区300仍用于作为源漏掺杂区，从而保障半导体结构的正常工作。
还需要说明的是，所述掩膜开口315不仅露出体接触区400对应区域的导电通孔112，还露出部分层间介质层102，从而降低对掩膜开口315的尺寸精度要求、降低了形成所述掺杂区300的工艺难度，且在所述层间介质层102的阻挡作用下，有效降低了第二掺杂处理对晶体管性能的影响。在其他实施例中，所述掩膜开口也可以仅露出所述体接触区对应区域的掺杂区。
本实施例中，所述导电通孔112的横截面形状为长条状，因此，在所述导电通孔112长度方向上的部分掺杂区300中形成所述体接触区400。其中，所述体接触区400在所述导电通孔112长度方向上位于所述导电通孔112的中部，也可以位于其任一端部。
本实施例中，所述导电通孔112在所述基底100表面的投影为第一矩形，所述体接触区400在所述基底100表面的投影为第二矩形，在所述第一矩形的长度方向上，所述第二矩形位于所述第一矩形的中部。在其他实施例中，根据所述掩膜开口的形成区域，所述第二矩形在所述第一矩形中的位置可沿第一矩形的长度方向移动，例如：所述第二矩形位于所述第一矩形的任一端部。
而且，本实施例中，一个掺杂区300中仅形成有一个体接触区400。在其他实施例中，一个掺杂区中还可以形成有多个相隔离的体接触区。
其中，根据工艺需求，合理设定所述掩膜开口315沿所述导电通孔112长度方向的开口尺寸，从而使体接触区400的形成区域满足工艺需求，并保障半导体结构的正常工作。
本实施例中，所述掩膜层310为图形化的光刻胶层，通过涂布工艺和光刻工艺所形成。在其他实施例中，所述掩膜层还可以为其他类型的掩膜。对所述掩膜层310的具体描述，可参考前述对第一图形层的相关描述，在此不再赘述。
为此，本实施例中，形成所述体接触区400之后，采用灰化或湿法去胶的方式去除所述掩膜层310。
结合参考图14至图16，图14是俯视图，图15是图14沿FF1割线的剖面图，图16是图14沿GG1割线的剖面图，形成体接触区400之后，还包括：在所述导电通孔112(如图10所示)内形成导电结构150(如图15或图16所示)。
所述导电结构150用于实现所述掺杂区300以及体接触区400与外部电路的电连接。本实施例中，所述导电结构150为接触孔插塞(contact，CT)。
所述体接触区400形成于所述导电通孔112露出的部分掺杂区300中，因此，所述掺杂区300和体接触区400通过同一导电结构150引出，从而缩短了体区与外部电路的电连接距离。
具体地，采用电镀工艺在所述导电通孔112内填充导电材料，以形成所述导电结构150。本实施例中，所述导电材料为钨。在其他实施例中，根据工艺需求，还可以选用其他导电材料。
需要说明的是，为了便于图示，图14仅示意出栅极结构200、掺杂区300和体接触区400，图14中的实线框152包围区域用于表征导电结构150的区域。
还需要说明的是，在另一些实施例中，所述有源器件还可以为二极管。相应的，在每一个所述器件单元区中，所述掺杂区的数量为两个，一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相同，另一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相反。在该实施例中，在所述两个掺杂区中的任一个或两个中形成所述体接触区。
在其他实施例中，在每一个器件单元区中，掺杂区数量还可以多于两个，例如：当有源器件为三极管时，掺杂区数量为三个。在该实施例中，使体接触区位于需实现体区外接的区域对应的任意掺杂区中即可。
对上述实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
图17至图18是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：如图17所示，在形成导电通孔(未标示)的步骤中，每一掺杂区300a上的导电通孔的横截面形状为圆形，且导电通孔的数量为多个。
需要说明的是，为了便于图示，图17仅示意出栅极结构200a和掺杂区300a，图17中的实线框122a包围区域用于表征导电通孔的区域。
相应的，参考图18，形成体接触区400a的步骤中，至少在一个导电通孔(未标示)露出的掺杂区300a中形成所述体接触区400a。
通过至少在一个导电通孔露出的掺杂区300a中形成所述体接触区400a，从而使所述体接触区400a形成于所述掺杂区300a中。
如涂18所示，本实施例中，仅对一个导电通孔露出的掺杂区300a进行掺杂处理，从而在一个导电通孔露出的掺杂区300a中形成体接触区400a。在其他实施例中，还可以利用掩膜对任意导电通孔露出的掺杂区进行掺杂处理，形成多个相隔离的体接触区，所述多个体接触区可位于栅极结构同侧，也可以位于栅极结构两侧。
对本实施例所述形成方法的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
相应的，本发明还提供一种半导体结构。继续参考图14至图16，示出了本发明半导体结构一实施例的结构示意图，图14是俯视图，图15是图14沿FF1割线的剖面图，图16是图14沿GG1割线的剖面图。
需要说明的是，为了便于图示，图14仅示意出栅极结构200、掺杂区300和体接触区400，图14中的实线框152包围区域用于表征导电结构150的区域。
所述半导体结构包括：基底100，包括器件单元区100S，每一个器件单元区100S适于形成有源器件；阱区120，位于每一个器件单元区100S的基底100内；至少两个相隔离的掺杂区300，位于每一个器件单元区100S的阱区120内；至少一个体接触区400，位于每一个器件单元区100S的掺杂区300内，体接触区400通过相对应的掺杂区300与其他掺杂区300相隔离，且体接触区400底部与阱区120相接触，体接触区400的掺杂类型和阱区120的掺杂类型相同。
本实施例中，基底100包括器件单元区100S，每一个所述器件单元区100S用于形成一个有源器件。为了便于图示，仅示意出一个器件单元区100S。
本实施例中，所述半导体结构为MOS晶体管。在其他实施例中，所述半导体结构还可以为其他类型的器件，例如：二极管、三极管等。本实施例中，以所述MOS晶体管为NMOS晶体管为例进行说明。
本实施例中，所述半导体结构为平面结构，所述基底100为平面衬底。在其他实施例中，所述半导体结构也可以为鳍式场效应管，相应的，所述基底包括衬底以及位于衬底上的多个分立的鳍部。本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为其他类型的衬底。
掺杂区300位于阱区120内，当器件开启后，器件的体区形成于器件正下方的阱区120内。阱区120内的掺杂离子可以为P型离子或N型离子。本实施例中，所述半导体结构为NMOS晶体管，因此，阱区120的掺杂类型为P型。
需要说明的是，本实施例中，所述基底100内还形成有多个隔离结构101，用于定义有源区。所述隔离结构101用于对相邻晶体管起到电隔离的作用。因此，所述阱区101位于相邻隔离结构101之间。
本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
本实施例中，所述半导体结构为MOS晶体管，因此，每一个器件单元区100S中的掺杂区300数量为两个，所述掺杂区300作为源漏掺杂区，即一个掺杂区300用于作为源区，另一掺杂区300用于作为漏区。相应的，掺杂区300的掺杂类型和阱区120的掺杂类型相反。
本实施例中，所述MOS晶体管为NMOS晶体管，因此，掺杂区300的掺杂类型为N型，即掺杂区300内的掺杂离子为N型离子。在其他实施例中，当所述MOS晶体管为PMOS晶体管时，掺杂区的掺杂类型相应为P型。
相应的，所述半导体结构还包括：栅极结构200，位于所述阱区120对应的基底100上。所述栅极结构200用于控制所形成晶体管沟道的导通与截断。其中，根据实际情况，所述栅极结构200可以为多晶硅栅结构或金属栅结构。
为此，所述两个掺杂区300位于所述栅极结构200两侧的所述阱区120内。
需要说明的是，所述栅极结构200的侧壁上形成有侧墙250，用于定义所述掺杂区300的形成区域。本实施例中，所述侧墙250的材料为氮化硅。
所述体接触区400底部与阱区120相接触，用于实现器件工作时所形成体区与外部电路的连接。具体地，在器件开启时，所述体接触区400用于释放体区内累积的电荷，从而达到抑制浮体效应的目的，提高半导体结构的性能。
所述体接触区400位于掺杂区300内，且所述体接触区400通过相对应的掺杂区300与其他掺杂区300相隔离，与体接触区和掺杂区相隔离的方案相比，不仅有利于减小半导体结构的面积，以提高集成度，而且在不影响半导体结构正常工作的同时，减小了所述体接触区400与体区之间的距离，相应缩短了体区与外部电路的电连接距离，从而改善了体区的外接效果(例如：接地效果)，进而改善了所形成半导体结构的性能。
本实施例中，阱区120的掺杂类型为P型，体接触区400的掺杂类型相应为P型，即体接触区400内的掺杂离子为P型离子。在其他实施例中，当MOS晶体管为PMOS晶体管时，所述体接触区的掺杂类型相应为N型。
本实施例中，所述体接触区400位于所述栅极结构200的一侧。在其他实施例中，根据工艺需求，所述体接触区也可以位于所述栅极结构两侧。
本实施例中，所述体接触区400通过相对应的掺杂区300与另一掺杂区300相隔离，因此，晶体管沟道区域不会受到影响，即不影响导体结构的正常工作。
具体地，所述体接触区400顶面和所述掺杂区300顶面相齐平，从而降低形成所述体接触区400的工艺难度。而且，所述体接触区400通常通过导电结构与外部电路实现电连接，通过使所述体接触区400顶面和所述掺杂区300顶面相齐平，还降低了所述体接触区400与导电结构实现电连接的难度。
此外，为了使所述体接触区400底部与所述阱区120相接触，所述体接触区400底部与所述掺杂区300底部相齐平或者低于所述掺杂区300底部。本实施例中，示意出了所述体接触区400底部与所述掺杂区300底部相齐平的情况。
本实施例中，所述半导体结构还包括位于所述基底100上的层间介质层102、以及贯穿所述层间介质层102的导电结构150，所述导电结构150电连接所述掺杂区300。
所述层间介质层102用于对相邻半导体结构起到电隔离的作用。本实施例中，所述层间介质层102的材料为氧化硅。在其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、低k介质材料或超低k介质材料等绝缘材料。
本实施例中，所述层间介质层102位于所述栅极结构200露出的基底100上，且覆盖所述栅极结构200的顶部。
本实施例中，所述体接触区400位于部分导电结构150底部的掺杂区300中，并与导电结构150电连接。所述导电结构150用于实现掺杂区300以及体接触区400与外部电路的电连接，所述导电结构150为接触孔插塞。
所述体接触区400位于部分导电结构150底部的掺杂区300中，因此，所述掺杂区300和体接触区400通过同一导电结构150引出，从而缩短了体区与外部电路的电连接距离。本实施例中，所述导电结构的材料为钨。在其他实施例中，根据工艺需求，还可以选用其他导电材料。
本实施例中，每一所述掺杂区300上的导电结构150的横截面形状为长条状。通过使导电结构150的横截面形状为长条状，能够增加导电结构150与掺杂区300和体接触区400的接触面积，从而降低接触电阻；此外，还有利于增大体接触区400的面积，从而改善体区的外接效果。
相应的，所述体接触区400位于所述导电结构150长度方向上的部分导电结构150底部的掺杂区300中。其中，在所述导电结构150长度方向上，所述体接触区400位于导电通孔112中部的底部，也可以位于其任一端部的底部。
本实施例中，导电结构150在基底100表面的投影为第一矩形，体接触区400在基底100表面的投影为第二矩形，在第一矩形的长度上，第二矩形位于第一矩形的中部。在其他实施例中，第二矩形在第一矩形中的位置可沿第一矩形的长度方向移动，例如：所述第二矩形位于所述第一矩形的任一端部。
而且，本实施例中，一个掺杂区300中仅形成有一个体接触区400。在其他实施例中，一个掺杂区中还可以形成有多个相隔离的体接触区。
需要说明的是，本实施例以所述半导体结构为MOS晶体管为例进行说明。在其他实施例中，所述半导体结构还可以为二极管。相应的，在每一个所述器件单元区中，所述掺杂区的数量为两个，一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相同，另一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相反。在该实施例中，所述体接触区位于所述两个掺杂区中的任一个或两个中。
在其他实施例中，在每一个器件单元区中，掺杂区数量还可以多于两个，例如：当半导体结构为三极管时，掺杂区数量为三个。在该实施例中，使体接触区位于需实现体区外接的区域对应的任意掺杂区中即可。
所述半导体结构可以采用第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
参考图19，示出了本发明半导体结构另一实施例的结构示意图。
图19是俯视图。其中，为了便于图示，图19仅示意出栅极结构、掺杂区和体接触区，图19中的实线框152b包围区域用于表征导电结构的区域。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：如图19所示，每一掺杂区300b上的导电结构(未标示)的横截面形状为圆形，且所述导电结构的数量为多个。
相应的，所述体接触区400b至少位于一个导电结构底部的掺杂区300b中。
本实施例中，所述体接触区400b仅位于一个导电结构底部的掺杂区300b中。在其他实施例中，体接触区还可以分别位于多个导电结构底部的掺杂区中，多个体接触区可位于栅极结构的同侧，也可以位于栅极结构的两侧。
所述半导体结构可以采用第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括至少一个器件单元区，每一个所述器件单元区适于形成有源器件；
在每一个所述器件单元区中，在所述基底内形成阱区；
在每一个所述器件单元区中，在所述阱区内形成至少两个相隔离的掺杂区；
在每一个所述器件单元区中，在所述阱区内形成至少一个体接触区，所述体接触区的掺杂类型和所述阱区的掺杂类型相同；
其中，形成所述掺杂区和体接触区后，所述体接触区位于所述掺杂区内，所述体接触区被所述掺杂区包围，所述体接触区通过相对应的掺杂区与其他掺杂区相隔离，且所述体接触区底部与所述阱区相接触。
2.如权利要求1所述的形成方法，其特征在于，所述有源器件为MOS晶体管；
形成所述阱区后，形成所述掺杂区之前，还包括：在所述阱区对应的基底上形成栅极结构；
在所述栅极结构两侧的所述阱区内形成所述掺杂区，用于作为源漏掺杂区，所述掺杂区的掺杂类型和所述阱区的掺杂类型相反；至少在所述栅极结构的一侧形成所述体接触区。
3.如权利要求1所述的形成方法，其特征在于，所述有源器件为二极管；一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相同，另一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相反；
在所述两个掺杂区中的任一个或两个中形成所述体接触区。
4.如权利要求1所述的形成方法，其特征在于，在形成所述掺杂区之后，形成所述体接触区；
或者，在形成所述体接触区之后，形成所述掺杂区。
5.如权利要求1所述的形成方法，其特征在于，形成所述掺杂区和体接触区的步骤包括：对所述阱区进行第一掺杂处理，在所述阱区内形成所述掺杂区；
对部分区域的所述掺杂区进行第二掺杂处理，在所述掺杂区中形成所述体接触区，所述第二掺杂处理的离子掺杂浓度大于所述第一掺杂处理的离子掺杂浓度，所述第二掺杂处理的掺杂深度大于或等于所述第一掺杂处理的掺杂深度。
6.如权利要求5所述的形成方法，其特征在于，所述第二掺杂处理的工艺为离子注入工艺，所述第二掺杂处理的注入能量为30KeV至100KeV。
7.如权利要求1所述的形成方法，其特征在于，形成所述掺杂区和体接触区的步骤包括：对所述阱区进行第一掺杂处理，在所述阱区内形成所述掺杂区，所述掺杂区在所述基底上的投影为环形；对所述环形围成的阱区进行第二掺杂处理，在所述阱区内形成所述体接触区；
或者，对所述阱区进行第一掺杂处理，在所述阱区内形成所述体接触区；对所述体接触区周围的阱区进行第二掺杂处理，在所述阱区内形成环绕所述体接触区且与所述体接触区相接触的所述掺杂区。
8.如权利要求1所述的形成方法，其特征在于，形成所述掺杂区和体接触区后，所述体接触区顶面和所述掺杂区顶面相齐平。
9.如权利要求1、2、3或5所述的形成方法，其特征在于，形成所述掺杂区之后，形成所述体接触区之前，还包括：在所述基底上形成层间介质层；在所述层间介质层内形成导电通孔，所述导电通孔露出对应的所述掺杂区；
对部分所述导电通孔露出的掺杂区进行掺杂处理，在所述掺杂区中形成所述体接触区；
形成所述体接触区之后，还包括：在所述导电通孔内形成导电结构。
10.如权利要求9所述的形成方法，其特征在于，形成所述体接触区的步骤包括：在所述层间介质层上形成掩膜层，所述掩膜层内形成有掩膜开口，所述掩膜开口露出部分所述导电通孔和部分层间介质层；
以所述掩膜层为掩膜进行所述掺杂处理；
形成所述体接触区之后，还包括：去除所述掩膜层。
11.如权利要求9所述的形成方法，其特征在于，每一所述掺杂区上的所述导电通孔的横截面形状为长条状；在所述导电通孔长度方向上的部分所述掺杂区中形成所述体接触区；
或者，每一所述掺杂区上的所述导电通孔的横截面形状为圆形，且所述导电通孔的数量为多个；至少在一个导电通孔露出的掺杂区中形成所述体接触区。
12.一种半导体结构，其特征在于，包括：
基底，包括至少一个器件单元区，每一个所述器件单元区适于形成有源器件；
阱区，位于每一个所述器件单元区的所述基底内；
至少两个相隔离的掺杂区，位于每一个所述器件单元区的所述阱区内；
至少一个体接触区，位于每一个所述器件单元区的所述掺杂区内，所述体接触区被所述掺杂区包围，所述体接触区通过相对应的掺杂区与其他掺杂区相隔离，所述体接触区底部与所述阱区相接触，且所述体接触区的掺杂类型和所述阱区的掺杂类型相同。
13.如权利要求12所述的半导体结构，其特征在于，所述有源器件为MOS晶体管；
所述半导体结构还包括：栅极结构，位于所述阱区对应的基底上；
所述掺杂区位于所述栅极结构两侧的所述阱区内，用于作为源漏掺杂区，所述掺杂区的掺杂类型和所述阱区的掺杂类型相反；
所述体接触区至少位于所述栅极结构的一侧。
14.如权利要求12所述的半导体结构，其特征在于，所述有源器件为二极管；一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相同，另一个所述掺杂区的掺杂类型和所述阱区的掺杂类型相反；所述体接触区位于所述两个掺杂区中的任一个或两个中。
15.如权利要求12所述的半导体结构，其特征在于，所述体接触区顶面和所述掺杂区顶面相齐平。
16.如权利要求12所述的半导体结构，其特征在于，所述体接触区底面低于所述掺杂区底面；或者，所述体接触区底面和所述掺杂区底面相齐平。
17.如权利要求12、13、14或15所述的半导体结构，其特征在，所述半导体结构还包括位于所述基底上的层间介质层、以及贯穿所述层间介质层的导电结构，所述导电结构电连接所述掺杂区；
所述体接触区位于部分导电结构底部的掺杂区中，且所述体接触区与所述导电结构电连接。
18.如权利要求17所述的半导体结构，其特征在于，每一所述掺杂区上的所述导电结构的横截面形状为长条状；所述体接触区位于所述导电结构长度方向上的部分导电结构底部的掺杂区中；
或者，每一所述掺杂区上的所述导电结构的横截面形状为圆形，且所述导电结构的数量为多个；所述体接触区至少位于一个导电结构底部的掺杂区中。
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