TWI476817B - 多層材料之自我組裝堆疊製程方法 - Google Patents
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Description
本發明係關於低熱預算、可同時將多層材料堆疊於基板之上的製程方法，尤指一種多層材料之自我組裝堆疊製程方法。
目前，矽材料為習用的半導體材料，已被廣泛地使用於CMOS製程之中，係積體電路(Integrated Circuit,IC)所不可或缺的重要材料。然而，受限於矽材料之電子遷移率(1350 cm2/V-S)、電洞遷移率(480 cm2/V-S)及能隙(1.12 eV)，矽材料無法被廣泛地應用於光電及高頻通訊產業。而相較於矽材料，鍺(Ge)材料具有較高的電子遷移率(~3900 cm2/V-S)與電洞遷移率(~1900 cm2/V-S)，且鍺(Ge)材料具有較小能隙(0.67 eV)，因此各研究機構、學術單位無不致力於鍺材料於光電及高頻通訊之研發。
矽鍺(SiGe)磊晶薄膜為近年之熱門材料，而矽鍺磊晶薄膜(Sil-xGex)與矽基材所形成的異質接面(hetero-junction)半導體元件更逐漸地取代多晶矽於光電元件、CMOS閘極及紅外線熱輻射感測器之應用。眾所周知，純矽材料的晶格常數約為5.43埃，純鍺材料的晶格常數則約為5.65埃，故矽材料與鍺材料之間存在著約4.2%的晶格不匹配，因此要將
矽鍺磊晶薄膜成長於矽基材上並非易事。
為了將矽鍺磊晶薄膜成長於矽基材上，中華民國專利號I358755揭示一種製造半導體異質結構之方法。請參閱第一圖，係半導體異質結構之製程示意圖。如第一圖所示，於該製造半導體異質結構之方法中，係首先以磊晶的方式於矽基板2’上成長Sil-xGex之緩衝層3’，其中，緩衝層3’內的矽/鍺濃度係隨著厚度而改變，使得緩衝層3’之晶格參數能夠緩慢改變。接著，於緩衝層3’之上成長一平滑層5’，平滑層5’所包含固定的矽/鍺濃度。繼續地，於平滑層5’之上磊晶沉積一頂部層6’，該頂部層6’為應變矽層；如此，即完成一施體晶圓結構12’。上述中華民國專利號I358755所揭示的製造半導體異質結構之方法，其主要係應用漸變緩衝層以及應變矽層，使得矽鍺磊晶薄膜能夠順利地成長於矽基材之上。
除了中華民國專利號I358755所揭示的製造半導體異質結構之方法外，許多研究機構與學術單位也提出其它用於製造半導體異質結構的技術；然而，總結習用的半導體異質結構之製造技術或方法，主要存在著以下之缺點：
1.無論是超高真空化學氣相沉積(Ultra-high Vacuum Chemical Vapor Deposition,HV/CVD)、快熱式化學氣相沉積(Rapid-Thermal Chemical Vapor Deposition,RTCVD)或有機金屬化學氣相沉積(Metal-organic Chemical Vapor Deposition,MOCVD)，接近600-1000
℃左右的製程溫度使得半導體異質結構之製程的熱預算(thermal budget)無法降低。
2.習用的半導體異質結構之製程方法多採用緩衝層以解決晶格不匹配的問題，然而，並非所有異質材料都具有適合的緩衝層，能夠使其成長於矽基材上；且該緩層內部充滿了晶格缺陷，不利於元件的垂直整合。雖然部份半導體廠商提出直接晶圓接合方法，以藉由接合一施體晶圓與一操作晶圓的方式解決此問題，但直接晶圓接合方法卻又衍生出晶圓對準(alignment)及後續去除基板的問題。
因此，有鑑於目前習用的異質半導體元件之製程仍存在著多方面的問題，本案之發明人係極力地研究創作，而終於研發出一種多層材料之自我組裝堆疊製程方法。
本發明之第一目的，在於提供一種多層材料之自我組裝堆疊製程方法，係以自我對準(self-alignment)的方式，將多種同質/異質的材料堆疊於一基板之上，因此可解決習知技術之晶圓接合技術所存在的晶圓對準(alignment)的問題。
本發明之第二目的，在於提供一種多層材料之自我組裝堆疊製程方法，係以自我對準(self-alignment)的方式，將多種同質/異質的材料堆疊於一基板之上，並採用快速熔融成長(RMG)的方式，使得該多層材料以液相磊晶的方式自基
板表面快速地側向磊晶成長，不需要使用任何緩衝層，並且能夠有效地降低半導體異質結構之製程熱預算(thermal budget)。
因此，為了達成本發明上述之目的，本案之發明人係提出一種多層材料之自我組裝堆疊製程方法，係包括以下步驟：(1)製備一基板；(2)於該基板上形成具有一第一通孔的一第一隔離層；(3)於基板與該第一隔離層之上形成一第一材料，其中部分的第一材料會填入該第一通孔，進而與基板接觸，並同時利用微影蝕刻製程定義第一材料之形狀結構於第一隔離層；(4)於第一材料上形成具有一第二通孔的一第二隔離層；(5)於該第二隔離層之上形成一第二材料，其中部分的第二材料會填入該第二通孔，進而與基板接觸，並同時利用微影蝕刻製程定義第二材料之形狀結構於第二隔離層；(6)於第二材料上形成具有一第三通孔的一第三隔離層；(7)於該第三隔離層之上形成一第三材料，其中部分的第三材料會填入該第三通孔，進而與基板接觸，並同時利用微影蝕刻製程定義第三材料之形狀結構於第三隔離層；
(8)形成一第四隔離層以覆蓋第三隔離層、第三隔材料與第三通孔；(9)執行一快速熱回火製程，使得第一材料、第二材料與第三材料自基板表面磊晶成長；(10)藉由濕蝕刻的方式同時去除第一隔離層、第二隔離層、第三隔離層與第四隔離層，使得第一材料自我對準地與基板接合、第二材料自我對準地與第一材料接合、且第三材料自我對準地與第二材料接合；(11)於基板、第一材料、第二材料與第三材料之上形成一硬式罩幕層；以及(12)利用該硬式罩幕層對第一材料、第二材料與第三材料進行選擇性蝕刻，以定義出主要的第一材料、第二材料與第三材料接合的部份，並去除多餘的第一材料、第二材料與第三材料。
上述步驟以三層材料結構為例，應用於其它多層結構，例如四層、五層結構，亦可以此方法類推。
為了能夠更清楚地描述本發明所提出之一種多層材料之自我組裝堆疊製程方法，以下將配合圖式，詳盡說明本發明之實施例。
請參閱第二A圖與第二B圖，係本發明之一種多層材料的自我組裝堆疊製程方法之流程圖；並且，請同時參閱
第三圖，係多層材料的自我組裝堆疊製程方法之製程示意圖，其中，本發明之方法主要包括13個步驟流程：首先，如第二A圖與第三圖所示，該方法流程係執行步驟(S01)，製備一基板10，該基板10可為矽基板或者絕緣層覆矽基板(SOI)；接著，係執行步驟(S02)，於該基板10上形成具有一第一通孔T-1的一第一隔離層IO-1，其中第一隔離層IO-1為氧化層。請參閱第五圖，係步驟(S02)的詳細步驟流程圖。前述步驟(S02)包括有至少4個詳細步驟：步驟(S021)，於該基板上形成該第一隔離層；步驟(S022)，於該第一隔離層上形成一第一光阻；步驟(S023)，使用一第一光罩進行一微影蝕刻製程，以製作該第一通孔於第一隔離層與第一光阻之中，使得基板表面露出於第一隔離層與第一光阻之外；以及步驟(S024)，去除第一光阻。
完成步驟(S02)之後，繼續地，如第二A圖與第三圖所示，該方法流程係執行步驟(S03)，於基板10與該第一隔離層IO-1之上形成一第一材料M-1，其中部分的第一材料M-1會填入該第一通孔T-1，進而與基板10接觸，並同時利用微影蝕刻製程定義第一材料M-1之形狀結構於第一隔離層IO-1；接著，係執行步驟(S04)，於該第一材料M-1上形成具有一第二通孔T-2的一第二隔離層IO-2，其中第二隔離層IO-2為氧化層。請參閱第六圖，係步驟(S04)的詳細步驟流程圖。前述步驟(S04)包括有至少4個詳細步驟：
步驟(S041)，於該第一材料之上形成該第二隔離層；步驟(S042)，於第二隔離層上形成一第二光阻；步驟(S043)，使用一第二光罩進行一微影蝕刻製程，以製作該第二通孔於第二隔離層與第二光阻之中，使得基板表面露出於第二隔離層與第二光阻之外；以及步驟(S044)，去除第二光阻。
完成步驟(S04)之後，繼續地，如第二A圖與第三圖所示，該方法流程係執行步驟(S05)，於該第二隔離層IO-2之上形成一第二材料M-2，其中部分的第二材料M-2會填入該第二通孔T-2，進而與基板10接觸，並同時利用微影蝕刻製程定義第二材料M-2之形狀結構於第二隔離層IO-2；接著，係執行步驟(S06)，於該第二材料M-2上形成具有一第三通孔T-3的一第三隔離層IO-3，其中第三隔離層IO-3為氧化層。請參閱第七圖，係步驟(S06)的詳細步驟流程圖。前述步驟(S06)包括有至少4個詳細步驟：步驟(S061)，於該第二材料之上形成該第三隔離層；步驟(S062)，於第三隔離層上形成一第三光阻；步驟(S063)，使用一第三光罩一微影蝕刻製程，以製作該第三通孔於第三隔離層與第三光阻之中，使得基板表面露出於第三隔離層與第三光阻之外；以及步驟(S064)，去除第三光阻。
完成步驟(S06)之後，如第二A圖與第三圖所示，該方法流程係繼續執行步驟(S07)，於該第三隔離層IO-3之上形成一第三材料M-3，其中部分的第三材料M-3會填入該
第三通孔T-3，進而與基板10接觸，並同時利用微影蝕刻製程定義第三材料M-3之形狀結構於第三隔離層IO-3。接著，如第二B圖與第三圖所示，係執行步驟(S08)，形成一第四隔離層IO-4以覆蓋晶片表面。
請再同時參閱第四A圖、第四B圖與第四C圖，係多層材料的自我組裝堆疊之側面示意圖。完成步驟(S08)之後，如第二B圖、第三圖與第四A圖所示，該方法流程係執行步驟(S09)，執行一快速熱回火製程，使得第一材料M-1、第二材料M-2與第三材料M-3自基板10表面磊晶成長；於此，該快速熱回火製程的溫度足以熔融第一材料M-1、第二材料M-2與第三材料M-3，使得第一材料M-1、第二材料M-2與第三材料M-3以液相磊晶的方式自基板10表面側向磊晶成長，此種製成稱為快速熔融成長(Rapid Melting Growth,RMG)。
繼續地，如第二B圖、第三圖與第四B圖所示，該方法流程係執行步驟(S10)，藉由濕蝕刻的方式同時去除第一隔離層IO-1、第二隔離層IO-2、第三隔離層IO-3與第四隔離層IO-4，使得第一材料M-1自我對準地與基板10接合、第二材料M-2自我對準地與第一材料M-1接合、且第三材料M-3自我對準地與第二材料M-2接合。
最後，如第二B圖、第三圖與第四C圖所示，該方法流程係執行步驟(S11)與步驟(S12)，於基板10、第一材料
M-1、第二材料M-2與第三材料M-3之上形成一硬式罩幕層(未圖示)，以利用該硬式罩幕層對第一材料M-1、第二材料M-2與第三材料M-3進行選擇性蝕刻，進而定義出主要的第一材料M-1、第二材料M-2與第三材料M-3接合的區域，並去除多餘的第一材料M-1、第二材料M-2與第三材料M-3。
如此，第四C圖所示之結構即為一多層材料之自我組裝堆疊結構，其中，相對於該基板之材料，該第一材料、該第二材料與該第三材料可為異質材料。舉例來說，若基板之材料為矽，則第一材料、第二材料與第三材料可為鍺或者III-V族半導體；而透過本發明之多層材料之自我組裝堆疊製程方法，即可以簡單、快速的方式將第一材料、第二材料與第三材料堆疊於矽基板之上。另外，相對於該基板之材料，該第一材料、該第二材料與該第三材料也可為同質材料，例如該基板之材料為藍寶石基板(Sapphire，成份為氧化鋁Al2O3)，則本發明之方法可使用於將氮化銦鎵/氮化鋁鎵(InGaN/AlGaN)以其他側向磊晶成長的方式堆疊於藍寶石基板之上，以製作出藍光/白光LED元件。
如此，經由上述，本發明之多層材料之自我組裝堆疊製程方法係已被清楚且完整地揭露；並且，經由上述，可得知本發明係具有下列之主要優點：
1.本發明之多層材料之自我組裝堆疊製程方法，可以自我
對準(selfalignment)的方式，將多種同質/異質的材料堆疊於一基板之上，且該些該材料可以是單晶、多晶或者是不具晶相的材料，因此可解決習知技術之晶圓接合技術所存在的晶圓對準(alignment)的問題。
2.於本發明之多層材料之自我組裝堆疊製程方法中，係採用快速熔融成長(RMG)之方式，使得多層材料以液相磊晶的方式自基板表面快速地側向磊晶成長，因此能夠有效地降低半導體異質結構之製程熱預算(thermal budget)。
3.於本發明之多層材料之自我組裝堆疊製程方法之中，係不需要使用任何緩衝層或漸變緩衝層，即可將異質材料接合(或堆疊)於基板之上，因此可降低半導體異質結構之製程材料成本。
上述之詳細說明係針對本發明可行實施例之具體說明，惟該實施例並非用以限制本發明之專利範圍，凡未脫離本發明技藝精神所為之等效實施或變更，均應包含於本案之專利範圍中。
S01~S07‧‧‧方法步驟
S08~S12‧‧‧方法步驟
S021~S024‧‧‧方法步驟
S041~S044‧‧‧方法步驟
S061~S064‧‧‧方法步驟
10‧‧‧基板
IO-1‧‧‧第一隔離層
IO-2‧‧‧第二隔離層
IO-3‧‧‧第三隔離層
IO-4‧‧‧第四隔離層
T-1‧‧‧第一通孔
T-2‧‧‧第二通孔
T-3‧‧‧第三通孔
M-1‧‧‧第一材料
M-2‧‧‧第二材料
M-3‧‧‧第三材料
2’‧‧‧矽基板
3’‧‧‧緩衝層
5’‧‧‧平滑層
6’‧‧‧頂部層
12’‧‧‧施體晶圓結構
第一圖係半導體異質結構之製程示意圖；第二A圖與第二B圖係本發明之一種多層材料的自我組裝堆疊製程方法之流程圖；第三圖係多層材料的自我組裝堆疊製程方法之製程示意圖；
第四A圖、第四B圖與第四C圖係多層材料的自我組裝堆疊之側面示意圖；第五圖係步驟(S02)的詳細步驟流程圖；第六圖係步驟(S04)的詳細步驟流程圖；以及第七圖係步驟(S06)的詳細步驟流程圖。
S01~S07‧‧‧方法步驟
S08~S12‧‧‧方法步驟
Claims (8)
- 一種多層材料之自我組裝堆疊製程方法，係包括以下步驟：(1)製備一基板；(2)於該基板上形成具有一第一通孔的一第一隔離層；(3)於基板與該第一隔離層之上形成一第一材料，其中部分的第一材料會填入該第一通孔，進而與基板接觸，並同時利用微影蝕刻製程定義第一材料之形狀結構於第一隔離層；(4)於第一材料上形成具有一第二通孔的一第二隔離層；(5)於該第二隔離層之上形成一第二材料，其中部分的第二材料會填入該第二通孔，進而與基板接觸，並同時利用微影蝕刻製程定義第二材料之形狀結構於第二隔離層；(6)於第二材料上形成具有一第三通孔的一第三隔離層；(7)於該第三隔離層之上形成一第三材料，其中部分的第三材料會填入該第三通孔，進而與基板接觸，並同時利用微影蝕刻製程定義第三材料之形狀結構於第三隔離層； (8)形成一第四隔離層以覆蓋第三隔離層、第三材料與第三通孔；(9)執行一快速熱回火製程，使得第一材料、第二材料與第三材料自基板表面磊晶成長；(10)藉由濕蝕刻的方式同時去除第一隔離層、第二隔離層、第三隔離層與第四隔離層，使得第一材料自我對準地與基板接合、第二材料自我對準地與第一材料接合、且第三材料自我對準地與第二材料接合；(11)於基板、第一材料、第二材料與第三材料之上形成一硬式罩幕層；以及(12)利用該硬式罩幕層對第一材料、第二材料與第三材料進行選擇性蝕刻，以定義出主要的第一材料、第二材料與第三材料接合的部份，並去除多餘的第一材料、第二材料與第三材料。
- 如申請專利範圍第1項所述之多層材料之自我組裝堆疊製程方法，其中，該基板可為下列任一種：矽基板、絕緣層覆矽基板與藍寶石基板。
- 如申請專利範圍第1項所述之多層材料之自我組裝堆疊製程方法，其中，該第一隔離層、該第二隔離層、該第三隔離層與該第四隔離層為氧化層。
- 如申請專利範圍第2項所述之多層材料之自我組裝堆疊製程方法，其中，相對於該基板之材料，該第一材料、該第二材料與該第三材料為異質材料。
- 如申請專利範圍第2項所述之多層材料之自我組裝堆疊製程方法，其中，相對於該基板之材料，該第一材料、該第二材料與該第三材料為同質材料。
- 如申請專利範圍第1項所述之多層材料之自我組裝堆疊製程方法，其中，該步驟(2)係藉由以下步驟完成：(21)於該基板上形成該第一隔離層；(22)於該第一隔離層上形成一第一光阻；(23)使用一第一光罩一微影蝕刻製程，以製作該第一通孔於第一隔離層與第一光阻之中，使得基板表面露出於第一隔離層與第一光阻之外；以及(24)去除第一光阻。
- 如申請專利範圍第6項所述之多層材料之自我組裝堆疊製程方法，其中，該步驟(4)係藉由以下步驟完成：(41)於該第一材料之上形成該第二隔離層；(42)於第二隔離層上形成一第二光阻；(43)使用一第二光罩進行一微影蝕刻製程，以製作該第二通孔於第二隔離層與第二光阻之中，使得基板表面露出於第二隔離層與第二光阻之外；以及(44)去除第二光阻。
- 如申請專利範圍第7項所述之多層材料之自我組裝堆疊製程方法，其中，該步驟(6)係藉由以下步驟完成：(61)於該第二材料之上形成該第三隔離層；(62)於第三隔離層上形成一第三光阻；(63)使用一第三光罩一微影蝕刻製程，以製作該第三通孔於第三隔離層與第三光阻之中，使得基板表面露出於第三隔離層與第三光阻之外；以及(64)去除第三光阻。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040142541A1 (en) * | 2002-12-19 | 2004-07-22 | Cohen Guy Moshe | Strained silicon-on-insulator (ssoi) and method to form the same |
| US20040161911A1 (en) * | 2001-04-20 | 2004-08-19 | International Business Machines Corporation | Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD |
| US20100230721A1 (en) * | 2009-03-13 | 2010-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
| US20120003799A1 (en) * | 2008-11-20 | 2012-01-05 | Jin-Bum Kim | Methods of manufacturing semiconductor devices with Si and SiGe epitaxial layers |
| TW201214720A (en) * | 2010-07-02 | 2012-04-01 | Ibm | Germanium photodetector |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6893947B2 (en) * | 2002-06-25 | 2005-05-17 | Freescale Semiconductor, Inc. | Advanced RF enhancement-mode FETs with improved gate properties |
| US8395191B2 (en) * | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9053939B2 (en) * | 2011-11-23 | 2015-06-09 | International Business Machines Corporation | Heterojunction bipolar transistor with epitaxial emitter stack to improve vertical scaling |
-
2012
- 2012-08-17 TW TW101129937A patent/TWI476817B/zh not_active IP Right Cessation
-
2013
- 2013-01-10 US US13/738,979 patent/US8536028B1/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040161911A1 (en) * | 2001-04-20 | 2004-08-19 | International Business Machines Corporation | Epitaxial and polycrystalline growth of Si1-x-yGexCy and Si1-yCy alloy layers on Si by UHV-CVD |
| US20040142541A1 (en) * | 2002-12-19 | 2004-07-22 | Cohen Guy Moshe | Strained silicon-on-insulator (ssoi) and method to form the same |
| US20120003799A1 (en) * | 2008-11-20 | 2012-01-05 | Jin-Bum Kim | Methods of manufacturing semiconductor devices with Si and SiGe epitaxial layers |
| US20100230721A1 (en) * | 2009-03-13 | 2010-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
| TW201214720A (en) * | 2010-07-02 | 2012-04-01 | Ibm | Germanium photodetector |
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