KR101531870B1 - 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 239000000758 substrate Substances 0.000 title claims abstract description 86
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 103
- 150000001875 compounds Chemical class 0.000 claims abstract description 96
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 84
- 239000010703 silicon Substances 0.000 claims abstract description 84
- 238000000034 method Methods 0.000 claims abstract description 32
- 230000007547 defect Effects 0.000 claims abstract description 12
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 34
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 7
- 229910005542 GaSb Inorganic materials 0.000 claims description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 6
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 6
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims description 6
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 3
- 230000000737 periodic effect Effects 0.000 claims description 3
- 208000012868 Overgrowth Diseases 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000035515 penetration Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000010420 art technique Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01—ELECTRIC ELEMENTS
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
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Abstract
본 발명은 실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판을 준비하는 제1단계, 상기 실리콘 기판 상에 산화막을 증착시키는 제2단계, 상기 산화막을 패터닝하여, 상기 실리콘 기판의 일부 영역을 노출시키면서, 상기 실리콘 기판 상에는 계단형 트렌치를 형성하는 제3단계, 상기 계단형 트렌치 형성 후, 노출된 상기 실리콘 기판 영역과 상기 계단형 트렌치 상측에 화합물 반도체층을 성장시키는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법을 기술적 요지로 한다. 이에 의해 실리콘 기판 상에 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공할 수 있는 이점이 있다.
Description
본 발명은 실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 관한 것으로서, 실리콘 기판 상에 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공하기 위한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법에 관한 것이다.
일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED 등이 있다.
이러한 반도체 소자는 Si 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시키는 구조로 형성되어 있다.
이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자는 기존의 Si 기판을 이용한 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.
그러나, Si 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, Si 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 관통전위(threading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되고 있다.
이러한 문제점을 해결하기 위해 종래에는 실리콘과 Ⅲ-Ⅴ화합물 반도체 사이에 버퍼층을 형성하거나, 웨이퍼 본딩 등의 방법을 도입하는 등 많은 접근이 있어 왔다.
버퍼층 형성의 경우엔 격자 부정합을 해결하기 위해선 버퍼층이 일정 정도의 두께를 가져야 하므로 제조단가를 상승시키고 박막의 균열을 초래하는 문제점이 있으며, 웨이퍼 본딩의 경우에는 제조방법이 까다로우며, 화합물 반도체와 실리콘 기판과의 열팽창률이 달라 균열이 발생하는 문제점이 있다.
최근에는 이러한 관통전위 결함을 해소하기 위해 Aspect Ratio Trapping(이하에서는 "ART"라고 한다)에 대한 연구가 진행되고 있다. 일반적으로 관통전위는 물질의 격자 내부의 특정 방향으로 전위되는데, ART 기술은 산화막 측벽에서 관통전위를 고정시킴으로서 결함이 없는 Ⅲ-Ⅴ화합물 반도체를 얻고자 하는 것이다.
ART 기술은 도 1에 도시된 바와 같이, Si 기판 상에 SiO2 또는 SiNx와 같은 산화막을 증착하고, 패터닝 후 에칭하여 오픈된 트렌치(trench)를 형성한 후(도 1(a)), 상기 트렌치 및 산화막 상측에 화합물 반도체를 선택적으로 성장시켜(도 1(b)), 계면에서 발생하는 결함들을 트렌치 측벽 내부에 트랩시켜 상층부에 결함이 없는(defect free) 영역을 얻는 것이다.
일반적으로, Si(001) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 Si(001) 계면으로부터 대략 54.7°각도(111)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 멈추게 되는 것이다(trap).
즉, 오픈된 트렌치의 폭과 트렌치 측벽의 높이(산화막의 높이)의 비율에 따라 얻을 수 있는 결함이 없는(defect free) 영역의 면적이 달라지게 된다.
따라서, 넓은 면적의 관통전위가 없는 화합물 반도체 영역을 얻기 위해서는, 트렌치 측벽, SiO2와 같은 산화막의 높이가 매우 높아져야 하는데, 이러한 패턴 형성은 공정상 매우 어렵다. 또한, SiO2의 높이보다 높게 Ⅲ-Ⅴ화합물 반도체를 성장시키게 되면(overgrowth), 트렌치 영역에서의 결함은 해소되나, 각 트렌치에서 성장한 Ⅲ-Ⅴ화합물 반도체 물질들이 만나면서 계면을 형성하게 되는데, 이는 또 다른 결함(예를 들면, 트윈(twin))을 발생시키게 된다(도 1(c)).
따라서, ART 패턴의 폭에 해당되는 영역에서만 고품질의 Ⅲ-Ⅴ화합물 반도체를 얻을 수 있으므로, 기존의 ART 기술은 고품질이면서 대면적 화합물 반도체 얻는 데는 현실적으로 어려운 단점이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 실리콘 기판 상에 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공하기 위한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법의 제공을 그 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판을 준비하는 제1단계, 상기 실리콘 기판 상에 산화막을 증착시키는 제2단계, 상기 산화막을 패터닝하여, 상기 실리콘 기판의 일부 영역을 노출시키면서, 상기 실리콘 기판 상에는 계단형 트렌치를 형성하는 제3단계, 상기 계단형 트렌치 형성 후, 노출된 상기 실리콘 기판 영역과 상기 계단형 트렌치 상측에 화합물 반도체층을 성장시키는 제4단계를 포함하여 이루어지는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법을 기술적 요지로 한다.
또한, 상기 계단형 트렌치는, 상기 실리콘 기판 상측에 형성되어 상기 화합물 반도체층의 결함을 트랩하는 트랩핑부와, 상기 트랩핑부 상측에 수평으로 확장형성되어, 무결함의 화합물 반도체층 영역을 형성하는 테라스부로 이루어진 것이 바람직하다.
또한, 상기 계단형 트렌치는, 상기 트랩핑부 및 테라스부를 순차적으로 에칭하여 형성하며, 상기 계단형 트렌치의 트랩핑부는, 트랩핑부의 폭과 트랩핑부의 높이의 비가 1:1~5인 것이 바람직하며, 상기 계단형 트렌치는 단수 또는 복수의 형태로 반복 형성하는 것이 바람직하다.
또한, 상기 화합물 반도체층은, 주기율표 상의 3족과 5족 원소가 포함되는 것이 바람직하며, 상기 제4단계의 상기 화합물 반도체층은, 상기 실리콘 기판 상부에 시드층(seed layer)을 먼저 형성하고, 상기 시드층의 상부에 벌크층(bulk layer)을 형성하는 것이 바람직하다.
여기에서, 상기 시드층은, SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 벌크층은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것이 바람직하다.
또한, 상기 산화막은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 산화막의 패터닝 후 상기 물질로 이루어진 산화막을 적층하여 사용하는 것이 바람직하다.
한편, 상기 제 4단계의 화합물 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정이 더 추가되는 것이 바람직하다.
본 발명에 따른 상기 화합물 반도체 소자는, 태양전지, LED, 평판MOSFET, FinFET 및 센서 중 어느 하나에 사용되는 것이 바람직하다.
본 발명은 실리콘 기판 상에 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공할 수 있는 효과가 있다.
도 1 - 종래의 ART 기술에 따른 화합물 반도체 소자의 제작방법에 대한 모식도.
도 2 - 본 발명에 따른 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법에 대한 모식도.
도 3 - 본 발명의 일실시예로 나타낸 태양전지에 대한 모식도.
도 4 - 본 발명의 일실시예로 나타낸 평판MOSFET에 대한 모식도.
도 5 - 본 발명의 일실시예로 나타낸 FinFET에 대한 모식도.
도 2 - 본 발명에 따른 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 제조하는 방법에 대한 모식도.
도 3 - 본 발명의 일실시예로 나타낸 태양전지에 대한 모식도.
도 4 - 본 발명의 일실시예로 나타낸 평판MOSFET에 대한 모식도.
도 5 - 본 발명의 일실시예로 나타낸 FinFET에 대한 모식도.
본 발명은 실리콘 기판 상에 화합물 반도체 소자를 형성하는 방법에 관한 것으로서, 특히 실리콘 기판 상에 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체층 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 형성하는 방법에 관한 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하고자 한다. 도 2는 본 발명에 따른 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법에 대한 모식도이다.
도시된 바와 같이 본 발명은 실리콘 기판(100) 상에 화합물 반도체 소자를 제조하는 방법에 있어서, 실리콘 기판(100)을 준비하는 제1단계와, 상기 실리콘 기판(100) 상에 산화막(200)을 증착시키는 제2단계와, 상기 산화막(200)을 패터닝하여, 상기 실리콘 기판(100)의 일부 영역을 노출시키면서, 상기 실리콘 기판(100) 상에는 계단형 트렌치(300)를 형성하는 제3단계와(도 2(a)), 상기 계단형 트렌치(300) 형성 후, 노출된 상기 실리콘 기판(100) 영역과 상기 계단형 트렌치(300) 상측에 화합물 반도체층(400)을 증착시키는 제4단계(도 2(b))를 포함하여 이루어지는 것이다.
본 발명에서의 화합물 반도체 소자는, 주기율표 상의 3족과 5족 원소가 포함된 Ⅲ-Ⅴ화합물 반도체를 이용하며, 실리콘 기판(100) 상에 산화막(200)을 패터닝하여 계단형 트렌치(trench)(300)를 형성하고, 상기 계단형 트렌치(300)와 산화막(200) 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 형성한 것이다.
여기에서, 상기 화합물 반도체 소자는 FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED, 평판MOSFET(planar MOSFET) 등에 사용된다.
먼저, 본 발명에 따른 실리콘 기판(100)은 일반적인 반도체 소자 제조 공정시 사용되는 실리콘 기판(100)을 사용하되, (001) 면방향으로 성장 또는 폴리싱된 것을 준비한다.
일반적으로, 실리콘(001) 기판(100) 계면에서 Ⅲ-Ⅴ화합물 반도체는 트렌치 내에서 관통전위가 실리콘(001) 계면으로부터 대략 54.7°각도((111) 방향)로 상측으로 전파되어, 상기 트렌치의 측벽(side wall)에서 효율적으로 트랩(trap)되도록 하는 것이다.
그리고, 상기 실리콘(001) 기판(100) 상에 산화막(200)을 증착시킨다. 상기 산화막(200)은 일반적인 물리적, 화학적 증착 공정에 의해 형성된다.
여기에서, 상기 산화막(200)의 두께는, 실리콘(001) 기판(100) 계면으로부터 전파되는 화합물 반도체층(400)의 관통전위가 트랩된 후 그 상측으로 화합물 반도체층(400)의 결함이 없는 영역까지 포함할 수 있을 정도의 두께인 것이 바람직하며, 수백 nm 정도의 두께로 형성된다.
상기 산화막(200)은, SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 산화막의 패터닝 후 절연 특성 향상을 위해 상기 물질로 이루어진 산화막을 적층하여 사용할 수 있다.
그 다음, 상기 산화막(200)을 패터닝하여, 상기 실리콘(001) 기판(100)의 일부 영역을 노출시키면서, 상기 실리콘(001) 기판(100) 상에는 계단형 트렌치(300)를 형성한다.
상기 계단형 트렌치(300)는 상기 실리콘(001) 기판(100) 상측에 형성되는 것으로서, 실리콘(001) 기판(100)이 좁은 영역에서 노출되도록 하면서, 그 상측에는 화합물 반도체층(400)이 비교적 넓은 영역에서 형성되도록 계단형으로 형성된 것이다.
즉, 상기 계단형 트렌치(300)는 상기 화합물 반도체층(400)의 결함을 트랩하는 트랩핑부(310)와, 상기 트랩핑부(310) 상측에 수평으로 확장형성되어, 무결함의 화합물 반도체층(400) 영역을 형성하는 테라스부(320)로 이루어진다.
이러한 계단형 트렌치(300)는 상기 산화막(200)을 패터닝하여 형성하게 되는데, 상기 트랩핑부(310) 및 테라스부(320)를 순차적으로 에칭하여 형성할 수 있다.
즉, 상기 산화막(200)의 하층부에 좁은 영역의 트렌치부를 먼저 에칭한 후, 상층부에 넓은 영역의 테라스부(320)를 에칭하여 형성하거나, 그 반대의 순서로 에칭하여 형성하는 것이다.
구체적으로는 포토레지스트 및 패터닝된 마스크를 이용하여 사진 식각 공정 및 건식 또는 습식 식각 공정을 통하여 상기 계단형 트렌치(300)를 형성한다.
즉, 먼저 상기 산화막(200) 상층에 포토레지스트를 코팅한 후, 트랩핑부(310)가 패터닝된 포토마스크를 이용하여 1차 사진 식각 공정에 의해 트랩핑부(310)를 형성한 후, 그 다음 2차로 포토레지스트를 한번 더 코팅한 후 테라스부(320)가 패터닝된 포토마스크를 이용하여 2차 사진 식각 공정에 의해 테라스부(320)를 형성하게 된다. 반대로 테라스부(320)를 먼저 형성하고 난 후 트랩핑부(310)를 형성할 수도 있다.
또한, 상기 트랩핑부(310)를 먼저 사진 식각 공정에 의해 형성한 후, 테라스부(320)가 패터닝된 마스크를 이용하여 건식 식각 공정에 의해 테라스부(320)를 형성할 수도 있다.
여기에서, 상기 트랩핑부(310)의 폭과 트랩핑부(310)의 높이(산화막(200) 측벽의 높이)의 비가 1:1~5의 비가 되도록 형성되는 것이 바람직하며, 이는 실리콘(001) 기판(100) 상측으로 형성된 관통전위를 트랩하고, 결함이 없는 영역을 포함하기 위한 최소한의 높이가 되는 것이다. 또한, 상기 테라스부(320)는 화합물 반도체 소자에 따라 다양한 폭으로 형성할 수 있다.
또한, 상기 계단형 트렌치(300)는 단수 또는 복수의 형태로 반복 형성될 수 있으며, 이는 실리콘(001) 기판(100)의 크기에 따라 또는 최종 제작하고자 하는 화합물 반도체 소자에 따라 계단형 트렌치(300)의 크기 및 갯수를 달리하여 형성할 수 있는 것이다.
상기 계단형 트렌치(300)가 단수로 형성된 경우에는 그 자체에 하나의 소자를 형성하여 제공하거나, 이를 에칭하여 복수의 소자를 제작하여 제공할 수도 있다.
예를 들어 FinFET 소자를 제작하고자 하는 경우, 화합물 반도체층(400)을 에칭하여 일반적인 FinFET 소자(etched FinFET)로 제작할 수 있으며, 테라스부(320)의 싸이즈를 줄이고 양단의 산화막(200)을 제거하여 패턴당 하나의 Fin을 형성하여 FinFET 소자(replacement FinFET)를 제작할 수도 있다. 즉, 단일 소자로의 제작도 가능하다.
또한, 테라스부(320)를 에칭하거나, 복수의 계단형 트렌치(300)부를 형성하여, 결함이 없는 기판 상층에 LED 어레이(array), 태양전지 어레이, 이미지 센서용 포토 디텍터 어레이(photo detector array) 등을 형성하여 제공할 수도 있다.
그 다음, 상기 계단형 트렌치(300)를 형성한 후, 노출된 상기 실리콘(001) 기판(100) 영역과 상기 계단형 트렌치(300) 영역 상측에 화합물 반도체층(400)을 성장시키게 된다.
상기 화합물 반도체층(400)은 일반적인 증착 공정에 의하며, 본 발명에서는 MOCVD 방법을 이용하여 증착하게 되며, 실리콘(001) 기판(100) 상측으로 에피탁셜하게 성장하게 된다.
상기 화합물 반도체층(400)은 계단형 트렌치(300)에서 실리콘(001) 기판(100) 영역이 노출된 트랩핑부(310)에 먼저 성장이 되게 된다. 이 경우 실리콘(001) 기판(100)과 화합물 반도체 간의 격자 부정합에 따라 관통전위가 트랩핑부(310) 상측으로 형성되게 되며, 상기 관통전위는 실리콘(001) 계면에서부터 54.7°로 전파되게 되므로, 일정 높이에 다다르면 상기 트랩핑부(310)에 트랩되어 더 이상 전파되지 않게 된다.
따라서, 상기 트랩핑부(310) 상층 및 상기 테라스부(320)에서는 결함이 없는 화합물 반도체층(400)이 대면적으로 형성되게 되는 것이다. 즉, 기존과는 달리, 넓은 테라스부(320)의 형성에 의해, 화합물 반도체층(400)이 수평방향의 성장이 주를 이루게 됨으로써, 각 트렌치부에서 성장한 물질들이 결합하는 과정에서의 새로운 그레인 바운더리(grain boundary)의 생성을 최소화하게 되는 것이다.
여기에서, 상기 화합물 반도체층(400)은 단일 또는 복수의 물질로 형성할 수 있다. 복수의 물질로 형성하는 경우에는 상기 실리콘(001) 기판(100) 상부에 시드층(seed layer)을 먼저 형성하고, 상기 시드층의 상부에 벌크층(bulk layer)을 형성할 수도 있다.
즉, 상기 시드층은 실리콘(001) 기판(100)과의 격자 부정합을 최소화할 수 있는 물질을 사용하며, 상기 벌크층은 반도체 소자의 기판으로 사용할 수 있는 물질을 사용하므로, 필요에 의해 시드층과 벌크층을 다른 제작방법 또는 다른 물질로도 형성할 수 있다.
예를 들어, 상기 시드층은 SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 벌크층은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용한다.
이와 같이, 상기 화합물 반도체층(400)을 성장시키는 경우, 화합물 반도체층(400)이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정을 더 수행하여, 그 상층에 반도체 소자의 목적에 맞는 물질들을 성장시키게 된다.
이하에서는 본 발명의 몇 가지 실시예에 대해 설명하고자 한다.
도 3은 본 발명을 이용한 화합물 반도체 소자로써, 태양전지에 대한 모식도이다. 도시된 바와 같이 실리콘(001) 기판(100) 상층에 SiO2 산화막(200)을 형성하고, 이를 패터닝하여 계단식 트렌치를 형성한 후, 그 상층에 Ⅲ-Ⅴ화합물 반도체층(400)(GaP)을 형성한 것으로서, 이를 태양전지의 기판으로 사용한다. 여기에서, 상기 Ⅲ-Ⅴ화합물 반도체층(400)은 GaP를 시드층으로 하여 그 상층에 Ge를 벌크층으로 증착하여 태양전지에 적용가능한 이종물질을 사용할 수도 있다.
상기 Ⅲ-Ⅴ화합물 반도체층(400) 상층에 태양전지 물질(윈도우층, 광변환층, 전극 등)들을 순차적으로 적층시킨 후 태양전지를 제작하게 되며, 단일 접합 이외에도 이중 또는 다중(multi) 접합에도 적용시킬 수 있다.
도 4는 평판MOSFET(planar MOSFET)에 대한 모식도에 관한 것으로서, 실리콘(001) 기판(100) 상측에 계단식 트렌치를 형성한 후, Ⅲ-Ⅴ화합물 반도체층(400)을 성장한 후, CMP 공정을 이용하여 평판(planar)의 표면(surface)을 형성하여, 기존 상용화된 실리콘 기판(100) 또는 Ⅲ-Ⅴ화합물 반도체 웨이퍼와 같이 사용할 수 있다.
상기 Ⅲ-Ⅴ화합물 반도체층(400) 상층에 게이트 산화막(200)과 게이트 금속층을 증착하고(gate first), 소스와 드레인 영역을 에칭한 후, 소스와 드레인 전극을 증착하여 평판MOSFET을 제공하는 것이다(도 4(a)).
또한, 도 4(b)와 같이, 더미 게이트(dummy gate)를 이용한 게이트 라스트(gate last) 공정을 이용하여 사용할 수도 있다. 이는 본 발명에 따른 Ⅲ-Ⅴ화합물 반도체층(400)을 대면적으로 고품질로 성장시킬 수 있으므로, 기존 웨이퍼와 같이 소자를 집적화시킬 수도 있기 때문이다.
도 5는 FinFET 소자에 관한 것으로서, 도 4와 같이 Ⅲ-Ⅴ화합물 반도체층(400)의 표면을 평탄화한 후, Ⅲ-Ⅴ화합물 반도체층(400)을 에칭하여 만드는 방식(도 5(a), etched FinFET)과, 계단식 트렌치의 싸이즈를 줄이고 산화막(200)을 제거하여 패턴당 하나의 Fin을 형성하는 방식(도 5(b), replacement FinFET)이 있으며, 이는 상기 도 4의 평판MOSFET의 제작방식과 유사하다.
이와 같이, 본 발명은 실리콘 기판 상에 계단형 트렌치를 형성하여, 실리콘과 화합물 반도체 간의 계면에서 발생하는 관통전위를 트랩시켜 결함이 없는(defect free) 대면적의 화합물 반도체 소자를 제공하는 것이다.
즉, 실리콘 기판 상층에 계단형 트렌치를 형성하여, 종래의 ART 기술을 이용하여 결함을 고정시키고, Ⅲ-Ⅴ화합물 반도체의 수평방향 성장을 이용하여 결함이 없는 Ⅲ-Ⅴ화합물 반도체층을 넓게 성장시킬 수 있어, 대면적의 Ⅲ-Ⅴ화합물 반도체층을 얻을 수 있으며, 이로 인해 광소자 또는 전자소자와 같은 반도체 소자 연구에 널리 사용될 것으로 기대된다.
100 : 실리콘 기판 또는 실리콘(001) 기판
200 : 산화막 300 : 계단형 트렌치
310 : 트랩핑부 320 : 테라스부
400 : 화합물 반도체층
200 : 산화막 300 : 계단형 트렌치
310 : 트랩핑부 320 : 테라스부
400 : 화합물 반도체층
Claims (12)
- 실리콘 기판 상에 화합물 반도체 소자를 제조하는 방법에 있어서,
실리콘 기판을 준비하는 제1단계;
상기 실리콘 기판 상에 산화막을 증착시키는 제2단계;
상기 산화막을 패터닝하여, 상기 실리콘 기판의 일부 영역을 노출시키면서, 상기 실리콘 기판 상에는 계단형 트렌치를 형성하는 제3단계;
상기 계단형 트렌치 형성 후, 노출된 상기 실리콘 기판 영역과 상기 계단형 트렌치 상측에 화합물 반도체층을 성장시키는 제4단계;를 포함하여 이루어지며,
상기 계단형 트렌치는,
상기 실리콘 기판 상측에 형성되어 상기 화합물 반도체층의 결함을 트랩하는 트랩핑부와,
상기 트랩핑부 상측에 수평으로 확장형성되어, 상기 산화막을 패터닝하여 형성된 영역 내부에 무결함 기판 영역을 제공하여, 무결함의 화합물 반도체층 영역을 형성하는 테라스부로 이루어진 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 삭제
- 제 1항에 있어서, 상기 계단형 트렌치는,
상기 트랩핑부 및 테라스부를 순차적으로 에칭하여 형성하는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 1항에 있어서, 상기 계단형 트렌치의 트랩핑부는,
트랩핑부의 폭과 트랩핑부의 높이의 비가 1:1~5인 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 1항에 있어서, 상기 계단형 트렌치는,
단수 또는 복수의 형태로 반복 형성되는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 1항에 있어서, 상기 화합물 반도체층은,
주기율표 상의 3족과 5족 원소가 포함되는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 1항에 있어서, 상기 제4단계의 상기 화합물 반도체층은,
상기 실리콘 기판 상부에 시드층(seed layer)을 먼저 형성하고, 상기 시드층의 상부에 벌크층(bulk layer)을 형성하는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 7항에 있어서, 상기 시드층은,
SiGe, Ge, GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하며, 상기 벌크층은 GaP, GaAs, InP, InAs, GaSb 및 InSb 중 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 1항에 있어서, 상기 산화막은,
SiO2, SiNx, SiOxNy, AlN, HfOx, ZrOx 중에 어느 하나의 물질 또는 상기 물질의 혼합물질을 사용하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법. - 제 9항에 있어서, 상기 산화막의 패터닝 후 상기 물질로 이루어진 산화막을 적층하여 사용하는 것을 특징으로 하는 트랩홀에 의한 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.
- 제 1항에 있어서, 상기 제 4단계의 화합물 반도체층이 과성장(overgrowth)된 경우, CMP 또는 건식식각에 의한 평탄화 공정이 더 추가되는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.
- 제 1항, 제3항 내지 제 11항 중의 어느 한 항에 있어서, 상기 화합물 반도체 소자는,
태양전지, LED, 평판MOSFET, FinFET 및 센서 중 어느 하나에 사용되는 것을 특징으로 하는 계단형 트렌치를 이용하여 실리콘 기판 상에 대면적 화합물 반도체 소자를 형성하는 방법.
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| JP2013157631A (ja) * | 2009-09-24 | 2013-08-15 | Taiwan Semiconductor Manufacturing Co Ltd | センサ、方法、および半導体センサ |
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