TWI469300B - 銅互連結構及形成銅互連之方法 - Google Patents

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Description

銅互連結構及形成銅互連之方法
本申請案係主張日本專利申請案第2008-324062號，申請日為西元2008年12月19日，標題為「銅互連，半導體裝置及形成銅互連之方法」之優先權，其全文係以參考文獻之方式併入此處。
本發明係關於一種於絕緣層上以銅製之互連體(interconnection body)所提供之銅互連(copper interconnection)；一種以於該絕緣層上之銅互連作為電路互連(circuit interconnection)之半導體裝置；以及，一種形成該銅互連之方法。
銅(Cu)已經被用於形成半導體裝置(例如矽半導體裝置，如系統LSI、快閃記憶體、及大型液晶顯示裝置(LCD))之互連結構之主體(參照如下之專利文件1至3)。與鋁(Al)相較，銅(Cu)對於電遷移(EM)或應力遷移(SM)具有較高阻抗性，且電阻率較低。例如，已揭露形成用於中央處理單元(CPU)之矽系統LSI之鑲嵌型銅互連結構之技術(參照如下之非專利文件1)。此技術係提供設於二氧化矽(SiO2 )所製之層間(interlayer)絕緣層上之銅互連，其中，構成互連體之銅係包埋於互連孔(如溝槽、通孔等)之內部。
[專利文件1]日本專利申請案第2005-277390號(未實審)
[專利文件2]PCT申請案國際公開號WO/2006-025347 A1
[專利文件3]PCT申請案國際公開號WO/2007-100125 A1
[非專利文件1]“Semiconductor Device(2nd edition)-Physics and Technology”by S.M. Sze(ISBN4-7828-5550-8 C3055),October 5,2005,Sangyo Tosho,Co.,Ltd.,third impression of second edition,P.355-356.
於單或雙鑲嵌型銅互連結構中，例如，常見該銅互連體係經擴散阻障層而提供，常簡稱為「阻障層」(參照如下之專利文件4至6)。該擴散阻障層係防止銅侵入該層間絕緣層，因此，其係防止該絕緣層之電性絕緣性質降低。該阻障層係由薄層所構成，該薄層係由例如下列材料形成：氮化鎢(WN)(參照如下之專利文件專利文件7)、鉭(Ta)及鉭之氮化物或氧化物(TaN或Ta2 O5 )(參照如下之專利文件8)、或錸(Re)(參照如下之專利文件9)。
[專利文件4]日本專利申請案公開號第H01-202841號(未實審)
[專利文件5]日本專利申請案公開號第H11-186273號(未實審)
[專利文件6]日本專利申請案公開號第2001-44156號(未實審)
[專利文件7]日本專利申請案公開號第2000-068269號(未實審)
[專利文件8]日本專利申請案公開號第2004-266178號(未實審)
[專利文件9]日本專利申請案公開號第2007-096241號(未實審)
近年來，已揭露許多形成擴散阻障層之技術。例如，如日本專利申請案公開號第2005-277390號(未實審)及國際公開號WO/2007-100125 A1所示，係提出藉由使用薄膜做為材料而形成擴散阻障層之技術。該薄膜係以包含金屬元素之銅之固溶體或合金製成，其具有高於銅本身擴散係數之擴散係數，且其氧化物形成能量低於銅。又，另一技術係提出使用銅錳合金，以形成由二氧化錳(MnO2 )製成之阻障層(參照如下之專利文件10)。於此技術中，該阻障層係形成於含有選自銀(Ag)、鋅(Zn)、鎘(Cd)、錫(Sn)、鋁(Al)、鉻(Cr)、鈀(Pd)之群組之至少一種金屬元素之層上。
[專利文件10]日本專利申請案公開號第2007-96241號(未實審)
另外，已揭露形成由錳矽氧化物(MnSiO3 或MnSi3 O5 )所製之擴散阻障層之技術，係藉由加熱氧化處理而使用含錳(Mn)之銅層作為合金材料(參照專利文件1)。藉由建構習知擴散阻障層之該錳氧化物組成物，其中之氧化物與錳之組成比例，對MnSiO3 為3，且MnSi3 O5 為5。又，揭露於構成該銅互連體之銅之上表面提供錳氧化物層之技術。該錳氧化物層係作為阻障層，以防止銅氧化。防止銅氧化之阻障層係由MnO2 製成，且形成於銅互連體之上表面(參照如下專利文件11)。在任何上述之阻障層中，錳氧化物之氧對錳之組成比例不小於2。
[專利文件11]日本專利申請案公開號第H11-186273號(未實審)
以例如包含金屬元素之銅之固溶體或合金製成之薄層為材料，可輕易形成擴散阻障層係為優勢。該金屬元素具有高於銅本身擴散係數之擴散係數，且具有低於銅之氧化物形成焓(enthalpy)。然而，仍存在有具有足夠黏著性之銅互連無法安定地形成於擴散阻障層上之問題。
於該案中，係發現其中該互連體係形成於錳氧化物所製之擴散阻障層上，若該錳氧化物之氧對錳之組成比例為2以上，銅互連體及擴散阻障層之間的黏著性則不夠牢靠。此因與錳鍵結相關的四個電子皆用於與氧原子鍵結，故仍然沒有電子與銅原子進行交互作用。
有鑑於上述問題，係提出本發明。本發明之一目的係提供一種銅互連、半導體裝置及形成該銅互連之方法，能顯著改善擴散阻障層及銅互連體之間的黏著性。
依據本發明之一目的，一種銅互連結構係包含：絕緣層；包含銅之互連體，係於該絕緣層上之開口中；以及形成於該絕緣層及該互連體之間的擴散阻障層，其中，該擴散阻障層包括含有錳之氧化物層，其具有小於2之氧對錳之組成比例(y/x)。
於本發明之第一目的中，該擴散阻障層包括含有錳之氧化物層，其具有小於2之氧對錳之組成比例(y/x)。根據此條件，與錳鍵結相關的四個電子並非皆用於與氧原子鍵結，故保留一些電子與銅原子進行交互作用。因此，顯著改善擴散阻障層及互連體之間的黏著性。
於本發明之第二目的中，一種銅互連結構係包含：絕緣層；包含銅之互連體，係於該絕緣層上所提供之開口中；及形成於該絕緣層及該互連體之間的擴散阻障層，其中，該擴散阻障層包含：包含錳以外之金屬元素之第一層，其中該第一層係形成於面對該絕緣層之該開口之內表面，及形成於該第一層上之包含錳之第一氧化物層，其具有小於2之氧對錳之組成比例(y/x)。
於本發明之第二目的中，該擴散阻障層包括含有錳之氧化物層，其具有小於2之氧對錳之組成比例(y/x)。根據此條件，與錳鍵結相關的四個電子並非皆用於與氧原子鍵結，故保留一些電子與銅原子進行交互作用。因此，顯著改善擴散阻障層及互連體之間的黏著性。
又，該包含錳之第一氧化物層係形成於該包含錳以外之金屬元素之第一層上。據此，例如可確定能防止該絕緣層(主要由矽氧化物製成)之氧擴散或侵入至含有錳之第一氧化物層。因此，可安定地形成包含錳且具有氧對錳之組成比例(y/x)小於2之第一氧化物層。
依據本發明之第三目的，一種形成銅互連結構之方法包括以下步驟：於一主體上形成絕緣層；於絕緣層上形成包含錳之銅層；將該包含錳之銅層退火(annealing)以形成擴散阻障層，其中，該退火步驟於下述條件中進行：於不超過0.1帕(Pa)之壓力之真空氛圍下，或於包含體積百分比為2vol. ppm至30vol. ppm之氫之惰氣氛圍中，於350℃至550℃之溫度範圍中，及達5至80分鐘之時間；以及於該擴散阻障層上沈積銅以形成互連體。
於本發明之第三目的中，係於該預定條件下將包含錳之該銅層退火。根據此條件，係於該銅互連結構中形成包括含有錳，且具有小於2之氧與錳之組成比例(y/x)之氧化物層之擴散阻障層。於該銅互連結構中，與錳鍵結相關的四個電子並非皆用於與氧原子鍵結，故保留一些電子與銅原子進行交互作用。因此，顯著改善擴散阻障層及互連體之間的黏著性。
又，本揭露之應用範圍將由後述詳細說明呈現。應理解，當指述不同實施例時，該詳細說明及特定實施例係僅用以說明，而非意圖限制本揭露之範疇。
本發明之實施例將參照圖式而如後詳細說明，其中係顯示本發明之較佳實施例。後續描述並非用以限制本揭露之範疇、應用性或配置。更甚者，較佳例示性實施例之後續描述，將提供本領域熟習技藝者能據以實施本揭露之較佳例示性實施例。應注意，在不悖離如後附申請專利範圍所示之本發明之精神與範疇下，本發明可以不同型式而實施。
於鑲嵌型互連結構中，本發明之擴散阻障層(其包含錳氧化物)係形成於電性絕緣層上。例如，於一實施例中，該電性絕緣層為矽所製成之層，該矽含有無機化合物材料如氧(O)、氮(N)、碳(C)、或氟(F)。該電性絕緣層可由緻密或多孔氮化矽(SiN)、矽氧碳化物(SiOC)、矽氮氧化物(SiNO)、矽氟氧化物(SiFO)、聚丙炔醚(poly(allylene ether))、二氧化矽(SiO2 )、聚醯亞胺等。
於另一實施例中，本發明之擴散阻障層係提供於由包含有機矽化合物之氧所製之電性絕緣層上，該有機矽化合物如緻密或多孔性含氫矽酸鹽(HSQ)或甲基矽酸鹽(MSQ)(參照上述“Semiconductor Device(2nd edition)-Physics and Technology”by S.M. Sze P346-347)。例如，該擴散阻障層係提供於MSQ所製之絕緣層上，該MSQ具有約10%至40%之多孔性且相對介電係數為2.0至2.5(參照Physics Dictionary by Editorial Committee of Physics Dictionary,September 30,1985,Baihusha,first edition,P. 518)。
又，於另一實施例中，該絕緣層可由單一SiO2 層或由複數層構成，該複數層由不同材料如矽氮化物(Si3 N4 )層與SiOC層堆疊而成。又，該電性絕緣層可由具有複數孔洞且平均孔徑約1奈米(nm)之多孔性HSQ層或MSQ層構成。另外，在本發明之電性絕緣層中，因該多孔性SiOC層之電漿處理等所致損害，係使用有機矽化合物玻璃修復。
於又另一實施例中，本發明之擴散阻障層可提供於一包含錳以外之金屬元素(以下以符號“m”表示)之層上，其構成包含於該擴散阻障層中之氧化物。該包含金屬元素(m)之層為該金屬元素(m)所製之層，或包含該金屬元素之氧化物、氮化物、或碳化物之層。舉例言之，該金屬元素之氧化物可包含氧化鋁、氧化鈷、氧化鈮、氧化錫、氧化鎂、氧化鉭、氧化鈦、氧化鉻、氧化釩、氧化釕、或氧化鉿。該金屬元素(m)之氮化物可包含氮化鉭、氮化鈦、氮化鋯、氮化釩、或氮化鎢。該金屬元素之碳化物可由間隙固溶體(interstitial solid solution)如碳化鈦、碳化鋯、碳化釩、碳化鉭、或碳化鎢所製成。然而，該金屬元素(m)之碳化物與本發明之構成擴散阻障層之金屬氧化物(如氧化錳(MnO))之間的黏著性通常不佳。因此，不偏好使用該金屬元素(m)之碳化物。
擴散阻障層形成於其上之層偏好使用的金屬元素(m)為，與銅相較，可輕易氧化之金屬元素。當銅之氧化物形成焓ΔH293 為-167.5kJ/mol，較佳金屬元素(m)為具有低於該值之氧化物形成焓之金屬元素。若與銅相較，該金屬元素較易被氧化，表示其對氧之化學連接性較銅強。因此，舉例而言，確保可防止該絕緣層(主要由氧化矽製成)之氧，移動至該銅互連體。於此方式中，可防止氧原子侵入銅互連體。因此，該互連體可由具有低電性阻抗之高純度銅(其包含低量之摻入雜質)製成係為優點。
具有低於銅之氧化物形成焓之金屬元素之實例可包含鎂(ΔH293 =-601.6KJ/mol)、鈦(ΔH293 =-2457.2KJ/mol)、釩(V)(ΔH293 =-1551.3KJ/mol)、鉻(Cr)(ΔH293 =-1130.4KJ/mol)、鈷(Co)(ΔH293 =-905.6KJ/mol)、鎳(Ni)(ΔH293 =-240.7KJ/mol)、鋯(Zr)(ΔH293 =-1101.3KJ/mol)、鈮(Nb)(ΔH293 =-1900.8KJ/mol)、鉬(Mo)(ΔH293 =-746.1KJ/mol)、釕(Ru)(ΔH293 =-304.4KJ/mol)、銠(Rh)(ΔH293 =-383.0KJ/mol)、鉿(Hf)(ΔH293 =-1113.7KJ/mol)、鉭(Ta)(ΔH293 =-2047.3KJ/mol)、或鎢(W)(ΔH293 =--838.6KJ/mol)。
較佳地，本發明之擴散阻障層係形成於包含該金屬元素(m)之層上，該金屬元素具有低於銅及低於矽之氧化物形成焓。矽之氧化物形成焓(ΔH293 )為-910.9kJ/mol。因為與矽相較，本發明之金屬元素(m)可輕易氧化，故其可輕易與絕緣層中所包含之氧原子形成鍵結。因此，該金屬元素(m)在形成擴散阻障層時，與該絕緣層之鍵結及黏著性係為優異。又，於與銅相較為較高氧化性之金屬元素之類似案例中，與矽相較可輕易氧化者係提供防止氧原子自絕緣層侵入銅互連體之作用。
於低於銅及甚至矽之氧化物形成焓之金屬元素(m)中，以鉭及鈦為最佳。主要因鉭或鈦之金屬層、金屬氧化物層、或金屬氮化物層在與本發明擴散阻障層之黏著性為優異。於該擴散阻障層形成於其上之層，可由鉭層、氮化鉭層、或鉭氧化物層製成之複數層結構所形成。另外，該層可由鈦層、氮化鈦層、或鈦氧化物層製成之複數層結構所形成。於擴散阻障層形成於鉭及氮化鉭層所製之複數層結構上的案例中，較佳為該氮化鉭層(其與絕緣層(即氧化矽)之鍵結及黏著性為優異)直接形成於絕緣層側，且鉭層(其提供阻障性質以防止銅自互連體向絕緣層擴散)形成於該氮化鉭層上，於此處係形成擴散阻障層及銅互連體。
當形成用於製造半導體裝置如LCD之薄膜電晶體(TFT)或金屬氧化物半導體(MOS)結構電晶體之歐姆接觸型源極或汲極或肖特基阻障接面型(Schottky barrier junction type)閘極之銅互連時，本發明之擴散阻障層可直接形成於絕緣層之表面，該絕緣層係由非晶形玻璃(如矽酸鹽玻璃或硼矽酸鹽玻璃)或石英玻璃製成。
於該絕緣層或含有金屬元素(m)之層上，係形成氧化物層所組成之擴散阻障層。擴散阻障層係由包含金屬元素之銅合金層製造，針對該合金材料，係具有大於銅本身於400℃之擴散係數之擴散係數(>D400 =5.51×10-21 cm2 /s)以及小於銅於293K之氧化物形成能量之氧化物形成能量(<ΔH293 =-167.5kJ/mol)。適用於金屬元素之氧化物所製之擴散阻障層之該金屬元素可包含錳(D400 =1.97×10-20 cm2 /s,ΔH293 =-1387.5kJ/mol)、鈦(D400 =4.24×10-20 cm2 /s)、鍺(Ge)(D400 =1.13×10-19 cm2 /s,ΔH293 =-580.2kJ/mol)、錫(D400 =2.08×10-19 cm2 /s,ΔH293 =-580.7kJ/mol)、銻(Sb)(D400 =5.51×10-19 cm2 /s,ΔH293 =-1008.0kJ/mol)、鉍(Bi)(D400 =1.15×10-18 cm2 /s,ΔH293 =-570.7kJ/mol)等。
於上述金屬元素中，錳為形成該擴散阻障層之最佳材料，該擴散阻障層為包含錳之氧化物層，氧化矽或無機玻璃所製之絕緣層之表面上以自我形成(self forming)方式。如上所說明，該擴散阻障層(其為氧化錳層)係由包含錳之銅層所形成。例如，該銅層可自銅-錳(Cu-Mn)合金層所形成。該銅合金層可包含銅之取代固溶體或間隙固溶體。舉例言之，銅錳固溶體可包含比例為3%至10%之錳原子(參照日本專利第4065959號)。於此處，銅錳固溶體意指其中錳原子係於銅結晶之晶格位置取代銅原子之固溶體，而取代固溶體為其中錳原子之取代係任意發生於Cu晶格位置之固溶體(參照“CBA Chemistry”translated by Bunichi Tamamushi,February 20,1971,published by Iwanami Shoten Publishers,second printing,P. 284)。
含錳之氧化物層亦可以複數層結構形成，該複數層結構係為銅層及錳層堆疊以作為阻障層形成材料。於此實施例中，層之沈積順序可互換，意指銅層或錳層之一者可直接形成於絕緣層之上表面。較佳係以高純度錳做為基底材料而形成複數層結構之錳層。特別是，較佳之高純度錳包含不超過0.1%之原子濃度之鋰(Li)、鈹(Be)、鈣(Ca)、硼(B)、鐵(Fe)、鈀(Pd)、鉑(Pt)、金(Au)、或釷(Th)。另外，較佳之銅層係以不低於99.9999%(6N)之高純度銅為材料而形成。
於另一實施例中，含錳之氧化物層亦可以複數層結構形成，該複數層結構係由銅錳合金層及銅層所製成。例如，可使用由原子濃度為10%之錳之銅合金層、及高純度銅為基底材料所構成之層所組成之複數層結構以形成氧化物層。此實施例之優點在於該擴散阻障層之錳原子之原子濃度特別低，係因整體之錳原子濃度為相對小。
於另一實施例中，可以包括銅錳合金層、錳層、及銅層之複數層結構而形成該擴散阻障層(其為含錳之氧化物層)。可利用不同方法以形成該複數層結構之不同層。該等方法之實例可包含高頻濺鍍法(包含反應式濺鍍法)、化學汽相沈積法(CVD)(如低壓法)、原子層磊晶法(ALE)、電鍍法、離子電鍍法、雷射剝蝕法等。應注意可以不同方法形成構成該複數層結構之各層。雖然於本發明不同實施例之複數層結構係由不同層所製得，但銅錳合金層、或由錳層及銅層所製之複數層結構、或由銅層所製且銅錳合金層用作銅層材料以形成該擴散阻障層之間並無差別。因此，於本發明不同實施例中之該等層，於本揭露中係以“銅層”稱之。
藉由加熱以上述方法形成之銅層以形成擴散阻障層。特別是，於本發明中，例如藉由於含有氫(H2 )或一氧化碳(CO)之惰氣中加熱銅層。鹵素氣體如氯氣(Cl2 )不適用於本發明，因於一些情況下，該氣體係大幅破壞擴散阻障層。惰氣氛圍之實例可包含氦(He)、氖(Ne)、氬(Ar)、氪(Kr)、氙(Xe)。於該等惰氣氛圍中，以氬氣為最佳選擇，因氬具有大原子半徑，故難以侵入銅層(其用作擴散阻障層之形成材料)。
藉由加熱該銅層，係形成全部或其至少部分表面之擴散阻障層(由錳氧化物層(Mnx Oy ,y/x<2)所製)。加熱銅層之溫度較佳為200℃至600℃。更佳地，加熱銅層之溫度較佳為350℃至500℃。又，當熱處理的溫度設定於上述較佳範圍內的較高溫時，其優勢在於，形成具有較低的氧對錳(y/x)之組成比例之錳氧化物層。另外，當熱處理的時間設定成較長時間時，確實可形成具有較低的氧對錳(y/x)之組成比例之錳氧化物層。
於該案例中，形成於包含氧化物之矽所製之絕緣層上的銅錳合金層，係於真空或含還原性氣體之惰氣中加熱，可形成包含絕緣層組成元素的錳氧化物層。例如，當加熱沈積於多孔性SiOC層上之銅錳合金層時，可形成包含矽之氧化物層MnSiO3 或MnSi2 O5 。包含元素(N)(絕緣層之組成元素)之氧化物層之組成物係描述為Mnx Nz Oy (,y/x<2)。然而，可有其中含有組成元素(N)之氧化物並非依賴加熱條件而形成之案例。因此，於本揭露中，Mnx Nz Oy (,y/x<2)亦以Mnx Oy 稱之。
於一實施例中，沈積於矽氧化物(SiOC)之絕緣層上之銅層係於真空環境中加熱，其中，壓力為5×10-2 Pa至0.1Pa。於此實施例中，包含錳氧化物(Mn2 O3 )之擴散阻障層可以氧與錳之組成比例(y/x=1.5)而形成。同時，藉由於350℃至450℃之溫度及5分鐘至80分鐘之加熱時間進行熱處理，可安定地形成擴散阻障層，其主要由Mn2 O3 (y/x=1.5)組成。
於另一實施例中，沈積於矽氧化物(SiOC)之絕緣層上之銅層係於真空環境中加熱，其中，壓力為5×10-3 Pa至5×10-2 Pa。於此實施例中，包含錳氧化物(Mn3 O4 )之擴散阻障層可以氧與錳之低組成比例(y/x=1.3)而形成。同時，藉由於450℃至500℃之溫度及5分鐘至80分鐘之加熱時間進行熱處理，可安定地形成擴散阻障層，其主要由Mn3 O4 (y/x=1.3)組成。
於又一實施例中，沈積於矽氧化物(SiOC)之絕緣層上之銅層係於真空環境中加熱，其中，壓力不超過5×10-3 Pa。於此實施例中，包含錳氧化物(Mn2 O3 )之擴散阻障層可以氧與錳之低組成比例(y/x=1)而形成。同時，藉由於500℃至550℃之溫度及5分鐘至80分鐘之加熱時間進行熱處理，可安定地形成擴散阻障層，其主要由MnO(y/x=1.0)組成。
於其他實施例中，銅層(e.g.銅-錳合金層)之熱處理可於包含作為還原性氣體之氫之惰氣中進行，以替代上述之真空環境。於該等實施例中，該擴散阻障層包含錳氧化物，並具有類似於當真空環境熱處理之組成物之式。於其中於包含作為還原性氣體之氫之氬氣中加熱銅層之案例中，其優勢在於以y/x之低比例形成Mnx Oy (y/x<2)。較佳之加熱時間為不少於5分鐘且不超過80分鐘。
當以含體積百分比為2vol.ppm至4vol.ppm之氫之氬氣熱處理該銅層時，可形成包含錳氧化物(Mn2 O3 )且氧與錳之組成比例為(y/x=1.5)之擴散阻障層。加熱溫度較佳為約350℃至420℃。加熱時間較佳為不少於5分鐘且不超過80分鐘。
又，當以含體積百分比為5vol.ppm至15vol.ppm之氫之氬氣熱處理該銅層時，可形成具有組成物之式為Mn3 O4 (y/x=1.3)之錳氧化物之擴散阻障層。於此實施例中，加熱溫度較佳為約450℃至480℃。加熱時間較佳為不少於5分鐘且不超過80分鐘。
又，當以含體積百分比為18vol.ppm至30vol.ppm之氫之氬氣熱處理該銅層時，可形成具有組成物之式為MnO(y/x=1)之錳氧化物之擴散阻障層。於此實施例中，加熱溫度較佳為約500℃至550℃。加熱時間較佳為不少於5分鐘且不超過80分鐘。
於上述實施例中，含氫之氬氣係用作包含還原性氣體之惰氣。於其中以氦作為惰氣之案例中，只要氫氣之混合量及加熱條件與上述氬氣之案例相同，可形成包含錳氧化物並具有相同組成物之式為Mnx Oy (y/x<2)之擴散阻障層。
在不考慮係於真空或於含還原性氣體之惰氣氛圍下加熱銅層，當熱處理係於適合形成上述各錳氧化物所組成之擴散阻障層之溫度下，以較長的時間進行時(e.g.超過80分鐘)，則形成具有較低的氧對錳(y/x)組成比例之錳氧化物層(如Mn2 O3 (y/x=1.5)、Mn3 O4 (y/x=1.3)或MnO(y/x=1))之可能性增加。然而，若以較長的時間進行熱處理，特別是超過100分鐘時，阻障層之表面將變得粗糙。因此，具有平坦表面之擴散阻障層(係提供優異黏著性之安定銅互連體)可能不形成，從而造成不便。
例如，其中由錳氧化物以組成物之式為Mn2 O3 (y/x=1.5)所組成之擴散阻障層之案例係為預期，若以350℃至420℃之溫度進行熱處理達超過80分鐘，形成具有較低組成比例(y/x)(如Mn3 O4 (y/x=1.3))之擴散阻障層之可能性增加。又，當以450℃至480℃之溫度進行熱處理達超過80分鐘，形成具有較低組成比例(y/x)(如MnO(y/x=1))之擴散阻障層之可能性增加。
於真空或含氫之惰氣氛圍下進行熱處理以形成擴散阻障層之案例中，該氛圍之真空或氫含量無須隨時間而恆定。換句話說，為形成錳氧化物所組成之擴散阻障層，各處之氧與錳組成比例之並非必須相同。例如，若於加熱過程中，該氛圍之真空逐漸增加、適度增加或於加熱步驟中增加(真空增加意指壓力降低)，包含相對大量之錳氧化物且具有氧對錳(y/x)之較低之組成比例之阻障層可以向阻障層表面而形成。又，例如，當擴散阻障層之表面部分形成時，若於熱處理過程的終點添加氫氣至該氛圍中，可形成其表面部分以錳氧化物製成且具有氧與錳之組成比例(y/x)少於2之擴散阻障層。
因此，可存在具有非化學計量(nonstoichiometric)組成物之錳氧化物作為加成相，其中，該加成相之組成比例係小於退火早期所形成之基本相(underlying phase)之組成比例(y/x)。然而，以非化學計量組成物(其滿足氧對錳之組成比例y/x<2之條件)之錳氧化物形成鍵結黏著性優異之銅互連體，其形成於阻障層之表面部分，無論是擴散阻障層整體或其至少部分表面，並無差別。
例如，與銅互連體之鍵結黏著性優異之阻障層，即使當擴散阻障層由Mn2 O3 (y/x=1.5)及Mn3 O4 (y/x=1.3)之混合物所製時，不喪失與銅互連之鍵結。又，即使當擴散阻障層由Mn2 O3 (y/x=1.5)、Mn3 O4 (y/x=1.3)、及MnO(y/x=1.0)之混合物所製時，不喪失與銅互連體之黏著性。
Mnx Oy (y/x<2)所製之擴散阻障層可有效地形成於包含錳以外之金屬元素(m)且具有低於銅之氧化物形成焓之層之上。例如，具有氧與錳之組成比例(y/x)少於2之錳系氧化物如Mnx Oy 或Mnx Siz Oy ，可輕易地形成於鉭所製之複數層結構上。於含鉭之複數層結構中，係於包含矽及氧化物之絕緣層上依序提供氮化鉭(TaN)層及鉭(Ta)層。
與矽(Si)相較，鉭可輕易氧化(鉭之氧化物形成焓Δ293=-2047.3kJ/mol係低於矽之Δ293=-910.9kJ/mol)。因此，自含矽及氧化物之絕緣層擴散至含錳之擴散阻障層之氧，可輕易地被鉭等複數層結構之組成金屬元素(m)所捕捉。就結果而言，侵入擴散阻障層之氧量減少。因此，可輕易形成具有氧與錳之組成比例低於2(y/x<2)之錳氧化物層。類似於上述鉭系層，Mnx Oy (y/x<2)所組成之擴散阻障層亦可形成於鈦(Ti)系層(ΔH293=-2457.2kJ/mol)，其比矽容易氧化。例如，鈦及氮化鈦(TiN)之複數層結構上，可輕易形成包含Mnx Oy 並具有氧與錳之組成比例低於2(y/x<2)之擴散阻障層。
為了形成對應於45nm、32nm或更低之互連寬度之擴散阻障層，為了降低互連寬度而必須對應地減少擴散阻障層之厚度。例如，於互連寬度為約45nm之案例中，較佳擴散阻障層之厚度必須為等於或少於5nm。雖然鈦系材料(如鈦或氮化鈦)所製之層具有良好的錳氧化物層，Mnx Oy (y/x<2)之形成能力，通常因形成薄層而使該錳氧化物層變得不連續，從而於該不連續的部分產生缺口(gap)。例如，於鈦系材料之超薄膜之缺口部分，係暴露出層間絕緣層之表面。因此，造成例如因層間絕緣層及銅互連體之直接接觸，所致之層間絕緣層之電性絕緣性質降低之缺點。
為解決上述缺點，係提出例如一種複數層結構，其中，包含Mnx Oy (y/x<2)之擴散阻障層係藉由將含錳之銅層沈積於鉭系材料之超薄層上使用此結構。具有高擴散係數之錳向該絕緣層移動以期與層間絕緣體之氧原子鍵結。氧原子係暴露於鉭系超薄膜之缺口部分。從而，可形成含錳氧化物之層以填補該缺口。此錳氧化物層係補充鉭系或鈦系超薄膜之阻障性質。因此，此種複數層結構係有優勢於提供具有較高EM阻抗及較低操作漏電流之銅互連體。
包含錳氧化物(Mnx Oy )並具有氧與錳之低組成比例(y/x<2)之擴散阻障層，對於提供優異黏著性之銅互連體上係發揮顯著效果。為了安定地及一致的形成鍵結強度及黏著性優異之銅互連體，該擴散阻障層之表面部分必須由具有氧與錳組成比例低於2(y/x<2)之錳氧化物(Mnx Oy )所製得。Mnx Oy 層(x,y)之組成物可藉由電子能損譜法(EELS)、X射線光電子光譜法(XPS(ESCA))、X射線能量散射光譜儀法(EDS)、歐傑(Auger)電子能譜法(AES)等檢測。
形成擴散阻障層之後，構成互連體之銅係沈積於Mnx Oy (y/x<2)所組成之氧化物層上。於具有單鑲嵌或雙鑲嵌之結構中，係提供銅以填滿該互連溝槽(groove)之內部空間。可藉由例如電解電鍍法以形成構成互連體之銅。又，用於形成銅互連體之方法與形成錳氧化物層Mnx Oy (y/x<2)之銅層材料之方法並不需相同。因本發明之擴散阻障層、或至少其表面部分係由具有少於2之氧與錳之組成比例(y/x<2)之Mnx Oy ，將具優異黏著性之銅沈積於擴散阻障層上係為可能。擴散阻障層及銅之鍵結強度可藉由剝離測試法如JIS十字切割膠帶測試(cross-cut tape test)(ASTM3359-87)而測定。
當銅埋於互連溝槽(如溝槽(trench groove)或通孔)之擴散阻障層後，熱處理於包含微量氧之氛圍中進行時，於該銅互連體之開放表面上形成錳氧化物層為可能。於銅互連體之上表面所形成之錳氧化物層具有下列組成物之式，其滿足下列氧與錳之組成比例之條件：
Mnx1 Oy1 (1<y1 /x1 <2，且y1 /x1 >y/x)
於此實施例中，互連體上表面之錳氧化物層之組成比例(y1 /x1 )係大於錳氧化物層或擴散阻障層之組成比例(y/x)。銅互連體之開放表面並非面向電性絕緣層，且為直接暴露於含氧之熱處理氣體之表面。例如，於此實施例中，該開放表面為銅互連體之頂面，該銅互連體係埋於該溝槽中。
本發明之擴散阻障層係形成於絕緣層之界面之區域，其具有氧與錳之組成比例低於2。換言之，與錳氧化物(IV)(MnO2 )之組成物相較，本發明之擴散阻障層包含較豐富之錳。自氧化物層Mnx Oy (y/x<2)之過量錳，藉由銅互連體之開放表面吸附熱處理氣體所含氧原子所產生之電場，係擴散且移動至互連體之開放表面。之後，移動至銅互連體之開放表面之該過量錳係鍵結至氧原子，氧原子係由熱處理氣體充分提供。由此，該過量錳係於銅互連體之頂面建構形成錳氧化物層(Mnx1 Oy1 、1<y1 /x1 <2及y1 /x1 >y/x)。
形成於銅互連體上表面之氧化物層為其中係進一步進行錳原子之氧化作用之氧化物層，且因此該氧化作用係阻止氧化物層藉由在包含還原性氣體之惰氣中的熱處理而安定地形成。此為，形成於銅互連體開放表面上之錳氧化物層，包含豐富化學計量之氧，其係高於擴散阻障層之錳氧化物層(Mnx Oy (y/x<2))所包含者。此形成於銅互連體開放表面上之第二氧化物層係有用於防止銅互連體之氧化作用，且亦能提供具有低電性阻抗之銅互連體。
又，藉由將錳原子吸引至銅互連體之開放表面而形成該第二氧化物層。當形成包含該氧化物層之擴散阻障層時，此時錳為過量。因此，可形成操作電流之漏電流低之銅互連體。
為了於銅互連體之開放表面上形成錳氧化物層，該銅互連體沈積後，建議將該互連體之上表面於包含0.5vol.ppm至10vol.ppm之氧之惰氣中退火，其時間為5分鐘至80分鐘，溫度為250℃至550℃。以此方法，錳氧化物層Mnx1 Oy1 (1<y1 /x1 <2，且y1 /x1> y/x)，其具有氧與錳之組成比例(y1 /x1 )大於擴散阻障層(y/x)者。因使用高溫加熱銅互連體之上表面，所得錳氧化物層之厚度將以加熱時間之對數值之比例而增加。又，氧濃度越高，係以越短時間形成所得錳氧化物層。於其中處理溫度或氧濃度係不同之案例中，係確認該錳氧化物層之厚度將以加熱時間(提供含氧惰氣之時間)之對數值之比例而增加。
又，於銅互連體開放表面上形成之錳氧化物層，亦可藉由以250℃至550℃之溫度，於具有低於0.5vol.ppm氧濃度之惰氣中進行熱處理而形成。然而，於此實施例中，所得氧化物層通常較1nm還薄，因此，不會形成具有足夠厚度(通常約2nm以上)之錳氧化物層以防止銅互連體之氧化。另外，於此種低氧濃度之氣體中，銅互連體頂端之所得錳氧化物層Mnx1 Oy1 ，係具有氧對錳之顯著低組成比例(y1 /x1 <<1)。因此，不會形成具有優異電性阻抗之錳氧化物層。
另一方面，以250℃至550℃之溫度,，於超過10vol.ppm之氧濃度之惰氣中進行熱處理為不佳。因為該種熱處理促使錳以較高速率進行氧化反應，且因此造成下列二氧化錳層：MnO2 之形成。依據種源命名法(stock nomenclature)，該二氧化錳為錳氧化物(IV)。雖然該錳氧化物層(係具優異電性絕緣性質)可由錳氧化物(IV)(MnO2 )形成，其係具優勢於與具有下列組成比例：1<y1 /x1 <2之錳氧化物層(Mnx1 Oy1 )之案例相較，MnO2 及銅互連體之間的黏著性較低。
該錳氧化物層可安定地形成，特別是藉由於惰氣中對銅互連體之上表面進行熱處理，該惰氣係包含不低於0.5vol.ppm且不高於5vol.ppm之比例之氧，加熱時間為5分鐘至60分鐘，且溫度為250℃至450℃。銅互連體之上表面不面向絕緣層。錳氧化物層包含金屬系元素，其組成絕緣層之元素。第二氧化物層之金屬系元素總量係小於擴散阻障層之金屬元素總量。
構成該絕緣層之金屬系元素之實例可包含矽(Si)，其為半金屬、釕(Ru)、或鉿(Hf)，其為金屬元素，例如包含於由含氧化物之矽所構成之絕緣層中，如SiOC、SiOF、SiON、氧化釕(RuO)、或氧化鉿(HfO)。此處，不包含非金屬元素如氧(O)、氮(N)、或氟(F)。可以不同的分析方法，如EELS、SIMS、AES等定量擴散阻障層(Mnx Oy ,y/x<2)之飽和氧化物(MnO2 )層中的金屬系元素之濃度。
包含低金屬系元素(如導電性金屬元素或半金屬元素)之錳氧化物層，具有高電性絕緣性質。因此，可使用具有高絕緣性質之錳氧化物層形成具有低漏電流之該銅互連體，該錳氧化物層係形成於該互連體之上表面。因此，此錳氧化物層可提供具有低耗能及高操作信賴度之半導體裝置。
實施例
(實施例1)於以下段落中，係詳細說明本發明之第一實施例之內容，其中，該實例提供具有擴散阻障層、包含錳氧化物之鑲嵌型銅互連結構，其為以銅錳層作為形成阻障層材料之結果。
第1圖係說明銅互連結構之實施例之橫截面，及製造該結構之製程之概略圖式。參照第1(a)圖，係顯示製造銅互連結構1A之實施例之前半製程。如該圖所示，於厚度為200nm之層間絕緣層10(e.g. SiOC)中形成一凹槽以成互連溝槽11。互連溝槽11之水平寬度(開口寬度)，W，係設為約32nm。接著，將銅錳(Cu-Mn)合金層12沈積至該絕緣層10表面上，包含互連溝槽11之內側及上表面側(如第1(a)圖)。錳(Mn)為具有低於銅之氧化物形成焓之金屬元素。藉由習知高頻濺鍍法，利用高純度銅(Cu)(99.9999%)及高純度錳(5N)之銅錳合金作為標的材料，形成銅錳合金層12。銅錳合金標的之錳含量為約7%之原子濃度。於沈積的銅錳合金層12中的錳原子濃度經電子能損譜法(EELS)定量為4%。銅錳合金層12之厚度設為約4nm。
接著參照第1(b)圖，係顯示製造銅互連結構1A之實施例之後半製程。於該步驟中，將銅錳合金層12以約350℃之溫度於含約5vol.ppm體積百分比之氫之氬氣中加熱約20分鐘。於熱處理期間，由開始至結束，氫之體積濃度係維持恆定(5vol.ppm)。藉由該熱處理，錳原子係由銅錳合金層12擴散，並移動至SiOC絕緣層10與銅合金層交接之區域。從而，經由與構成SiOC絕緣層10之氧原子鍵結，而形成如第1(b)圖所示之包含錳氧化物之擴散阻障層13。由於加熱步驟所致之相分離，則由主要由銅所組成之層而製造擴散阻障層13之表面。
將該擴散阻障層13中的錳氧化物組成物以附屬於場發射掃描式電子顯微鏡(Phillips FE-TEM CM200型)之X射線能量散射光譜儀法(EDS)裝置分析。基於EDS分析，其顯示構成擴散阻障層13之錳氧化物主要由Mn2 O3 組成，具有氧與錳之組成比例(y/x)為1.5。又，依據EDS分析，亦確認擴散阻障層13包含少量銅。擴散阻障層13之銅原子濃度約為錳原子濃度的1/2，其為擴散阻障層13中的最高量。
接著，將代表銅互連體14之經包埋的銅沈積於錳氧化物(III)(Mn2 O3 )所組成之擴散阻障層13之表面上，以填滿該互連溝槽11之內部。以電解電鍍法形成銅互連14。之後，以化學及機械研磨法(CMP)將過量地形成於該互連溝槽11上的銅及層間絕緣層10上殘留的擴散阻障層13移除。研磨至該絕緣層10的表面露出為止。以此方式，形成如第1(b)圖所示之單鑲嵌型銅互連結構1A。以實驗例分別評估擴散阻障層13及銅互連體14之間的黏著性或鍵結強度。該實驗例具有與該第一實施例所述之類似結構。此意指於{001}-Si基板上依序提供厚度約200nm之SiOC絕緣層、錳氧化物層(Mn2 O3 )及厚度約200nm之包埋之銅。結果，擴散阻障層13(Mn2 O3 )及銅互連體14之間的黏著性測得為適當值，約8kg/cm2 。
又，於室溫下以直流電四探針法測定銅互連體14之電阻率(ρ)。以下式計算電阻率(ρ)：
ρ=(π/ln2)‧t‧(V/I)‧f1‧f2(1)
其中，t、I、及V係分別表示銅互連體14之厚度、測量期間自互相面對之兩探針導入銅互連體14之電流(50mA)、及當於另外兩探針之間導入電流I時所產生之電壓。於該式中，fl及f2表示銅互連體14之形狀因數(form factor)(參照F.M. Smith,The Bell System Technical Journal,37(1958),P. 711)。經計算，第一實施例銅互連體14之電阻率為約2.2μΩ‧cm，與純銅塊的電阻率1.66μΩ‧cm接近(參照尚未實審之日本專利公開第H1-202841號，第2頁下排左欄)。
(實施例2)本發明之第二實施例係參照第2圖，係以具有擴散阻障層、包含錳氧化物之銅互連結構之實例說明，其係以具有複數層結構之銅層作為阻障層形成材料所形成。該複數層結構係以錳(Mn)及銅(Cu)堆疊之層所製。
參照第2a圖，係顯示製造銅互連結構1B之實施例之前半製程。如該圖所示，於厚度為200nm之層間絕緣層20(e.g. SiOC)中形成一凹槽以成互連溝槽21。互連溝槽21之水平寬度(開口寬度)，W，係設為約32nm，與上述第一實施例相同。接著，將錳層22a沈積至該互連溝槽21之內側及上表面側。錳層22a之厚度為約2nm且其氧化物形成焓係低於銅。接著，於該錳層22a上，依序堆疊厚度為約2nm之銅層22b，以形成複數層結構22。該錳層22a及銅層22b皆由習知高頻濺鍍法，分別利用高純度錳(純度=5N)及高純度無氧之銅(純度=6N)作為標的材料而形成。第2(a)圖亦顯示形成於絕緣層20上之複數層結構22之截面圖。
接著，參照第2(b)圖，係顯示製造銅互連結構1B之實施例之後半製程。於該步驟中，將複數層結構22以約450℃之溫度於真空環境中以3×10-2 Pa之壓力加熱約35分鐘。以此方式，如第2(b)圖所示，係於SiOC絕緣層20與複數層結構22之間的界面形成由錳氧化物所組成之擴散阻障層23。該錳氧化物層係藉由錳原子(由複數層結構22擴散至絕緣層20)與構成該絕緣層20之氧原子鍵結而形成。又，以電子能損譜法(EELS)分析擴散阻障層23內之錳之化學鍵結能。EELS分析顯示該擴散阻障層23主要由錳氧化物層Mn3 O4 所形成，氧與錳之組成比例y/x=1.3。基於此分析，其顯示該擴散阻障層23之表面部分(為直接接觸該絕緣層20之表面之相對面)變成主要由銅所組成之層。
接著，藉由使用主要由銅組成之層作為銅晶種層，而將高純度銅包埋於擴散阻障層23上以形成互連體24。以電解電鍍法形成代表銅互連體24之經包埋的銅，以填滿該互連溝槽21之內部(第2b圖)。於製造過程之最後步驟中，以化學及機械研磨法(CMP)將過量地形成於該互連溝槽21上的銅以及層間絕緣層20上殘留的擴散阻障層23移除，研磨至該絕緣層20的表面露出為止。以此方式，形成如第2(b)圖所示之單鑲嵌型銅互連結構1B。以實驗例分別評估擴散阻障層23及銅互連體24之間的黏著性或鍵結強度。該實驗例具有與該第二實施例所述之類似結構，其中，於{001}-Si基板上依序提供厚度約200nm之SiOC層、錳氧化物層(Mn3 O4 )及厚度約200nm之包埋之銅。結果，擴散阻障層23(Mn2 O3 )及銅互連體24之間的黏著性測得為適當值，約7kg/cm2 。
類似於第一實施例之案例，以直流電四探針法測定銅互連體24之電阻率。於室溫之測量結果顯示較小值，2.2μΩ‧cm，如第一實施例，其與純銅塊的電阻率(1.7μΩ‧cm)接近。
(實施例3)本發明之第三實施例係以具有擴散阻障層、包含錳氧化物之銅互連結構之實例說明，其係以具有複數層結構之銅層所形成。該複數層結構係依序以銅錳(Cu-Mn)及銅(Cu)堆疊之層所製。
於此實施例中，類似前述案例，於厚度為200nm之層間絕緣層20(e.g. SiOC)中形成一凹槽以成互連溝槽21。互連溝槽21之水平寬度(開口寬度)，W，係設為約32nm，與上述第一實施例相同。接著，將銅錳合金層(Cu-Mn)12沈積至該絕緣層20表面上(包含互連溝槽21之內側)，藉由依序堆疊厚度均為約2nm之銅錳合金層(Cu-Mn)及銅(Cu)薄層而形成複數層結構。該銅錳(Cu-Mn)合金層所包含之錳具有低於銅之氧化物形成焓。銅錳合金層及銅薄層皆由習知高頻濺鍍法，分別利用含有8%之原子濃度之錳之銅錳合金，及高純度無氧之銅作為標的材料而形成。於經沈積之銅錳合金層中，該錳之原子濃度經EELS法測定為4%。
於接續步驟中，將複數層結構22以約450℃之溫度於真空環境中以3×10-2 Pa之壓力加熱約35分鐘。以此方式，於SiOC絕緣層20與複數層結構22之間的界面形成擴散阻障層23。於此實施例中，擴散阻障層23主要由錳氧化物層Mn3 O4 所形成，氧與錳之組成比例(y/x)=1.3，其係低於第一實施例。該錳氧化物層係藉由錳原子(由複數層結構22擴散至絕緣層20)與構成該絕緣層20之氧原子鍵結而形成。以場發射掃描式電子顯微鏡藉由EDS分析而得該擴散阻障層23內之錳氧化物之組成物。
接著，以電解電鍍法將銅包埋於擴散阻障層23上以形成互連體24，以填滿該互連溝槽21之內部。另外，以於{001}-矽基板上依序提供厚度約200nm之SiOC層、錳氧化物層(Mn3 O4 )及厚度約200nm之銅電鍍層之實驗例樣本進行剝離測試。結果，擴散阻障層23(包含錳氧化物Mn2 O3 )及銅互連體24之間的黏著性測得為適當值，約7kg/cm2 。
類似於第一及第二實施例之案例，以直流電四探針法測定銅互連體24之電阻率。於室溫，該銅互連體之電阻率約2.2μΩ‧cm，其與純銅塊的電阻率(1.7μΩ‧cm)接近。
(實施例4)本發明之第四實施例係參照第3圖，係以具有由鉭系及銅-錳合金(Cu-Mn)材料所形成之雙層擴散阻障層之銅互連結構說明。
參照第3圖，係顯示銅互連結構1C之另一實施例之截面圖。如該圖所示，類似前述實施例，於厚度約300nm之層間絕緣層31(e.g. SiOC)中形成一凹槽以成互連溝槽31，其開口寬度(W)為45nm。接著，以氮氣(N2)作為氮源，藉由習知反應性離子濺鍍法，先將厚度約3nm之氮化鉭(TaN)薄層32a沈積至該層間絕緣層31上，包含互連溝槽31之內側表面。接著，於該TaN薄層32a上，以習知高頻濺鍍法沈積厚度約2nm之鉭層32b。
之後，於該鉭薄層32b上，以習知高頻濺鍍法沈積厚度為約2nm之銅錳合金層32c，其包含4%原子濃度之錳。該銅錳合金層32c係由高純度無氧之銅(純度=6N)及高純度錳(純度=5N)材料所製成。另外，銅錳合金層32c係以其中雜質含量不超過0.1%原子濃度之合金標的材料形成，該雜質例如鋰(Li)、鈹(Be)、鎵(Ga)、矽(Si)、鉻(Cr)、鈷(Co)、鈮(Nb)、鉑(Pt)、釤(Sm)、或釷(Th)(參照日本專利案第4065019號)。
接著，係進行該複數層結構32之熱處理製程，以形成擴散阻障層33。以約520℃之溫度於真空環境中以2×10-3 Pa之壓力，進行此熱處理製程約10分鐘。該擴散阻障層33係由氮化鉭薄層33a、鉭薄層33b、及錳氧化物層33c所形成。應注意該錳氧化物層33c係藉由銅錳合金層32c之熱處理而獲得。接著，以電鍍法將銅沈積於擴散阻障層33之表面上，以填滿該互連溝槽31之內部(第3圖)，而完備鑲嵌型銅互連結構。
錳氧化物層33c係包含下列組成式之錳氧化物(II)：MnO，具有氧與錳之組成比例為1。此組成比例係低於第一及第二實施例者。該錳氧化物層33c係形成於鉭薄層33b之界面。以AES法檢測擴散阻障層33c內部之錳氧化物組成物。又，以X-射線光電能譜法(XPS)分析錳與氧之化學鍵結能。該分析顯示該錳氧化物層33c中，除錳氧化物II(MnO)外，存在有少量Mn3 O4 。存在之錳氧化物(Mn3 O4 )經檢測，最多約為錳氧化物(II)之1/10。同時，錳氧化物層33c之表面側係主要由熱處理所致之相分離之銅所形成。
習知截面TEM檢測顯示該錳氧化物層MnO亦形成於不連續的區段(section)中，其發生於熱處理製程後，係因氮化鉭薄層33a及鉭薄層33b之厚度不足以形成連續層。錳氧化物層MnO係形成以填滿不連續區段之缺口。亦已知於一些情形中，錳氧化物層MnO係形成以與SiOC絕緣層30(暴露於不連續區段之缺口)直接接觸。
於此實施例中，亦評估黏著性或鍵結強度，係使用具有與該第四實施例所述之相同結構之實驗例。此為，於{001}-矽基板上依序提供厚度約200nm之SiOC層、厚度約3nm之氮化鉭層、厚度約2nm之鉭層、錳氧化物層(MnO)及厚度約200nm之銅電鍍層。結果，錳氧化物(II)(MnO)所製之擴散阻障層33及銅互連體之間的黏著性測得為適當值，約8kg/cm2 。
類似於前述實施例(1-3)之案例，以直流電四探針法測定該銅互連體之電阻率。於室溫之銅互連體34之電阻率為2.2μΩ‧cm，其與純銅塊的電阻率(1.7μΩ‧cm)接近。
(實施例5)本發明之第五實施例係以具有由鈦系及銅-錳合金(Cu-Mn)材料所形成之雙層擴散阻障層之銅互連結構說明。
類似於第四實施例之案例，於厚度約200nm之層間絕緣層31(e.g. SiOC)中形成一凹槽以成互連溝槽31。該互連溝槽31之垂直寬度(開口寬度)W設為約45nm。將第四實施例之鉭系材料替換，以氮氣(N2)作為氮源，藉由習知反應性離子濺鍍法，先將厚度約3nm之氮化鈦(TiN)薄層沈積至該層間絕緣層30表面上。接著，於該TiN薄層上，以習知高頻濺鍍法沈積厚度約2nm之鈦層。
之後，於該鈦薄層上，以習知高頻濺鍍法沈積厚度為約2nm之銅-錳合金層，其包含4%原子濃度之錳。該銅-錳合金層係由銅-錳合金標的所形成。於該銅錳合金標的中，雜質總含量不超過0.1%之原子濃度，且該雜質例如鋁(Al)、銻(Sb)、釩(V)、釔(Y)、鉬(Mo)、鈀(Pd)、金(Au)、錸(Re)、或銥(Ir)(參照日本專利案第4065019號)。於此實施例中，於沈積之時間點上，該銅互連結構之截面圖係類似於第3圖所示之第四實施例者。第3圖所示之氮化鉭薄層32a事實上為第五實施例之氮化鈦薄層。據此，第3圖所示之鉭薄層32b，係相對為第五實施例之鈦薄層。
接著，係進行第五實施例之複數層結構之熱處理製程，以形成擴散阻障層。類似於第四實施例，以約520℃之溫度於真空環境中以2×10-3 Pa之壓力，進行此熱處理製程約10分鐘。該擴散阻障層係由氮化鈦薄層、鈦薄層、及錳氧化物層所形成。應注意該錳氧化物層係藉由該複數層結構之銅錳合金層之熱處理而獲得。接著，以電鍍法將銅沈積於該擴散阻障層之表面上，以填滿該互連溝槽31之內部，而完備鑲嵌型銅互連結構。
以X-射線光電能譜法(XPS)分析錳與氧之化學鍵結能。該分析顯示鍵結區域係形成於鈦薄層33b之界面。其亦顯示錳氧化物層33c係由具有MnO組成物之錳氧化物(II)所形成。於該鍵結區域中，亦存在有少量Mn3 O4 。
如第4圖所示，以習知截面TEM檢測，觀察到自複數層結構43之部分43m上之缺口部分(G1-G3)。該部分43m係由氮化鈦薄層43a及鈦薄層43b於熱處理進行後所形成。於一些案例中，如第4圖之缺口部分G1，該缺口係發生於包含氮化鈦薄層43a及鈦薄層43b之兩層中。對於缺口部分G2之案例，係因熱處理前之鈦薄層42b(其為複數層結構43m之上層)之不連續性所致。又，於此實施例中，亦觀察到缺口部分G3，係因熱處理前之氮化鈦薄層42a(其為複數層結構43m之下層)之不連續性所致。於上述缺口部分G1-G3之任一者中，為了使窄互連溝槽之開口寬度最大化，氮化鈦薄層42a及鈦薄層42b之兩層之厚度係設為薄。更具體而言，於此實施例中，氮化鈦層42a之厚度設為約3nm，而鈦層42b之厚度設為更薄，約2nm。事實上，氮化鈦薄層42a及鈦薄層42b之厚度不足以形成連續層，此被認為於複數層結構中造成缺口部分之主因。
於進行熱處理前，銅-錳合金層42c係形成於該部分43m上。於缺口部分G1至G3中，錳氧化物層43c係於該熱處理進行後形成於具有對外側之開口之缺口部分G1及G2上。如第4圖所示，錳氧化物層43c主要包含錳氧化物(II)，且其形成以掩蓋該缺口部分G1及G2。該缺口部分G2係因熱處理前之鈦薄層43b(其為複數層結構43m之上層)之不連續性所致。該錳氧化物層43c(擴散阻障層43)係與缺口部分G2接觸，並形成於缺口部分G2上，以覆蓋氮化鈦薄層43a(露出之下層)之表面。特別是，於缺口部分G1上，係形成由錳氧化物(II)所製之錳氧化物層43，以與絕緣層40(e.g. SiOC)直接接觸，絕緣層40係於缺口部分G1露出。缺口部分G1係因氮化鈦薄層43a及鈦薄層43b之兩層之不連續性所致。當複數層結構係由如上述第四實施例所述之氮化鉭/鉭系所構成時，該缺口部分G1至G3之發生亦經證實。類似於第五實施例，該缺口部分亦由包含錳氧化物(II)(MnO)之錳氧化物層所覆蓋。
於此實施例中，亦評估黏著性或鍵結強度，係使用具有與該第五實施例所述之相同結構之實驗例。此實驗例，係由{001}-矽基板上依序提供厚度約200nm之SiOC層、厚度約3nm之氮化鈦層、厚度約2nm之鈦層、錳氧化物(II)層(MnO)及厚度約200nm之銅電鍍層所組成之結構體。結果，錳氧化物(II)(MnO)(第4圖)所製之錳氧化物層43c及銅互連體44之間的黏著性測得為8kg/cm2 。如上述，主要由錳氧化物(II)所組成之擴散阻障層43，係存在於鈦氮化鈦層(厚度約3nm)及鈦層(厚度約2nm)上所發生的缺口部分。此為，可以錳氧化物層(Mnx Oy ,y/x<2)形成銅互連體44，其中，即使存在有缺口部分而以錳氧化物層作為基層(underlying layer)，其與銅之黏著性係為優異。
以直流電四探針法測定電阻率。即使存在有缺口部分，銅互連體44之電阻率為2.2μΩ‧cm，其與如第一實施例所述之具有銅錳合金層所製之擴散阻障層銅互連結構之例相等。即使氮化鈦及鈦薄層中有缺口，特別是暴露至層間絕緣層40之缺口部分G1(第4圖)，係存在錳氧化物層(II)或擴散阻障層以覆蓋該暴露絕緣層之表面。因此，咸認可防止層間絕緣層40(SiOC)之組成元素與互連體44混合，因此使得其具有與純銅塊一致之低電阻率。
(實施例6)本發明之第六實施例係參照第5圖，係以具有由鉭系及銅-錳合金(Cu-Mn)材料所形成之雙層擴散阻障層之鑲嵌型銅互連結構說明。
第5圖說明銅互連結構之又一實施例之橫截面。如此圖所示，且類似於第四實施例，於厚度300nm之SiOC層間絕緣層50中形成一凹槽以成互連溝槽51，其開口寬度(W)為45nm。接著，以氮氣(N2)作為氮源，藉由習知反應性離子濺鍍法，先將厚度約3nm之氮化鉭(TaN)薄層52a沈積至該層間絕緣層50之表面上，包含互連溝槽51之內側表面。接著，於該氮化鉭薄層52a上，以習知高頻濺鍍法沈積厚度約2nm之鉭層52b。
之後，於該鉭薄層52b上，以習知高頻濺鍍法沈積厚度為約2nm之銅錳合金膜52c，其包含4%原子濃度之錳。該銅錳合金層52c係由高純度無氧之銅(純度=6N)及高純度錳(純度=5N)材料所製成。另外，銅錳合金層52c係以其中雜質總含量不超過0.1%原子濃度之合金標的材料形成，該雜質例如鋰(Li)、鈣(Ca)、鎂(Mg)、鐵(Fe)、鎳(Ni)、鑭(La)、或銫(Ce)(參照日本專利案第4065019號)。
接著，將該複數層結構52，以約520℃之溫度於真空環境中以2×10-3 Pa之壓力加熱10分鐘以形成擴散阻障層53。該擴散阻障層53係由氮化鉭薄層53a、鉭薄層53b、及錳氧化物層53c所形成。該錳氧化物層53c係藉由銅錳合金層52c之熱處理而獲得。鉭薄層53b及錳氧化物層53c(藉由熱處理製程而得)之間的鍵結區域，主要由具有MnO組成物之錳氧化物(II)所組成。
以電解電鍍法將代表互連體54之銅沈積於擴散阻障層53之表面上，以填滿該互連溝槽51之內部。之後，以化學及機械研磨法(CMP)將過量地形成於該互連溝槽51上的銅以及絕緣層50上殘留的擴散阻障層53移除，研磨至該絕緣層50的表面露出為止。
接著，於含2vol.ppm體積濃度之氧(O2 )之氬氣中進行另一次熱處理，以形成互連體之開放表面54上之第二錳氧化物層。以約300℃之溫度加熱約25分鐘。從而將錳氧化物層55形成於互連體54之開口表面側。因此，藉由熱處理之進行而完備該鑲嵌型銅互連結構1D。
習知截面TEM檢測顯示，於擴散阻障層53之部分區域中存在缺口(不連續區段)。該等缺口之發生係因氮化鉭薄層52a及鉭薄層52b之厚度不足以形成連續層。即使於不連續區段，該錳氧化物層53c係形成以填滿不連續區段之缺口。此亦顯示，於一些情形中，錳氧化物層53c(MnO)係形成以與SiOC絕緣膜50(暴露於不連續區段之缺口)直接接觸。
以X-射線光電能譜法(XPS)分析擴散阻障層53之錳氧化物組成物及錳氧化物層55之表面。其顯示錳氧化物層53c主要由具有氧與錳之組成比例為1之錳氧化物(II)，MnO，所組成。又，其顯示錳氧化物層55之表面主要由具有下列組成物式之錳氧化物(III)所組成：Mn2 O3 ，(y/x=1.5)。此為，其顯示錳氧化物層55(形成於銅互連結構1D之開口表面)之表面主要由具有氧與錳之組成比例y/x為1.5之錳氧化物(III)所組成。因此，該價數(valence)變得大於構成擴散阻障層53之錳氧化物(錳氧化物(II))層53c。
以習知SIMS及AES組合分析混合至錳氧化物層53c之雜質、擴散阻障層53之雜質、及至錳氧化物層55表面之雜質之量。錳氧化物層53c中之最大矽原子濃度為2×1019 cm-3 。推論矽離開層間絕緣層膜50之SiOC，並侵入擴散阻障層53。同時，錳氧化物層55表面之矽濃度最大為7×1017 cm-3 。
於{001}-矽基板上依序分別提供厚度約200nm之SiOC層、厚度約3nm之氮化鉭層、厚度約2nm之鉭層、錳氧化物(II)層(MnO)及厚度約200nm之銅電鍍層之結構體。接著，於前述之相同條件下，藉由將銅電鍍層之表面氧化而形成錳氧化物(III)(Mn2 O3 )所製之錳氧化物層。以此實驗例檢測黏著強度。即使進行氧化處理以於銅電鍍層之表面上形成錳氧化物(III)(Mn2 O3 )所製之第二錳氧化物層，其發現錳氧化物(II)(MnO)所製之錳氧化物層及銅互連體之間的黏著性佳。黏著強度經檢測為約7kg/cm2 。
類似於前述第一至第三實施例之案例，以直流電四探針法測定該銅互連體之電阻率。於室溫之銅互連體之電阻率為2.0μΩ‧cm，其與純銅塊的電阻率(1.7μΩ‧cm)接近。
(實施例7)於厚度200nm之矽氧化物碳化物(SiOC)層所製之層間絕緣層中形成一凹槽以成互連溝槽。該互連溝槽之開口寬度係設為約32nm。如第一實施例中所述，以習知高頻濺鍍法，將銅96%及錳4%之合金層沈積至該絕緣層表面上，包含互連溝槽之內側及上表面側。銅錳4%合金膜之厚度係設為約4nm。
接著，將該銅錳合金層以約350℃之溫度於含氫之氬氣中加熱20分鐘。熱處理製程開始的10分鐘，於氬氣中的氫之每百萬體積比之份(vol.ppm)係設為2vol.ppm。熱處理製程開始10分鐘以後，氫之每百萬體積比之份係逐步增加為5vol.ppm。藉此，形成錳氧化物層所製之擴散阻障層。
接著，以電解電鍍法將構成互連體之銅沈積於擴散阻障層之表面上，以包埋於該互連溝槽之內部。從而形成單鑲嵌型銅互連結構。
將該擴散阻障層之錳氧化物組成物以附屬於場發射掃描式電子顯微鏡(Phillips FE-TEM CM200型)之X射線能量散射光譜儀法(EDS)裝置分析。藉由熱處理(其中氣體中的氫濃度隨時間而改變)，將包含大量錳氧化物(III)(Mn2 O3 )之錳氧化物層形成於與擴散阻障層鉭膜鍵結之區域。又，錳氧化物層(包含大量錳氧化物(II)(MnO))係形成於銅錳合金層之表面側。錳氧化物層(包含大量錳氧化物(III))及錳氧化物層(包含大量錳氧化物(II))之厚度為約2nm。
於{001}-矽基板上分別沈積如上述錳之原子濃度及厚度之氮化鉭膜、鉭膜及銅錳合金膜，藉由逐漸改變氣體中之氫之體積濃度，而形成擴散阻障層。之後，形成厚度約200nm之銅電鍍層。以此結構體作為實驗例以檢測黏著性或鍵結強度。結果，由內部為錳氧化物(III)(Mn2 O3 )而表面側為錳氧化物(II)(MnO)所構成之擴散阻障層，以及銅互連體之黏著性為佳。黏著強度經檢測為約8kg/cm2 。
又，以直流電四探針法於室溫下測定銅互連體之電阻率。銅互連體之電阻率測量結果為約2.2μΩ‧cm，其與純銅塊的電阻率接近。
(比較例)與上述第一實施例相同，厚度約2nm之銅(96%)錳(4%)之合金層係形成於SiOC絕緣層上。
不同於第一實施例之於真空氛圍或包含還原性氣體之惰氣中，本例係於大氣壓之氬(Ar)氣以約350℃之溫度進行熱處理20分鐘。EELS分析顯示包含錳氧化物(IV)(MnO2 )之擴散阻障層係形成於與層間絕緣層之鍵結區域。
接著，以電解電鍍法將銅沈積於擴散阻障層之表面上，以包埋互連溝槽之內部。以直流電四探針法測定銅互連體之電阻率為2.2μΩ‧cm，其與第一實施例並無太大差異。
同時，於{001}-矽基板上依序提供厚度約200nm之SiOC層、Mn2 O3 層、及厚度約250nm之銅電鍍層之結構體，以作為實驗例。此樣本之剝離測試結果顯示擴散阻障層及銅互連體之間的黏著性為6公斤(kg)/cm2 ，其低於第一實施例。
依據本發明，以加熱處理阻障層材料之銅合金層以形成Mn及氧之阻障層時，可防止雙向擴散(即，絕緣層之組成材料或雜質由絕緣層擴散至銅互連體，及銅互連之Cu擴散至絕緣層)，該阻障層具有拮抗雜質(如Cu或其他原子)之原子擴散之障壁作用。除了於構成銅互連(如Cu包埋層)之材料表面(係暴露或開口於熱處理之氣體中)外，於具有阻障層之銅互連表面及側面進一步沈積絕緣膜等之案例中，該擴散之防止作用為可能。因此，提供具有低電性阻抗之具有銅互連結構之半導體裝置係為可能，該半導體裝置如低耗能液晶顯示裝置(LCD)、平面顯示裝置(FDP)、有機電致發光(EL)裝置、及無機EL裝置。
因本發明阻障層可以不喪失該材料(構成銅互連體如Cu包埋層)之表面平滑性而形成，故可藉由例如於此阻障層上進一步成層而形成該銅互連。因此，提供以例如複數層化之銅互連且其中該互連寬度設為40nm以下所構成之半導體裝置(如大型系統LSI)係為可能。
1A、1B、1C、1D．．．銅互連結構
10、20、30、40、50．．．層間絕緣層
11、21、31、51．．．互連溝槽
12．．．銅錳合金層
13、23．．．擴散阻障層
14、24、34、44、54．．．銅互連體
22、32、33、43、52、53．．．複數層結構
22a．．．錳層
22b．．．銅層
32a、33a、52a、53a．．．氮化鉭薄層
32b、33b、52b、53b．．．鉭薄層
32c、42c、52c．．．銅錳合金層
33c、43c、53c、55．．．錳氧化物層
42a、43a．．．氮化鈦薄層
42b、43b．．．鈦薄層
43m．．．複數層結構之部分
G1、G2、G3．．．缺口部分
W．．．開口寬度
第1圖係說明銅互連結構之實施例之橫截面，及製造該結構之製程之概略圖式。
第2圖係說明銅互連結構之另一實施例之橫截面，及製造該結構之製程之概略圖式。
第3圖係說明銅互連結構之又一實施例之橫截面。
第4圖係說明第五實施例所述之銅互連結構之複數層截面中產生之間隙截面之概略圖式。
第5圖係說明銅互連結構之又一實施例之橫截面。
1A‧‧‧銅互連結構
10‧‧‧層間絕緣層
11‧‧‧互連溝槽
12‧‧‧銅錳合金層
13‧‧‧擴散阻障層
14‧‧‧銅互連體

Claims (19)

  1. 一種形成銅互連結構之方法，該方法包括以下步驟：於主體上形成絕緣層；於該絕緣層上形成包含錳之銅層；將該包含錳之銅層退火以形成擴散阻障層，其中，該退火步驟於下述條件中進行：不超過0.1帕之壓力，不超過600℃之溫度，及達5至80分鐘之時間；以及於該擴散阻障層上沈積銅以形成互連體。
  2. 如申請專利範圍第1項之方法，其中該擴散阻障層包括含有錳之氧化物層，其具有小於2之氧與錳之組成比例(y/x)。
  3. 如申請專利範圍第1項之方法，其中該包含錳之銅層係形成自銅合金。
  4. 如申請專利範圍第1項之方法，其中該包含錳之銅層具有複數層結構。
  5. 如申請專利範圍第4項之方法，其中該複數層結構係包括：形成於該絕緣層上之包括錳之第一層，及沈積於該第一層上之包括銅之第二層。
  6. 如申請專利範圍第1項之方法，更包括於形成該含有錳之銅層之前，於該絕緣層上形成包括錳以外之金屬元 素之層的步驟。
  7. 如申請專利範圍第6項之方法，其中包括該金屬元素之該層係為金屬元素之氧化物層或氮化物層。
  8. 如申請專利範圍第6項之方法，其中該金屬元素之氧化物形成之焓係低於銅之氧化物形成之焓。
  9. 如申請專利範圍第6項之方法，其中該金屬元素之氧化物形成之焓係低於矽之氧化物形成之焓。
  10. 如申請專利範圍第6項之方法，其中該金屬元素係包括鉭或鈦。
  11. 如申請專利範圍第1項之方法，更包括於該沈積銅步驟後，將該互連體之上表面退火，以於該互連體之上表面形成第二氧化物層之步驟，其中，該退火步驟於下述條件中進行：於包含0.5vol.ppm至10vol.ppm之含氧之惰氣中，於250℃至550℃之溫度範圍中，及達5至80分鐘之時間。
  12. 如申請專利範圍第11項之方法，其中該第二氧化物層中之氧與錳之組成比例(y1 /x1 )係大於該擴散阻障層中之氧與錳之組成比例(y/x)。
  13. 如申請專利範圍第12項之方法，其中該第二氧化物層中之氧與錳之組成比例(y1 /x1 )係大於1且小於2。
  14. 如申請專利範圍第13項之方法，其中該擴散阻障層及第二氧化物層之各者更包括一種金屬元素選自由矽、釕及鉿之群組。
  15. 如申請專利範圍第14項之方法，其中該第二氧化物層中之金屬元素之總量係小於該擴散阻障層中之金屬元素之總量。
  16. 如申請專利範圍第1項之方法，其中該退火步驟係於不超過0.1帕之壓力之真空氛圍進行。
  17. 如申請專利範圍第1項之方法，其中該退火步驟係於包含體積百分比為2vol.ppm至30vol.ppm之氫之惰氣氛圍中進行。
  18. 如申請專利範圍第1項之方法，其中該退火步驟係於不低於200℃之溫度中進行。
  19. 如申請專利範圍第1項之方法，其中該退火步驟係於350℃至550℃之溫度範圍中進行。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5375497B2 (ja) * 2009-10-01 2013-12-25 トヨタ自動車株式会社 半導体装置、及び、半導体装置の製造方法
US8138084B2 (en) * 2009-12-23 2012-03-20 Intel Corporation Electroless Cu plating for enhanced self-forming barrier layers
JP5429078B2 (ja) 2010-06-28 2014-02-26 東京エレクトロン株式会社 成膜方法及び処理システム
US8508018B2 (en) * 2010-09-24 2013-08-13 Intel Corporation Barrier layers
US8872341B2 (en) * 2010-09-29 2014-10-28 Infineon Technologies Ag Semiconductor structure having metal oxide or nirtride passivation layer on fill layer and method for making same
US8852674B2 (en) 2010-11-12 2014-10-07 Applied Materials, Inc. Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers
TW201230245A (en) * 2011-01-14 2012-07-16 Nat Applied Res Laboratories Method for synchronously forming diffusion barrier layer and electroplating seed layer of silver interconnects
US8785271B2 (en) 2011-01-31 2014-07-22 GlobalFoundries, Inc. DRAM cell based on conductive nanochannel plate
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
US20120273949A1 (en) * 2011-04-27 2012-11-01 Globalfoundries Singapore Pte. Ltd. Method of forming oxide encapsulated conductive features
KR101659469B1 (ko) * 2011-06-16 2016-09-23 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법, 반도체 장치, 반도체 장치의 제조 장치 및 기억 매체
US8836124B2 (en) 2012-03-08 2014-09-16 International Business Machines Corporation Fuse and integrated conductor
US8722531B1 (en) * 2012-11-01 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer for copper interconnect
US9190321B2 (en) 2013-04-08 2015-11-17 International Business Machines Corporation Self-forming embedded diffusion barriers
WO2015049818A1 (ja) * 2013-10-03 2015-04-09 パナソニック株式会社 薄膜トランジスタ基板の製造方法
US9997457B2 (en) 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
TW201545895A (zh) 2014-01-08 2015-12-16 Applied Materials Inc 鈷錳氣相沉積
US9984975B2 (en) 2014-03-14 2018-05-29 Taiwan Semiconductor Manufacturing Company Barrier structure for copper interconnect
US9966339B2 (en) 2014-03-14 2018-05-08 Taiwan Semiconductor Manufacturing Company Barrier structure for copper interconnect
US9318439B2 (en) 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method thereof
US9455182B2 (en) 2014-08-22 2016-09-27 International Business Machines Corporation Interconnect structure with capping layer and barrier layer
FR3025396A1 (fr) 2014-09-02 2016-03-04 St Microelectronics Tours Sas Procede de fabrication d'un element de connexion electrique
US9224686B1 (en) 2014-09-10 2015-12-29 International Business Machines Corporation Single damascene interconnect structure
US9728502B2 (en) 2014-11-10 2017-08-08 Samsung Electronics Co., Ltd. Metal oxysilicate diffusion barriers for damascene metallization with low RC delays and methods for forming the same
US9613856B1 (en) 2015-09-18 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming metal interconnection
KR102310404B1 (ko) 2015-11-05 2021-10-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6608332B2 (ja) * 2016-05-23 2019-11-20 東京エレクトロン株式会社 成膜装置
US11075179B2 (en) * 2018-08-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
KR102192311B1 (ko) * 2019-02-19 2020-12-17 성균관대학교산학협력단 구리 인터커넥터, 이의 제조방법 및 이를 포함하는 반도체 장치
US11189499B2 (en) * 2019-03-28 2021-11-30 Tokyo Electron Limited Atomic layer etch (ALE) of tungsten or other metal layers
DE202019002164U1 (de) * 2019-05-17 2019-06-21 Heraeus Nexensos Gmbh Verbesserter Hochtemperaturchip
US11362079B2 (en) 2019-06-13 2022-06-14 Sandisk Technologies Llc Bonded die assembly containing a manganese-containing oxide bonding layer and methods for making the same
CN111312689B (zh) * 2019-11-28 2022-03-18 上海华力集成电路制造有限公司 集成电路的顶层铜工艺结构及其制造方法
WO2021119000A1 (en) * 2019-12-09 2021-06-17 Entegris, Inc. Diffusion barriers made from multiple barrier materials, and related articles and methods
US11869877B2 (en) 2021-08-06 2024-01-09 Sandisk Technologies Llc Bonded assembly including inter-die via structures and methods for making the same
US20230132632A1 (en) * 2021-10-28 2023-05-04 Adeia Semiconductor Bonding Technologies Inc. Diffusion barriers and method of forming same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070257369A1 (en) * 2006-05-08 2007-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US20080179747A1 (en) * 2007-01-31 2008-07-31 Fujitsu Limited Method of manufacturing semiconductor apparatus, and semiconductor apparatus
WO2008149844A1 (ja) * 2007-06-04 2008-12-11 Tokyo Electron Limited 成膜方法及び成膜装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01202841A (ja) 1988-02-08 1989-08-15 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH11186273A (ja) 1997-12-19 1999-07-09 Ricoh Co Ltd 半導体装置及びその製造方法
JP2000068269A (ja) 1998-08-24 2000-03-03 Rohm Co Ltd 半導体装置および半導体装置の製造方法
JP2001044156A (ja) 1999-07-26 2001-02-16 Nec Corp 半導体装置の製造方法及び化学研磨装置
JP2004266178A (ja) 2003-03-04 2004-09-24 Tokyo Electron Ltd 配線形成方法
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP4065959B2 (ja) 2004-08-31 2008-03-26 国立大学法人東北大学 液晶表示装置、スパッタリングターゲット材および銅合金
JP4197694B2 (ja) 2005-08-10 2008-12-17 株式会社東芝 半導体装置およびその製造方法
JP2007059660A (ja) 2005-08-25 2007-03-08 Sony Corp 半導体装置の製造方法および半導体装置
JP4272191B2 (ja) * 2005-08-30 2009-06-03 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP4523535B2 (ja) 2005-08-30 2010-08-11 富士通株式会社 半導体装置の製造方法
ATE553223T1 (de) 2006-02-28 2012-04-15 Advanced Interconnect Materials Llc Halbleitervorrichtung, herstellungsverfahren dafür und sputtern von zielmaterial zur verwendung für das verfahren
DE102006056130A1 (de) * 2006-08-03 2008-02-07 Heckler & Koch Gmbh Gasabnahmeanordnung und Lauf bzw. Waffe mit einer Gasabnahmeanordnung
JP2008147467A (ja) 2006-12-12 2008-06-26 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP5089244B2 (ja) * 2007-05-22 2012-12-05 ローム株式会社 半導体装置
US7884475B2 (en) * 2007-10-16 2011-02-08 International Business Machines Corporation Conductor structure including manganese oxide capping layer
US8134234B2 (en) * 2009-06-18 2012-03-13 Kabushiki Kaisha Toshiba Application of Mn for damage restoration after etchback

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070257369A1 (en) * 2006-05-08 2007-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistivity in interconnect structures of integrated circuits
US20080179747A1 (en) * 2007-01-31 2008-07-31 Fujitsu Limited Method of manufacturing semiconductor apparatus, and semiconductor apparatus
WO2008149844A1 (ja) * 2007-06-04 2008-12-11 Tokyo Electron Limited 成膜方法及び成膜装置

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Publication number Publication date
TW201034153A (en) 2010-09-16
JP4415100B1 (ja) 2010-02-17
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US8324730B2 (en) 2012-12-04
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US20100155951A1 (en) 2010-06-24

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