TWI467742B - 具有屏蔽電磁干擾功能的層結構 - Google Patents

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Description

具有屏蔽電磁干擾功能的層結構
本發明係有關於積體電路製程與積體電路基板結構，更具體而言，係關於應用在積體電路製程中作為矽穿孔之間近端與遠端EMI(Electromagnetic Interference)屏蔽的層結構。
由於通訊、網路、及電腦等各式可攜式(Portable)電子產品及其周邊產品輕薄短小之趨勢的日益重要，半導體製程上則不斷朝向積體化更高的製程演進，且該等電子產品係朝多功能及高性能的方向發展，高密度的構裝結構係為業者追求的目標。因此，半導體及封裝廠商開始將半導體構裝的發展轉向三維封裝技術，以進一步實現能夠支援這些更輕薄效能更佳的電子產品所需的高密度構裝系統。
三維封裝技術即所謂的三維(3D)積體電路(3D integrated circuit)，係將具有主動元件的複數層晶片或電路基板藉由各種方式整合至單一積體電路上。具體而言，三維(3D)積體電路技術係將複數個晶片以立體或三維的構裝方式共同設置於單一積體電路上。因此，在三維(3D)積體電路技術中需要高密度的電性互連技術，以於晶片的主動表面及/或背面設置電性接點，以提供立體堆疊及/或高密度的封裝。
矽穿孔(TSV)技術係目前用以實現三維(3D)積體電路的關鍵技術之一，藉由設置在晶片或基板中作為垂直電性 連接的矽穿孔，於給定面積上堆疊更多晶片，從而增加堆疊密度。此外，良好的矽穿孔設計能夠更有效地整合不同製程或者降低傳遞延遲，同時利用較短的互連長度降低功率消耗、增進效能、及增加傳輸頻寬。因此，矽穿孔技術使得晶片堆疊組合構造的技術能進一步朝向低功率、高密度及微縮化製程的趨勢邁進。
請參閱第1圖，係描繪具有傳統矽穿孔結構的矽基板100的示意圖。如圖所示，該矽基板100形成有兩組矽穿孔102,104，其間並未設置有任何屏蔽電磁干擾結構。
然而，隨著晶片上矽穿孔的數量日益增加，且矽穿孔之間的間隙(pitch)越來越小，複數個矽穿孔彼此之間可能產生某種程度的EMI效應，對整體晶片效能造成負面的影響。
請參閱第2圖，係描繪如第1圖所示的矽穿孔102,104之間所產生的遠端EMI效應的模擬結果。如圖所示，該矽穿孔102,104之間的遠端EMI(曲線S31T)在信號頻率為10GHz的情況下為-47.883dB，而在信號頻率為1GHz的情況下為-67.897dB。此外，第3圖係描繪該矽穿孔102,104之間所產生的近端EMI效應的模擬結果。如圖所示，該矽穿孔102,104之間的近端EMI(曲線S41T)在信號頻率為10GHz的情況下為-45.448dB，而在信號頻率為1GHz的情況下為-65.168dB。
因此，如何提出一種可應用於三維(3D)積體電路系統中，同時能夠降低複數個矽穿孔彼此之間的EMI效應所造 成之影響，以避免上述種種缺失的層結構，實為目前各界亟欲解決之技術問題。
有鑒於上述習知技術之缺點，本發明提供一種具有屏蔽電磁干擾功能的層結構，可應用於三維(3D)積體電路，有效地降低矽穿孔之間的近端EMI與遠端EMI效應，該層結構包括：本體，係具有上、下表面；第一矽穿孔，係形成於該本體中，且於垂直該本體上、下表面的方向上延伸穿過該本體；第二矽穿孔，係形成於該本體中，且與該第一矽穿孔平行，且延伸穿過該本體；以及複數屏蔽電磁干擾矽穿孔，各該屏蔽電磁干擾矽穿孔係延伸穿過該本體，且其軸線與該本體上、下表面夾一銳角，其中，該複數屏蔽電磁干擾矽穿孔構成至少一通過該第一矽穿孔與該第二矽穿孔之間的路徑，並與該第一及第二矽穿孔電性絕緣。
相較於習知技術，本發明不但能夠在三維(3D)積體電路的電性互連之間形成屏蔽電磁干擾牆，有效地達到降低EMI效應的效果，降低各輸入埠與各輸出埠之間可能產生的遠端EMI與近端EMI，避免因系統複雜度的增加而降低了電性信號的完整性，同時亦可整合不同半導體製程，並且利用經縮減的互連長度來降低傳遞延遲及功率消耗，提升信號傳輸頻寬，藉此進一步將三維(3D)積體電路的技術水平提升至下一個世代。
以下係藉由特定的具體實施形態說明本發明之技術內容，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實施形態加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在未悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“第一”、“第二”、“X型”、“上”、“下”、“垂直”、“平行”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
請參閱第4圖，示意地顯示根據本發明實施例的具有屏蔽電磁干擾結構的層結構400的立體圖。如圖所示，該層結構400包含材質為矽、鍺、無機絕緣材或有機絕緣材的本體401、兩組矽穿孔402,404(例如，以金屬或半導體材料所構成)以及複數屏蔽電磁干擾矽穿孔406。
複數個屏蔽電磁干擾矽穿孔406係設置於該等矽穿孔402,404之間。各該屏蔽電磁干擾矽穿孔406皆延伸穿過 該本體401，且其軸線與該本體401的上表面401a、下表面401b夾一銳角，該複數屏蔽電磁干擾矽穿孔構成至少一通過該矽穿孔402與該矽穿孔404之間的路徑，並與該等矽穿孔402,404電性絕緣。該複數個屏蔽電磁干擾矽穿孔406皆係由導電性材料(例如：金屬或半導體材料)所構成，彼此串連電性連接，且所構成之路徑為鋸齒狀，形成類似V型串接的結構。於本實施例中，該屏蔽電磁干擾矽穿孔406係電性接地或浮接且設置於該等矽穿孔402,404之間，因而使得該兩組矽穿孔402,404之間的EMI效應能夠有效地受到屏蔽。
請參閱第5圖，係描繪如第4圖所示的矽穿孔402,404之間所產生的遠端EMI效應的模擬結果。如圖所示，該等矽穿孔402,404之間的遠端EMI(曲線S31V)在信號頻率為10GHz的情況下為-60.655dB，而在信號頻率為1GHz的情況下為-80.141dB。此外，第6圖係描繪該等矽穿孔402,404之間所產生的近端EMI效應的模擬結果。如圖所示，該等矽穿孔402,404之間的近端EMI(曲線S41V)在信號頻率為10GHz的情況下為-53.176dB，而在信號頻率為1GHz的情況下為-72.979dB。
請參閱第7圖，示意地顯示根據本發明實施例的具有屏蔽電磁干擾結構的層結構700的立體圖。如圖所示，該層結構700包含半導體本體701、兩組矽穿孔702,704(以金屬或半導體材料所構成)以及屏蔽電磁干擾矽穿孔706a,706b。
該屏蔽電磁干擾矽穿孔706a,706b係設置於該等矽穿孔702,704之間，構成至少二個鋸齒狀路徑，俾形成網柵屏蔽，且該網柵屏蔽在該等矽穿孔702,704之間具有至少一網目7061，且分別與該等矽穿孔702,704電性絕緣。該屏蔽電磁干擾矽穿孔706a,706b係由導電性材料(例如：金屬或半導體材料)所構成，且所構成之路徑為鋸齒狀，類似V型串接的結構。於本實施例中，該屏蔽電磁干擾矽穿孔706a,706b皆電性接地或浮接且設置於該等矽穿孔702,704之間，形成類似X型交錯的形式，因而使得該兩組矽穿孔702,704之間的EMI效應能夠有效地受到屏蔽。此外，於本發明的其他實施態樣中，該屏蔽電磁干擾矽穿孔706a,706b亦可為互相電性連接。
請參閱第8圖，係描繪如第7圖所示的矽穿孔702,704之間所產生的遠端EMI效應的模擬結果。如圖所示，該等矽穿孔702,704之間的遠端EMI(曲線S31X)在信號頻率為10GHz的情況下為-86.653dB，而在信號頻率為1GHz的情況下為-99.366dB。此外，第9圖係描繪該等矽穿孔702,704之間所產生的近端EMI效應的模擬結果。如圖所示，該等矽穿孔702,704之間的近端EMI(曲線S41X)在信號頻率為10GHz的情況下為-57.426dB，而在信號頻率為1GHz的情況下為-77.229dB。
綜上所述，本發明之具有屏蔽電磁干擾功能的層結構能夠在三維(3D)積體電路的電性互連之間有效地達到降低EMI效應的效果，降低各輸入埠與各輸出埠之間可能產生 的遠端EMI與近端EMI。再者，相較於習知技術，本發明之層結構能夠避免因系統與信號複雜度的增加而造成的EMI效應進一步影響電性信號的完整性，同時亦可整合不同半導體製程，以最具經濟效益的方式有效地降低晶片或基板間信號傳輸所受到遠端EMI與近端EMI的負面效應，同時提升半導體裝置及製程的可靠度。
上述實施形態僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施形態進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
100‧‧‧矽基板
102、104‧‧‧矽穿孔
400、700‧‧‧層結構
401、701‧‧‧本體
401a‧‧‧上表面
401b‧‧‧下表面
402、404‧‧‧矽穿孔
406‧‧‧屏蔽電磁干擾矽穿孔
702、704‧‧‧矽穿孔
706a、706b‧‧‧屏蔽電磁干擾矽穿孔
7061‧‧‧網目
第1圖係描繪具有傳統矽穿孔結構的矽基板的示意圖；第2圖顯示如第1圖所示的矽穿孔之間所產生的遠端EMI效應的模擬結果；第3圖顯示如第1圖所示的矽穿孔之間所產生的近端EMI效應的模擬結果；第4圖根據本發明實施例示意地描繪具有屏蔽電磁干擾結構的層結構的立體圖；第5圖顯示如第4圖所示的矽穿孔之間所產生的遠端EMI效應的模擬結果；第6圖顯示如第4圖所示的矽穿孔之間所產生的近端EMI效應的模擬結果； 第7圖根據本發明實施例示意地描繪具有屏蔽電磁干擾結構的層結構的立體圖；第8圖顯示如第7圖所示的矽穿孔之間所產生的遠端EMI效應的模擬結果；以及第9圖顯示如第7圖所示的矽穿孔之間所產生的近端EMI效應的模擬結果。
400‧‧‧層結構
401‧‧‧本體
401a‧‧‧上表面
401b‧‧‧下表面
402、404‧‧‧矽穿孔
406‧‧‧屏蔽電磁干擾矽穿孔

Claims (8)

  1. 一種具有屏蔽電磁干擾(EMI)功能的層結構，係應用於三維(3D)積體電路，該層結構包括：本體，係具有上、下表面；第一矽穿孔，係形成於該本體中，且於垂直該本體上、下表面的方向上延伸穿過該本體；第二矽穿孔，係形成於該本體中，且與該第一矽穿孔平行，且延伸穿過該本體；以及複數屏蔽電磁干擾矽穿孔，各該屏蔽電磁干擾矽穿孔係延伸穿過該本體，且其軸線與該本體上、下表面夾一銳角，其中，該複數屏蔽電磁干擾矽穿孔構成至少一通過該第一矽穿孔與該第二矽穿孔之間的路徑，並與該第一及第二矽穿孔電性絕緣。
  2. 如申請專利範圍第1項所述之具有屏蔽電磁干擾功能的層結構，其中，該本體係為無機絕緣材或有機絕緣材。
  3. 如申請專利範圍第1項所述之具有屏蔽電磁干擾功能的層結構，其中，該本體係矽基材。
  4. 如申請專利範圍第1項所述之具有屏蔽電磁干擾功能的層結構，其中，該第一與第二矽穿孔由金屬或半導體材料。
  5. 如申請專利範圍第1項所述之具有屏蔽電磁干擾功能的層結構，其中，該複數屏蔽電磁干擾矽穿孔彼此串連，且所構成之路徑為鋸齒狀。
  6. 如申請專利範圍第1項所述之具有屏蔽電磁干擾功能 的層結構，其中，該複數屏蔽電磁干擾矽穿孔構成至少二個鋸齒狀路徑，俾形成網柵屏蔽，且該網柵屏蔽在該第一與第二矽穿孔之間具有至少一網目。
  7. 如申請專利範圍第1項所述之具有屏蔽電磁干擾功能的層結構，其中，該複數屏蔽電磁干擾矽穿孔構成至少二個鋸齒狀路徑，俾形成網柵屏蔽，且至少二個該屏蔽電磁干擾矽穿孔於該第一與第二矽穿孔之間呈現X型交錯。
  8. 如申請專利範圍第7項所述之具有屏蔽電磁干擾功能的層結構，其中，呈現X型交錯之至少二個該屏蔽電磁干擾矽穿孔係電性連接。
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