TWI565234B - 雜波訊號濾除電路 - Google Patents

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TWI565234B
TWI565234B TW104115173A TW104115173A TWI565234B TW I565234 B TWI565234 B TW I565234B TW 104115173 A TW104115173 A TW 104115173A TW 104115173 A TW104115173 A TW 104115173A TW I565234 B TWI565234 B TW I565234B
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閔捷
陳俊生
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鴻富錦精密工業（武漢）有限公司
鴻海精密工業股份有限公司
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    • H03—ELECTRONIC CIRCUITRY
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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
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Description

雜波訊號濾除電路
本發明涉及一種雜波訊號濾除電路。
中央處理器（central processing unit）是電腦系統之核心，是電腦重要之部件，因此中央處理器之時鐘控制訊號對於確保電腦正常運行起著至關重要之作用。習知之中央處理器接收到之時鐘控制訊號容易受到雜波訊號之干擾，從而造成中央處理器之訊號誤判，導致中央處理器無法於正常之時鐘頻率下工作。
鑒於以上內容，有必要提供一種於中央處理器傳輸訊號時可濾除時鐘控制訊號中之雜波訊號之雜波訊號濾除電路。
一種雜波訊號濾除電路，包括一第一控制電路和一第二控制電路，所述第一控制電路包括一第一控制端及一第一輸出端，所述第二控制電路包括一第二控制端及一第二輸出端，所述第一控制端接收一第一電壓訊號，所述第一輸出端電性連接第二控制端，所述第二控制端電性連接一電源以接收一高電位之第二電壓訊號，所述第二輸出端電性連接一中央處理器之時鐘控制訊號輸入端，所述第一控制電路偵測所述中央處理器接收到之時鐘控制訊號，並於時鐘控制訊號中有雜波訊號時所述第一控制端接收到低電位之第一電壓訊號，所述第二輸出端接地從而將時鐘控制訊號中之雜波訊號濾除。
與習知技術相比，於上述雜波訊號濾除電路中，當中央處理器之時鐘控制訊號中有雜波訊號時所述第一控制端接收到低電位之第一電壓訊號，所述第二輸出端接地從而將時鐘控制訊號中之雜波訊號濾除。
圖1是本發明雜波訊號濾除電路之一實施例之框圖。
圖2是圖1中雜波訊號濾除電路之電路圖。
請參閱圖1，於本發明之一較佳實施方式中，一雜波訊號濾除電路包括一第一控制電路10和一第二控制電路20。所述第一控制電路10包括一第一控制端11及一第一輸出端12。所述第二控制電路20包括一第二控制端21及一第二輸出端22。所述第一控制端11接收一第一電壓訊號，所述第一輸出端12電性連接第二控制端21。所述第二控制端21接收一高電位之第二電壓訊號，所述第二輸出端22電性連接一中央處理器30之時鐘控制訊號輸入端31。所述第一控制電路10偵測所述中央處理器30接收到之時鐘控制訊號，並於時鐘控制訊號中有雜波訊號時所述第一控制端11接收到低電位之第一電壓訊號。所述第二輸出端22接地從而將時鐘控制訊號中之雜波訊號濾除。
請參閱圖2，所述第一控制電路10包括一第一開關T1和一第一電阻R1。所述第一開關T1包括一第一端、一第二端及一第三端。所述第一開關T1之第一端經由第一電阻R1作為所述第一控制端11接收第一電壓訊號。所述第一開關T1之第二端接地。所述第一開關T1之第三端作為所述第一輸出端12。其中，所述第一開關T1為NPN型電晶體，所述第一開關T1之第一端、第二端及第三端分別為基極、射極和集極。
所述第二控制電路20包括一第二開關T2、一第二電阻R2及一第三電阻R3。所述第二開關T2包括一第一端、一第二端及一第三端。所述第二開關T2之第一端電性連接所述第一開關T1之第三端。所述第二開關T2之第一端還經由第二電阻R2作為所述第二控制端21接收高電位之第二電壓訊號。所述第二開關T2之第二端接地。所述第二開關T2之第三端經由第三電阻R3作為所述第二輸出端22電性連接中央處理器30之時鐘控制訊號輸入端31。
其中，所述第二開關T2為NPN型電晶體，所述第二開關T2之第一端、第二端及第三端分別為基極、射極和集極，所述第二電壓訊號為+3.3伏。
當所述第一控制電路10偵測到中央處理器30之時鐘控制訊號中有雜波訊號時，所述第一開關T1之閘極經由第一電阻R1接收到低電位之第一電壓訊號。所述第一開關T1截止。所述第二開關T2之第一端經由所述第二電阻R2接收高電位之第二電壓訊號。所述第二開關T2導通。此時時鐘控制訊號中之正常訊號始終處於低電位，而時鐘控制訊號中之雜波訊號始終處於高電位。高電位之雜波訊號經由所述第二開關T2之第二端導地，從而有效之濾除了時鐘控制訊號中之雜波訊號。
綜上所述，本發明確已符合發明專利之要件，遂依法提出專利申請。惟，以上所述者僅為本發明之較佳實施方式，自不能以此限制本案之請求項。舉凡熟悉本案技藝之人士爰依本發明之精神所作之等效修飾或變化，皆應涵蓋於以下請求項內。
第一控制電路：10
第一控制端：11
第一輸出端：12
第二控制電路：20
第二控制端：21
第二輸出端：22
中央處理器：30
時鐘控制訊號輸入端：31
第一電晶體：T1
第二電晶體：T2
第一電阻：R1
第二電阻：R2
第三電阻：R3
無
第一控制電路：10
第一控制端：11
第一輸出端：12
第二控制電路：20
第二控制端：21
第二輸出端：22
中央處理器：30
時鐘控制訊號輸入端：31

Claims (6)

  1. 一種雜波訊號濾除電路，包括一第一控制電路和一第二控制電路，所述第一控制電路包括一第一控制端及一第一輸出端，所述第二控制電路包括一第二控制端及一第二輸出端，所述第一控制端接收一第一電壓訊號，所述第一輸出端電性連接第二控制端，所述第二控制端電性連接一電源以接收一高電位之第二電壓訊號，所述第二輸出端電性連接一中央處理器之時鐘控制訊號輸入端，所述第一控制電路偵測一中央處理器接收到之時鐘控制訊號，並於時鐘控制訊號中有雜波訊號時所述第一控制端接收到低電位之第一電壓訊號，所述第二輸出端接地從而將時鐘控制訊號中之雜波訊號濾除。
  2. 如請求項第1項所述之雜波訊號濾除電路，其中所述第一控制電路包括一第一開關和一第一電阻，所述第一開關包括一第一端、一第二端及一第三端，所述第一開關之第一端經由第一電阻作為所述第一控制端接收第一電壓訊號，所述第一開關之第二端接地，所述第一開關之第三端作為所述第一輸出端。
  3. 如請求項第2項所述之雜波訊號濾除電路，其中所述第一開關為NPN型電晶體，所述第一開關之第一端、第二端及第三端分別為基極、射極和集極。
  4. 如請求項第2項所述之雜波訊號濾除電路，其中所述第二控制電路包括一第二開關、一第二電阻及一第三電阻，所述第二開關包括一第一端、一第二端及一第三端，所述第二開關之第一端電性連接所述第一開關之第三端，所述第二開關之第一端還經由第二電阻作為所述第二控制端接收高電位之第二電壓訊號，所述第二開關之第二端接地，所述第二開關之第三端經由第三電阻作為所述第二輸出端電性連接中央處理器之時鐘控制訊號輸入端。
  5. 如請求項第4項所述之雜波訊號濾除電路，其中所述第二開關為NPN型電晶體，所述第二開關之第一端、第二端及第三端分別為基極、射極和集極，所述第二電壓訊號為+3.3伏。
  6. 如請求項第5項所述之雜波訊號濾除電路，其中當所述第一控制電路偵測到中央處理器之時鐘控制訊號中有雜波訊號時，所述第一開關之閘極經由第一電阻接收到低電位之第一電壓訊號，所述第一開關截止，所述第二開關之第一端經由所述第二電阻接收高電位之第二電壓訊號，所述第二開關導通，時鐘控制訊號中之雜波訊號經由所述第二開關之第二端導地，從而有效之濾除了時鐘控制訊號中之雜波訊號。
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