TWI464853B - 半導體裝置 - Google Patents

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Description

半導體裝置 【交叉參考之相關申請案】
本案主張以下案件之優先權，該案件以參照方式併入本文：日本專利申請案第2010-073287號，申請日為2010年3月26日。
本發明係有關於半導體裝置。
近來由於半導體裝置的縮小，半導體元件的平面區域及電晶體形成的區域(活性區)已有減少。有關平面電晶體，隨活性區尺寸縮小，通道長度與寬度已縮小，因此如通道效應等變得很棘手。
就此，為了代替平面電晶體，已有應用包括垂直電晶體的半導體裝置，其在即使縮小區域中亦能有足夠通道長度與寬度。
垂直電晶體與平面電晶體不同的是，其包括在垂直於半導體基板主表面的方向上延伸的柱。通道在開啟狀態是以垂直於半導體基板主表面的方向沿著柱形成。據此，垂直電晶體與平面電晶體比起來，較能有效應用在縮小化的半導體記憶體元件，如DRAM。
埋藏位元線連接至半導體裝置所含之垂直電晶體的源極及/或汲極(S/D)區。溝槽中埋藏有埋藏位元線，溝槽的內表面由絕緣膜覆蓋。埋藏位元線連接至擴散層，擴散層經由導電材料製成的接點部分形成電晶體的S/D區，接點部分設置於溝槽側壁旁。
舉例而言，在形成如埋藏位元線的方法中，在位元線延伸方向延伸的位元線溝槽，形成在矽基板中。接著，形成氧化矽膜，俾覆蓋曝露出矽基板的位元線溝槽側表面。接著，將位元線溝槽的一側表面曝露出。接著，位元線溝槽的底部部分以材料填充，以形成位元線。因此，形成了位元線，其接觸矽基板的曝露部分。接著，進行熱處理，以將雜質從位元線朝向曝露矽基板擴散。因此，形成了將會成為S/D區的擴散層(參見日本專利公開公報第2009-10366號)。
然而，對於包括接觸下擴散層之埋藏位元線的相關技藝半導體裝置，下擴散層的電容值變化較大，因此半導體的可靠度不足。
在此，藉由圖式來說明相關技藝中半導體裝置的問題。圖22是截面圖，表示如DRAM(動態隨機存取記憶體)的半導體記憶體裝置一部份，作為相關技藝的半導體裝置的範例。圖23至30為截面圖，表示圖22中DRAM之製造的相關技藝方法的流程。圖31為平面圖，繪示相關技藝之製造圖22中DRAM的方法中的一製程。
如圖22所示有關相關技藝的半導體記憶體裝置，溝槽202a、202b形成在以矽製成之半導體基板200中。據此，矽柱203a、203b、203c由溝槽202a、202b所定義。矽柱203a、203b、203c成為電晶體的通道。
一對閘電極208a、208b埋藏而覆蓋矽柱203a的二個側表面。同樣地，一對閘電極208c、208d埋藏而覆蓋鄰近矽柱203b的二個側表面。閘電極208a、208b、208c、208d作為字元線。
以熱氧化物膜製成的絕緣膜204形成而覆蓋溝槽202a、202b之底部部分201a、201b的內表面。埋藏位元線205a、205b形成在絕緣膜204上，俾填充底部部分201a、201b。位元線205a、205b的延伸方向係垂直於字元線(圖22中的閘電極208a、208b、208c、208d)的延伸方向。
埋藏位元線205a、205b分別經由接點部分13a、13b連接至下擴散層206a、206b。下擴散層206a、206b為電晶體的S/D區。
上擴散層210形成在矽柱203a、203b、203c的上表面區域中。上擴散層210為其他S/D區。接點插塞212形成在上擴散層210上。電容器213形成在接點插塞212上。電容器213包括下電極213a、電容器絕緣膜213b、上電極213c。矽柱203a、203b、203c由層間絕緣膜209彼此隔離。接點插塞212由層間絕緣膜211彼此隔離。
至於矽柱203b，形成有一個電晶體，包括：下擴散層206b，連接至位元線205b；一對經由閘絕緣膜(未繪示)覆蓋矽柱203b側表面的閘電極208c、208d；及上擴散層210，連接至電容器213。
在此，參照圖23至31，說明製造圖22中半導體記憶體裝置的方法。首先，將氮化矽膜140形成在以矽製成之半導體基板200上。接著，利用光微影及乾式蝕刻製程，將孔105c形成在氮化矽膜140中，以如圖23所示部分曝露出半導體基板200的上表面。
接著，以氮化矽膜140為遮罩，對半導體基板200進行各向異性乾式蝕刻，以形成溝槽202a、202b。接著，形成以熱氧化物膜製成的絕緣膜204，以如圖24所示覆蓋溝槽202a、202b的內表面。
接著，如圖25，以CVD(化學氣相沉積)方法將複矽膜111形成在絕緣膜204上，以填充溝槽202a、202b。接著，乾式蝕刻複矽膜111，使複矽膜111的頂層符合接點部分13a、13b的頂層(見圖22)。
接著，形成具有與絕緣膜204不同蝕刻率的側壁115，以覆蓋部分絕緣膜204，絕緣膜204將溝槽202a、202b側壁覆蓋。接著，如圖26所示，乾式蝕刻複矽膜111，使複矽膜111的頂層符合接點部分13a、13b的底層(見圖22)。
接著，形成具有與絕緣膜204不同蝕刻率的遮罩，以覆蓋側壁115，但不覆蓋側壁115在接點部分13a(13b)形成區域處的下部分。接著，以遮罩濕式蝕刻絕緣膜204。因此，如圖26所示，形成將部份半導體基板200曝露出的孔100a於絕緣膜204中。
在進行濕式蝕刻製程以形成孔100a於絕緣膜204之前，執行微影製程，以覆蓋接點部分202aa、202bb，藉由光阻膜將位元線提升。如圖31所示，接點部分202aa、202bb設於位元線溝槽202a、202b的末端部分。
若孔100a亦形成在絕緣膜204覆蓋接點部分202aa、202bb的部分中，在稍後製程中將擴散層形成於接點部分202aa、202bb旁。藉此，相鄰的位元線之間發生短路。為防止此問題，將避免擴散層形成在接點部分202aa、202bb旁。換言之，執行微影製程，其中形成光阻膜以覆蓋柱電晶體要形成之區域之外的記憶體單元區。因此形成開口圖案202c。接著，將孔100a形成在絕緣膜204中，光阻膜具有開口圖案202c。接著，形成孔100a後移除光阻膜。
形成孔100a後，移除側壁115。接著，如圖27所示，以CVD方法將含有雜質如砷或磷的複矽膜117形成在氮化矽膜140上，以填充溝槽202a、202b。接著，乾式蝕刻複矽膜117，俾使複矽膜117覆蓋孔100a的部分留下來，而移除複矽膜117的其他部分。據此形成接點部分13a、13b，如圖28所示。
接著，如圖29所示，利用CVD方法形成以導電材料製成的導電膜120於氮化矽膜140上，以填充溝槽202a、202b。接著，執行熱處理製程，以將含在接點部分13a、13b中的雜質擴散進入半導體基板200。因此形成下擴散層206a、206b。
接著，向下各向異性乾式蝕刻導電膜120直到接點部分13a、13b的頂層。因此如圖30所示，形成埋藏位元線205a、205b。埋藏位元線205a、205b填充溝槽202a、202b的底部部分，且分別經由接點部分13a、13b連接至下擴散層206a、206b。
接著，如圖22，閘電極208a、208b、208c、208d(字元線)形成在位元線205a、205b上。閘電極208a、208b、208c、208d的延伸方向是垂直於位元線205a、205b的延伸方向。
接著，移除氮化矽膜140。接著，執行形成上擴散層(S/D區)210於矽柱203a、203b、203c上的製程，形成接點插塞212於上擴散層210上的製程，形成電容器213於接點插塞212上的製程。據此可得圖22之半導體裝置。
有關以上方法所得之半導體裝置，執行熱處理製程，以將含在小面積之接點部分13a、13b中的雜質擴散進入半導體基板200，以形成下擴散層206a、206b。因此，下擴散層206a、206b的阻抗值變化很有可能會變得很大。
在一實施例中，半導體裝置可包括但不限於：半導體基板；位元線；接點部分。半導體基板具有第一溝部，第一溝部有至少彼此相向的第一與第二側表面。位元線位於第一溝部中。位元線絕緣於半導體基板。接點部分位於第一溝部中。接點部分電性連接至位元線。接點部分接觸第一溝部的第一側表面。接點部分絕緣於第一溝部的第二側表面。
在另一實施例中，半導體裝置可包括但不限於：半導體基板；位元線；接點部分。半導體基板具有在俯視下彼此交錯的第一與第二溝部。第一溝部的底層低於第二溝部的底層。第一溝部具有從第二溝部的底部表面向下延伸的第一部分。第一部分具有至少彼此相向的第一與第二側表面。位元線位於第一溝部。位元線絕緣於半導體基板。接點部分位於第一溝部。接點部分電性連接至位元線。接點部分接觸第一部份的第一側表面。接點部分絕緣於第一部份的第二側表面。
在另一實施例中，半導體裝置可包括但不限於：半導體基板；第一半導體部分；第二半導體部分；位元線；接點部分。半導體基板具有第一表面及從第一表面向下延伸的第一溝部。第一溝部在第一水平方向延伸。第一溝部具有至少彼此相向的第一與第二側表面。第一半導體部分從半導體基板的第一表面向上延伸。第一半導體部分在俯視下相鄰於第一溝部的第一側表面。第二半導體部分從半導體基板的第一表面向上延伸。第二半導體部分在俯視下相鄰於第一溝部的第二側表面。第一與第二半導體部分以不同於第一水平方向的第二水平方向配置。位元線位於第一溝部。位元線絕緣於半導體基板。接點部分位於第一溝部。接點部分電性連接至位元線。接點部分接觸第一溝部的第一側表面。接點部分隔絕於第一溝部的第二側表面。
茲以實施例說明本發明。隨附圖式的實施例說明半導體裝置及製造半導體裝置的方法。圖中繪示之尺寸、厚度等可能會不同於真實的半導體裝置。
習知技藝者將了解，本發明教示了許多修改例，且本發明不限於在此僅作說明用途的實施例。
在此參照圖1至3B說明本發明第一實施例之例示性半導體裝置的半導體記憶體裝置(DRAM)。
圖1是立體圖，繪示DRAM中記憶體單元的部分。圖2是圖1中DRAM的平面圖。圖3A是圖2中線段A-A的截面圖。圖3B是圖2中線段B-B的截面圖。
為了簡化說明矽柱、字元線、埋藏位元線之間的位置關係，圖1、2中部分省略掉與矽柱、字元線、埋藏位元線無關的元件。
圖1至3B所示第一實施例的DRAM包括多重矽柱101a、101b、101c、102a、102b、102c、103a、103b、103c(圖1未繪示矽柱102c、103a、103b、103c)，這些矽柱變成半導體基板100上電晶體的通道。
矽柱101a至103c形成在由多重位元線溝槽(圖2、3A、3B所示之2a、2b)與多重字元線溝槽(圖2、3A所示之8a，圖2所示之8b)定義。換言之，一個矽柱式形成在由在Y方向延伸的二條位元線溝槽與在垂直於Y方向之X方向延伸的二條字元線溝槽所包圍的區域中。圖1、2繪示位元線溝槽2a、2b在Y方向(第一方向)延伸。圖1、2繪示字元線溝槽8a、8b在X方向(第二方向)延伸。X方向垂直於Y方向。因此，矽柱101a至103c規則地以X與Y方向排列。
電晶體的閘電極108a、108b、108c、108d、108e、108f(圖1未繪示108e、108f)形成在字元線溝槽8a、8b。閘電極108a至108f在X方向延伸且作為字元線使用。埋藏位元線(接線(wire))105a、105b形成在位元線溝槽2a、2b。
埋藏位元線105a、105b在Y方向延伸。二條相鄰的字元線與二條相鄰的埋藏位元線環繞矽柱101a至103c中的其中一者。各埋藏位元線由多重矽柱共享。詳細而言，如埋藏位元線105a由矽柱101a、102a、103a共享。
如圖2所示，雖然字元線的延伸方向是垂直於埋藏位元線的延伸方向，以圖3A的截面圖來看，閘電極108a至108f所處位置是更高於埋藏位元線105a、105b。
關於圖1至3B的DRAM，單元單位(unit cell)中的電晶體包括：矽柱，變成電晶體的通道；埋藏位元線，連接至矽柱；一對閘電極(字元線)，經由閘絕緣膜(圖1至3B未繪示)覆蓋矽柱的相向側表面，閘電極的末端部分在單元區末端彼此連接。
詳細而言，矽柱101a連接至埋藏位元線105a。一對閘電極(字元線)108a、108b覆蓋矽柱101a的相向側表面。同樣地，矽柱102a連接至埋藏位元線105a。一對閘電極(字元線)108c、108d覆蓋矽柱102a的相向側表面。其他矽柱101c至103c亦有類似結構。
只要埋藏位元線由導電材料製成，埋藏位元線的材料並不限於特定物質。如作為埋藏位元線的導電材料，可用包括氮化鈦膜與氮化鈦膜上的鎢膜的多層膜。
只要閘電極(字元線)以導電材料製成，閘電極的材料並不限於特定物質。如作為閘電極(字元線)的導電材料，可用與埋藏位元線相同的材料。
隔離溝部83設於二條相鄰的字元線(如閘電極108b、108c)之間。二條相鄰字元線配置在二相鄰的矽柱(如101a、102a)之間。隔離溝部83以層間絕緣膜填充。層間絕緣膜將二字元線彼此隔離。
圖1至3B的DRAM具有雙閘結構，其中二條線連接至一個矽柱。然而，埋藏位元線連接至矽柱中的一條線。
如圖3A、3B所示，形成以熱氧化物膜製成的絕緣膜(溝部底部絕緣膜)104，以覆蓋位元線溝槽2a(2b)之下部分的內表面。埋藏位元線105a(105b)覆蓋絕緣膜104，以填充位元線溝槽2a(2b)之下部分。埋藏位元線105a(105b)經由接點部分3a(3b)連接至下擴散層106b(106c)。側壁15覆蓋位元線溝槽2a(ab)的相向側表面其中之一，相向側表面朝向X方向。側壁15高於埋藏位元線105a(105b)。
如圖3A所示，接點部分3a(3b)形成在位元線溝槽2a(2b)，且在字元線溝槽8a下。換言之，接點部分3a(3b)形成在俯視下埋藏位元線105a(105b)交錯字元線溝槽8a的區域。接點部分3a、3b以導電材料填充從字元線溝槽8a的底部表面81a向下延伸的接點孔31a、31b而形成。
形成接點部分3a、3b的材料不限於特定物質。接點部分3a、3b可形成自如與埋藏位元線105a、105b相同的材料。詳細而言，接點部分3a、3b可形成自包括氮化鈦膜與氮化鈦膜上的鎢膜之多層膜。
如圖3A所示，各接點孔31a、31b具有底部表面8c與側表面。底部表面8c接觸埋藏位元線105a(105b)。接點孔31a(31b)的側表面包括：側表面8d，接觸半導體基板100中的下擴散層106c(106b)；及其他接觸絕緣膜的側表面8e。側表面8f為側表面8e中一者且與側表面8d相向，側表面8f接觸側壁15。相向的側表面8e，其朝向Y方向，接觸圖3B之層間絕緣膜109b。
各下擴散層106a、106b、106c作用為電晶體的S/D區。下擴散層106a、106b、106c由將雜質擴散進入半導體基板100的上表面區域中所形成，該上表面區域在俯視下與字元線108b重疊，如圖2、3A所示。下擴散層106a、106b、106c的上表面106d低於字元線108b的下表面。下擴散層106a、106b、106c由層間絕緣膜(含於字元線溝槽)109a而絕緣於字元線108b。
形成層間絕緣膜109a的材料不限於特定物質，只要層間絕緣膜109a可將字元線108b、接點部分3a、3b、下擴散層106a、106b、106c之間彼此絕緣。層間絕緣膜109a可用如包括氮氧化矽膜9a與氮氧化矽膜9a上的氧化矽膜9b之多層膜所製成。
在第一實施例中，將如砷或磷的雜質摻入下擴散層106a、106b、106c。含在下擴散層106a、106b、106c中的雜質濃度隨向下方向(從該層上部分到該層下部分)而下降。
如圖3A、3B所示，絕緣膜104覆蓋位元線溝槽2a、2b的底部與下部側表面，藉此將埋藏位元線105a、105b絕緣於半導體基板100。如圖3A所示，埋藏位元線105a(105b)的上表面105d在平面圖下埋藏位元線105a(105b)交錯字元線溝槽8a的區域中接觸接點部分3a(3b)。如圖3B所示，埋藏位元線105a(105b)的上表面105d在平面圖下位元線溝槽8a之間的區域中接觸層間絕緣膜109b。
形成層間絕緣膜109b的材料不限於特定物質，只要層間絕緣膜109b可將在Y方向排列的相鄰矽柱彼此絕緣。層間絕緣膜109可以是如包括氮氧化矽膜9a與氮氧化矽膜9a上的氧化矽膜9b之多層膜。
如圖3A所示，接點部分3a(3b)的側表面8d，即朝向X方向之相向側表面中一者，接觸矽柱106b(106c)。接點部分3a(3b)的側表面8f，即朝向X方向之相向側表面中另一者，由側壁15與絕緣膜104絕緣於矽柱106a(106b)。如圖3B所示(見圖16)，接點部分3a(3b)的相向側表面8e，即朝向Y方向者，接觸絕緣膜109b。
換言之，埋藏位元線105a(105b)經由接點部分3a(3b)連接至矽柱101b(101c)的下擴散層106b(106c)。然而，埋藏位元線105a(105b)不連接至矽柱101a(101b)的下擴散層106a(106b)。
如圖3B所示，上擴散層110形成在各矽柱101a至103c的頂部區域。上擴散層110作用為電晶體的其他S/D區。如二氟化硼(BF2 )的雜質擴散進入上擴散層110。如在第一實施例中，上擴散層110含有p型雜質，下擴散層106a、106b、106c含有n型雜質。
如圖3B，層間絕緣膜11形成在上擴散層110與層間絕緣膜109a、109b上。接點插塞112形成在絕緣膜11，以連接至上擴散層110。電容器113形成在絕緣膜11上。電容器113包括下電極113a、電容器絕緣膜113b、上電極113c。矽柱101a 至 103c及接點插塞112藉由層間絕緣膜109a、109b、11而彼此隔離。
有關矽柱101b，形成有一垂直電晶體，其包括：下擴散層106b(圖3A)，經由接點部分3a連接至埋藏位元線105a；上擴散層110，連接至電容器113；一對閘電極108a、108b(圖2)，覆蓋矽柱101b的相向側表面，且高於下擴散層106b但低於上擴散層110。
雖然為了簡化說明而圖2繪示含於DRAM中的九個矽柱，矽柱數量並不受限。較佳為配置數千至數十萬矽柱。在此例中，較佳配置數百至數千埋藏位元線與字元線。
在此，參照屠4至21，說明圖1至3B所示DRAM製造方法。圖4至21繪示圖1至3B中DRAM的製造方法。圖4是部分製造DRAM期間的平面圖。圖5至21是部分的DRAM製造期間的截面立體圖。圖5至21中大部分前表面為圖2中線段A-A的截面。
首先，多重位元線溝槽2a、2b形成於半導體基板100。詳細而言，利用低壓CVD(化學氣相沉積)方法，在半導體基板100上形成氮化矽膜40。在第一實施例中，矽單晶基板用來作為半導體基板100。
接著，部分曝露出半導體基板100的上表面的位元線開口，以光微影與乾式蝕刻製程形成在氮化矽膜40中。接著，半導體基板100以氮化矽膜40作為遮罩來進行各向異性乾式蝕刻。因此，如圖1、2所示，形成在Y方向(第一方向)延伸的位元線溝槽2a、2b。圖4至21省略了將位元線提高之接點部分的繪示。如上述各向異性乾式蝕刻製程，可用ICP-RIE(電感耦合電漿反應性離子蝕刻)方法。
接著，用熱氧化方法形成絕緣膜(溝部底部絕緣膜)104，以如圖6所示覆蓋位元線溝槽2a、2b的內表面與氮化矽膜40的上表面。絕緣膜104以氧化矽膜製成。
接著，用CVD方法形成以埋藏位元線105a、105b的導電材料製成的連線材料層，以填充位元線溝槽2a、2b。較佳者為，連線材料層是多層膜，該多層膜包括覆蓋絕緣膜104的氮化鈦膜19及覆蓋氮化鈦膜19且填充位元線溝槽2a、2b的鎢膜20(如圖7所示)。
接著，連線材料層各項異性乾式蝕刻至接點部分3a、3b的頂層。因此如圖7所示，形成埋藏位元線105a、105b。
接著，執行形成側壁15的製程。在第一實施例中，在形成埋藏位元線105a、105b之後且在形成字元線溝槽8a之前，執行側壁形成製程，如後詳述。
在形成側壁15的製程中，圖8A所示側壁15a首先由以下方法形成。接著，移除部分側壁15a來形成側壁15，其覆蓋面朝X方向之位元線溝槽2a(2b)的相向側表面中僅其中一者，即僅覆蓋圖8A(見圖10)例子中位元線溝槽2a(2b)的右側表面。
為了形成側壁15，由CVD方法形成氮化矽膜於半導體基板100的整個表面。接著，氮化矽膜進行各向異性乾式蝕刻，以曝露出埋藏位元線105a、105b的上表面。因此形成以氮化矽膜製成的側壁15a，如圖8A所示，以覆蓋覆蓋位元線溝槽2a(2b)之相向側表面之絕緣膜104的曝露表面。側壁15a高於埋藏位元線105a、105b。
接著，形成氧化矽膜116，以填充位元線溝槽2a、2b中的剩餘空間。例如，可用CVD方法、ALD(原子層沉積)方法或旋轉塗布方法來形成氧化矽膜116。接著，如圖8B，利用蝕刻製程僅移除氧化矽膜116及側壁15a的頂部部分。
接著，用CVD方法形成矽膜118於半導體基板100的整個表面上。較佳者為使用非晶矽膜作為矽膜118，俾使晶粒不會造成不均勻蝕刻。非晶矽膜可由調整膜形成溫度至540℃或更低而得到。
接著，摻入雜質於：矽膜118的上部分118a，其覆蓋氮化矽膜40的上表面；矽膜118的側部分118b，其覆蓋位元線溝槽2a(2b)的一側表面(圖9例子中的右側表面)；矽膜118的下部分118d，其覆蓋氧化矽膜116的上表面(在圖9例子中其覆蓋氧化矽膜116上表面的右半部)。
矽膜118的部分118b覆蓋位元線溝槽2a(2b)之二相向側表面的其中一者(圖9例子的右側表面)，其為在稍後不移除側壁15a的側表面。摻入矽膜118的雜質可以是如二氟化硼(BF2 )。
作為摻入雜質到上部分118a、側部分118b、部份下部分118d但又不將雜質摻入矽膜118另一側部分(圖9例子的左側部分)的方法，可用如偏斜離子佈植。圖9繪示的例子中，使用偏斜離子佈植來將雜質選擇性摻入矽膜118。
當雜質摻入矽膜118時，雜質不僅需要摻入側部分118b，更需摻入從側表面118b垂直延伸的部分下部分118d。因此，使用二不同佈植角度來佈植雜質的二步驟離子佈植方法，可用來達成相對於側部分118b與部分下部分118d的最佳化佈植角度。在此，佈植角度代表由離子佈植方向與垂直於半導體基板100上表面之線所形成的仰角。
如當使用二步驟佈植方法來將雜質摻入矽膜118時，離子佈植的執行狀態較佳為加速度能量為5 keV，劑量為2E14-2 ，二佈植角度為20度與30度。可根據下部分118d的厚度與側部分118b的垂直長度來調整佈植角度。
接著，不含雜質之矽膜118的無雜質部分(矽膜118的左側部分與下部分118d的左半部)可由利用如氨水(NH3 )之蝕刻劑的濕式蝕刻製程移除。因此，曝露出氧化矽膜116上表面的該半部(圖9例子中為左半部)。此外，如圖9所示，曝露出覆蓋位元溝槽2a(2b)相向側表面之其中一側壁15a的上表面。
接著，用濕式蝕刻製程，以矽膜118(圖10所示之側部分118b、下部分118d的右半部、上部分118a)的剩餘部分作為遮罩，移除所曝露側壁15a。因此，如圖10所示，覆蓋面朝X方向之位元線溝槽2a(2b)相向側表面之一(圖10中右側表面)的側壁15遺留下來。此外，曝露出絕緣膜104的一部份，即覆蓋位元線溝槽2a(2b)相向側表面之一(圖10中左側表面)。
當側壁15與絕緣膜104分別以氮化鈦膜與氧化矽膜製成時，可有效且選擇性移除側壁15之含氨與過氧化氫的混合溶劑係較佳用來作為濕式蝕刻側壁15的蝕刻劑。
側壁15防止絕緣膜104一必要部分受到後續移除氧化矽膜116與部分絕緣膜104之濕式蝕刻製程及後續移除層間絕緣膜109b之濕式蝕刻製程的蝕刻。再者，接點部分3a、3b形成之後，側壁15與絕緣膜104防止接點部分3a、3b不常地連接至鄰近與連接至接點部分3a、3b之下擴散層的其他下擴散層。
因此，在第一實施例中，側壁15僅覆蓋面朝X方向之位元線溝槽2a(2b)之相向側表面中的一者。再者，絕緣膜104覆蓋位元線溝槽2a(2b)之左側表面的部分曝露給位元線溝槽2a(2b)。絕緣膜104的曝露部分會在後續製程中移除，以形成連接至埋藏位元線105a(105b)與下擴散層106b(106c)的接點部分3a、3b。
在第一實施例中，絕緣膜104的整個佐部分曝露給位元線溝槽2a(2b)。據此，相較於當曝露絕緣膜104左部分的一部份時，側壁15可以高準確度形成。據此，第一實施例的方法可輕易應用於半導體裝置縮小化。
更詳細而言，若絕緣膜104左部分的一部份曝露出，覆蓋位元線溝槽2a(2b)左側表面之有預定形狀的側壁必須留下來。因此，必須設置覆蓋側壁的犧牲層。因此，必須有形成此般犧牲層的製程，及將側壁形狀形成預定形狀的製程，藉此相較於本發明第一實施例而言，使製程更複雜，且會降低生產率。
再者，因為必須提供覆蓋側壁的此般犧牲層，位元線溝槽2a、2b的內直徑會因犧牲層厚度而減少。因此，缺陷蝕刻，如蝕刻殘餘物留在位元線溝槽2a、2b之情況，在調整側壁形狀時會很容易發生，與本發明第一實施例的製造方法相較之下，其製程更無法應用於半導體裝置的縮小化。
接著，如圖11所示，以等向乾式蝕刻製程移除矽膜118的剩餘部分。接著，曝露的氧化矽膜116，以及以氧化矽膜製成且覆蓋位元線溝槽2a(2b)一側表面的絕緣膜104的曝露部分，由利用如氫氟酸溶劑之蝕刻劑的濕式蝕刻製程移除。因此，位元線溝槽2a(2b)相向側表面之一，即半導體基板100的一側表面，如圖12所示曝露出。此外，如圖12，曝露出分別填充位元線溝槽2a、2b之下部分的埋藏位元線105a、105b。
接著，如圖13所示，氮氧化矽膜9a以CVD方法形成，以覆蓋位元線溝槽2a、2b的內表面。接著，使用SOD(旋塗式介電)材料，填充位元線溝槽2a、2b的氧化矽膜9b形成在氮氧化矽膜9a上。因此，如圖13，形成包括氮氧化矽膜9a與氧化矽膜9b的層間絕緣膜109b，以填充位元線溝槽2a、2b。
接著，氧化矽膜41形成在氮化矽膜40上。接著，如圖14，執行乾式蝕刻製程，以形成在X方向(第二方向)延伸的字元線溝槽8a。字元線溝槽8a的底部表面81a高於埋藏位元線105a、105b的上表面。乾式蝕刻製程執行的狀態為使氧化矽膜41、9b、氮化矽膜40、氮氧化矽膜9a、矽基板101a、101b、101c皆以同樣蝕刻率蝕刻。或者，絕緣膜與矽膜可分開蝕刻。
因此，俯視下，在字元線溝槽8a交錯埋藏位元線105a、105b的區域中，填充位元線溝槽2a、2b的層間絕緣膜109b曝露給字元線溝槽8a，如圖14所示。此外，在位元線溝槽2a與2b之間的區域中，半導體基板100(矽基板101a、101b、101c)曝露給字元線溝槽8a。字元線溝槽8a定義矽柱101a至103c(圖14只繪示矽柱101a、101b、101c)。
接著，以CVD方法將氮化矽膜形成在半導體基板100的整個表面上。接著，各向異性乾式蝕刻氮化矽膜，以曝露出部分的半導體基板100(字元線溝槽8a的底部表面81a)。因此形成了以氮化矽膜製成的側壁遮罩，以覆蓋字元線溝槽8a的所有側表面。
接著，包括在層間絕緣膜109b且曝露給字元線溝槽8a的氮氧化矽膜9a與氧化矽膜9b，以乾式蝕刻製程移除。因此，從字元線溝槽8a的底部表面81a向下延伸的接點孔31a與31b，形成在俯視下埋藏位元線105a、105b交錯字元線溝槽8a的區域中，如圖16所示。接點孔31a、31b曝露出埋藏位元線105a、105b的上表面。
各接點孔31a、31b包括底部表面8c與側表面8d、8e、8f。底部表面8c是埋藏位元線105a(105b)的曝露上表面。側表面8d是面朝X方向之接點孔31a(31b)的相向側表面其中一者，且是半導體基板100的曝露側表面(如下說明，期將會是下擴散層106a、106b或106c)。側表面8e是層間絕緣膜109b的側表面。側表面8f面朝側表面8d，且是側壁15的曝露側表面。
據此，接點部分3a、3b可藉由以導電材料膜來填充接點孔31a、31b而輕易形成。接點部分3a、3b經由接點孔31a、31b的底部表面連接至埋藏位元線105a、105b。此外，接點部分31a、31b經由接點孔31a、31b的側表面8d連接至半導體基板100。因為側表面8e與9f分別是絕緣膜109b與側壁15的曝露側表面，各接點部分3a與3b連接至半導體基板100中的僅一下擴散層。
接著，如砷或磷的雜質摻入半導體基板100的表面區域中，以形成字元線溝槽8a的底部表面91a。較佳為，用離子佈植方法來將雜質摻入半導體基板100，以形成下擴散層106a、106b、106c。當使用離子佈植方法時，下擴散層106a、106b、106c中的雜質濃度隨從其頂部部分至其底部部分之向下方向下降。
較佳為，使用偏斜離子佈植來摻入雜質以形成下擴散層106a、106b、106c。較佳為，調整佈植角度，以近似接點孔31a(31b)之側表面8d的垂直線，而非半導體基板100之上表面的垂直線。在此例，下擴散層106a、106b、106c的雜質濃度從其頂部部分至其底部部分遞減。再者，下擴散層106a、106b、106c的雜質濃度從側表面8d朝向佈植方向遞減。當使用偏斜離子佈植方法時，側表面8d的雜質濃度足夠高，如此降低接點部分3a(3b)與下擴散層106b(106c)之間的連線阻抗值。
接著，形成以鈦膜或鈷膜(未繪示)製成的薄膜，以覆蓋接點孔31a、31b的內表面。接著，執行熱處理製程，以從接點孔31a、31b的側表面8d成長鈦矽化物或鈷矽化物，接觸半導體基板100。藉此，下擴散層106b(106c)與接點部分3a(3b)之間的連線阻抗值會被降低。較佳為，形成鈷矽化物來進一步降低阻抗值。
接著，用以形成接點部分3a、3b的導電材料以CVD方法設入接點孔31a、31b。因此形成填充接點孔31a、31b的連線材料層。例如，連線材料層以與埋藏位元線105a、105b相同的材料製成。較佳為，連線材料層為多層膜，其包括覆蓋接點孔31a(31b)之內表面的氮化鈦膜19及覆蓋氮化鈦膜19且填充接點孔31a(31b)的鎢膜20。
當接點部分3a、3b以與埋藏位元線105a、105b相同的材料製成時，對於形成接點部分3a、3b的製程，以及形成埋藏位元線105a、105b的製程，可用相同的設備。再者，可減少製造第一實施例半導體裝置所需的材料數量，藉此加強製造效率。
接著，將連線材料層各項異性乾式蝕刻直到接點部分3a、3b的頂層。因此曝露出下擴散層106a、106b、106c的側表面。因此，形成接點部分3a、3b，以填充接點孔31a、31b的下部分，如圖18所示。埋藏位元線105a、105b經由接點部分3a、3b連接至下擴散層106b、106c。
接點部分3a(3b)與下擴散層106b(106c)的連接面積相依於接點部分3a(3b)的垂直長度。藉由調整連線材料層的蝕刻端點，可調整接點部分3a(3b)的垂直長度。第一實施例中，形成接點孔31a、31b，以從字元線溝槽8a的底部表面91a向下延伸。接著，將導電材料設入接點孔31a、31b，以形成接點部分3a、3b。據此，接點部分3a、3b低於字元線溝槽8a的底部表面81a。再者，接點部分3a與3b彼此絕緣。因此，字元線溝槽8a的底部表面81a(下擴散層106a、106b、106c的頂部表面)可用來偵測連線材料層之蝕刻端點。
在相關技藝中，並沒有真側蝕刻端點的方式。因此，被蝕刻元件的被蝕刻上表面的位置，便很難控制，導致端點變化有很大出入。另一方面在第一實施例，矽表面，即字元線溝槽8a的底部表面81a，可用來偵測蝕刻製程的端點，藉此加強蝕刻製程的控制性。
據此，接點部分3a(3b)與下擴散層106b(106c)之間的連接面積(接點部分3a、3b的垂直長度)可輕易且精確地控制，其係藉由改變字元線溝槽8a的底部表面81a與埋藏位元線105a(105b)的頂部表面之間的距離。因此，可獲得的半導體裝置為其在埋藏位元線105a(105b)與擴散層106b(106c)之間的連線阻抗值變化非常小。
另一方面，根據相關技藝在形成半導體裝置的方法中，如圖23至30所繪者，只有部分絕緣膜204移除來形成部分曝露出半導體基板200給溝槽202a(202b)的孔100a。接著，形成複矽膜117以填充溝槽202a、202b。接著，蝕刻複矽膜117使只有一部份填充孔100a的複矽膜117留下。因此，接點部分13a、13b形成如圖28所示。接著，導電膜120形成而填充溝槽202a、202b。接著，蝕刻導電膜120至接點部分13a、13b的頂層。因此，埋藏位元線205a、205b形成如圖30所示。
在相關技藝的例子中，孔100a與接點部分13a、13b的形狀變化，以及埋藏位元線205a、205b的垂直厚度變化，有相當可能會變大。藉此，埋藏位元線205a(205b)與下擴散層206a(206b)之間的連線阻抗值變化很大。
在本發明第一實施例中，在形成位元線溝槽8a的製程之後，可執行形成下擴散層106a、106b、106c的製程，及形成接點部分3a、3b的製程。再者，不論是形成下擴散層106a、106b、106c的製程，或是形成接點部分3a、3b的製程，都可先執行。或者，如本發明第一實施例，可在形成接點部分3a、3b的製程期間，執行形成下擴散層106a、106b、106c的製程。
若形成下擴散層106a、106b、106c的製程先於蝕刻連線材料層以形成接點部分3a、3b的製程，則下擴散層106a、106b、106c的頂部表面可用來偵測連線材料層的蝕刻端點。若形成下擴散層106a、106b、106c的製程後於蝕刻連線材料層以形成接點部分3a、3b的製程，曝露給字元線溝槽8a底部表面81a的半導體基板100部分，可用來偵測連線材料層的蝕刻端點。
接著，氮氧化矽膜9a以CVD方法形成，以覆蓋字元線溝槽8a的底部表面。接著，SOD材料製成的氧化矽膜9b形成在氮氧化矽膜9a上，以填充字元線溝槽8a的底部部分。因此形成層間絕緣膜(填充字元線溝槽的絕緣膜)109a，其包括氮氧化矽膜9a及氧化矽膜9b，俾填充字元線溝槽8a的下部部分與接點部分3a、3b的孔，且覆蓋下擴散層106a、106b、106c，如圖19所示。
接著，藉由乾式蝕刻製程，移除覆蓋字元線溝槽8a側表面的側壁14，曝露矽柱101a、101b、101c給字元線溝槽8a，如圖20所示。接著，形成閘絕緣膜82，以覆蓋矽柱101a、101b、101c的曝露側表面，如圖21所示。
接著，用以形成閘電極108b的導電材料由CVD方法設入字元線溝槽8a而形成連線材料層。例如，連線材料層以與埋藏位元線105a、105b相同的材料製成。較佳為，連線材料層以包括氮化鈦膜19與鎢膜20的多層膜製成。氮化鈦膜19覆蓋閘絕緣膜82的側表面及層間絕緣膜109a的上表面。鎢膜20覆蓋氮化鈦膜19，且填充字元線溝槽8a。
接著，以乾式蝕刻製程或其他類似方法移除部分的連線材料層，以形成隔離溝部83於字元線溝槽8a的實質水平中心。層間絕緣膜109a的上表面部分曝露給隔離溝部83。因此，閘電極108b、108c(閘電極108c未繪示於圖21)形成在層間絕緣膜109a上，如圖21所示。閘電極108b與108c由隔離溝部83彼此分開。接著，形成層間絕緣膜，以填充隔離溝部83及字元線溝槽8a。
接著以蝕刻製程移除半導體基板100上的氧化矽膜41與氮化矽膜40，曝露出矽柱101a至103c。接著，上擴散層110形成在矽柱101a至103c的上表面區域中，其高於閘電極108a、108b、108c、108d。上擴散層110作用為S/D區，如圖1、3B所示。
接著，執行形成接點插塞112於上擴散層110上的製程，及形成電容器113於接點插塞112上的製程。接著便可得到圖1至3的半導體記憶體裝置。
如上述，根據本發明第一實施例的半導體裝置製造方法包括：形成埋藏位元線105a、105b的方法，以填充在Y方向延伸之位元線2a、2b的底部部分，位元線溝槽2a、2b的內表面由絕緣膜104覆蓋；形成字元線溝槽8a的製程，字元線溝槽8a在X方向延伸，具有底部表面81a，底部表面81a曝露出部份半導體基板100且高於埋藏位元線105a、105b的上表面105d；將雜質擴散進入半導體基板100曝露給字元線溝槽8a底部表面81a之部分的製程，以形成下擴散層106a、106b、106c；及形成連接埋藏位元線105a、105b與下擴散層106b、106c之接點部分3a、3b的製程。
據此，可用離子佈植方法來做為將雜質擴散進入半導體基板100以形成下擴散層106a、106b、106c的方法。相較於相關技藝的熱擴散方法，其中執行熱處理製程擴散含於接觸部分的雜質，離子佈植方法可較簡單且較精確控制雜質的劑量。因此可輕易提供達成下擴散層106a、106b、106c之阻抗值較小變化及較高可靠度的半導體裝置。
此外，對於將雜質摻入半導體基板100以形成下擴散層106a、106b、106c，本發明第一實施例並不使用相關技藝的熱擴散方法。此外，熱處理方法中所必要之含雜質的材料，在本發明第一實施例中，並不一定需要用來作為形成接點部分3a、3b的材料。因此，本發明第一實施例的製造方法可高度自由使用用來形成接點部分3a、3b的材料。因此，相較於使用熱擴散方法的例子，接點部分3a、3b可由能月寶更安全且更優越導電性的材料。
詳細舉例，相關技藝中，以熱擴散方法將摻雜砷的矽膜用來形成雜質擴散層。然而，劇毒的三氫化砷(AsH3 )氣體用來形成砷摻雜矽膜，如此造成在使用時確保安全的高成本。另一方面，確保安全的砷離子佈植可在本發明第一實施例中使用，藉此達成安全性與低成本。
再者，根據第一實施例的製造方法，在執行形成埋藏位元線105a、105b的製程，填充具有由絕緣膜104覆蓋之內表面的位元線溝槽2a、2b之後，執行形成接點部分3a、3b的製程。因此，在埋藏位元線105a、105b覆蓋絕緣膜104的底部部分時，可形成接點部分3a與3b。藉此，可防止絕緣膜104底部部分受到損壞。因此，可防止埋藏位元線105a(105b)與半導體基板100之間，因絕緣膜104底部部分損壞所造成的短路。此外，可防止相鄰埋藏位元線之間的短路。
再者，根據第一實施例的製造方法，下擴散層106a、106b、106c形成在字元線溝槽8a下，僅在記憶體單元中形成柱電晶體的部分中，而不是在位元線拉起接點部分。因此，本發明第一實施例可省略在相關技藝中必要用來覆蓋位元線搭起接點部分(如圖31)的微影製程。
此外，本發明第一實施例可省略相關技藝所需要的製程，即形成、移除側壁的製程，及形成、蝕刻多重埋藏膜的製程。藉此，製程可大幅簡化，如此增加產量，降低製造成本。
本文中，方向性的用語如「向前」、「向後」、「在...上」、「向下」、「垂直」、「水平」、「在...下」、「橫向」等及其他類似方向性用語，是指本發明設備的所用方向。據此，這些用語是用來描述本發明，在解釋上僅遷就本發明所用的設備。
程度方面的用語「實質」、「約」、「大概」等是指最終結果不會實質改變，被修飾的詞可有適當的偏差。例如，這些用語可解釋為，在偏差不會使所修飾詞的意思相反的話，偏差可有至少正負百分之五。
當然，本發明不限於以上實施例，可在不離開本發明精神與範圍之下進行修改。
此外，雖申請專利範圍未詳述，但本案對於以下半導體方法，保有在任何時間點將之加入申請專利範圍的權利。
一種製造半導體裝置的方法可包括但不限於以下製程。第一溝部形成在半導體基板。第一溝部在第一水平方向延伸。形成第一絕緣膜，其覆蓋第一溝部至少下部分的內表面第一絕緣膜。形成位元線於第一溝部的下部分。位元線以第一絕緣膜絕緣於半導體基板。第二溝部形成在半導體基板。第二溝部在與第一方向不同的第二方向延伸。第二溝部的底層高於第一溝部的底層。含有第一雜質的第一擴散層形成在半導體基板。第一擴散層相鄰於第一溝部與第二溝部的底部表面。接點部分形成在第一溝部且在位元線上。接點部分連接位元線與第一擴散層。
關於以上方法，形成第一擴散層由離子佈植方法執行。
關於以上方法，形成接點部分包含在第二溝部下形成接點部分。
以上方法更包括以下製程。在形成第一擴散層與接點部分之後，第二絕緣膜形成在接點部分上，以填充第二溝部的下部分。字元線形成在第二絕緣膜上。字元線相鄰於第二溝部的側表面。
有關以上方法，形成接點部分的製程包括以下製程。形成從第二溝部底部表面向下延伸的接點孔。接點孔曝露出位元線的上表面。形成填充接點孔的導電膜。
有關以上方法，第一溝部具有至少第一與第二側表面在第二方向彼此相向。該方法更包括以下製程。形成位元線之後，且形成第二溝部之前，形成側壁在位元線上。側壁覆蓋第一溝部之第一側表面的上部分。形成接點孔的製程包括形成接點孔將位元線上表面、側壁、第二側表面之一部份曝露出的製程。
2a、2b．．．位元線溝槽
3a、3b．．．接點部分
8a、8b．．．字元線溝槽
8c．．．底部表面
8d．．．側表面
8e．．．側表面
8f．．．側表面
9a．．．氮氧化矽膜
9b．．．氧化矽膜
11．．．層間絕緣膜
13a、13b．．．接點部分
14．．．側壁遮罩
15．．．側壁
15a．．．側壁
19．．．氮化鈦膜
20．．．鎢膜
31a、31b．．．接點孔
40．．．氮化矽膜
41．．．氧化矽膜
81a．．．底部表面
82．．．閘絕緣膜
83．．．隔離溝部
100．．．半導體基板
100a．．．孔
101a、101b、101c、102a、102b、102c、103a、103b、103c．．．矽柱
104．．．絕緣膜
105a、105b．．．埋藏位元線
105c．．．孔
105d．．．上表面
106a、106b、106c．．．下擴散層
106d．．．上表面
108a、108b、108c、108d、108e、108f．．．閘電極
109a、109b．．．層間絕緣膜
110．．．上擴散層
111．．．複矽膜
112．．．接點插塞
113．．．電容器
113a．．．下電極
113b．．．電容器絕緣膜
113c．．．上電極
115．．．側壁
116．．．氧化矽膜
117．．．複矽膜
118．．．矽膜
118a．．．上部分
118b．．．側部分
118d．．．下部分
120．．．導電膜
140．．．氮化矽膜
200．．．半導體基板
201a、201b．．．底部部分
202a、202b．．．溝槽
202c．．．開口圖案
202aa、202bb．．．接點部分
203a、203b、203c．．．矽柱
204．．．絕緣膜
205a、205b．．．埋藏位元線
206a、206b．．．下擴散層
208a、208b、208c、208d．．．閘電極
209、211．．．層間絕緣膜
210．．．上擴散層
212．．．接點插塞
213．．．電容器
213a．．．下電極
213b．．．電容器絕緣膜
213c．．．上電極
本發明的特徵與優點可從以上實施例配合圖式來更容易了解。
圖1是半導體記憶體裝置(DRAM)的立體圖，其代表本發明第一實施例的半導體裝置。
圖2是圖1中DRAM的平面圖。
圖3A是圖2中線段A-A的截面圖。
圖3B是圖2中線段B-B的截面圖。
圖4是平面圖繪示圖1至3B中DRAM之製造方法所包括的一製程。
圖5至21是截面圖繪示圖1至3B中DRAM之製造方法的製程流程。
圖22是截面圖繪示相關技藝半導體裝置的例示性DRAM。
圖23至30是截面圖繪示用以製造圖22中DRAM的相關技藝方法的製程流程。
圖31是平面圖繪示包括於用以製造圖22中DRAM之相關技藝方法中的一製程。
100．．．半導體基板
101a、101b、101c、102a、102b．．．矽柱
105a、105b．．．埋藏位元線
108a、108b、108c、108d．．．閘電極
113．．．電容器

Claims (4)

  1. 一種半導體裝置，包含：半導體基板，具有第一表面及從第一表面向下延伸的第一溝部，第一溝部在第一水平方向延伸，第一溝部具有至少第一與第二側表面，第一與第二側表面彼此相向；第一半導體部分，從半導體基板的第一表面向上延伸，且在俯視下相鄰於第一溝部的第一側表面；第二半導體部分，從半導體基板的第一表面向上延伸，且在俯視下相鄰於第一溝部的第二側表面，第一與第二半導體部分以不同於第一水平方向的第二水平方向設置；位元線，位於第一溝部，且與半導體基板絕緣；及接點部分，位於第一溝部，與位元線電性連接，且接觸第一溝部的第一側表面，與第一溝部的第二側表面絕緣。
  2. 如申請專利範圍第1項之半導體裝置，更包含：第一絕緣膜，覆蓋半導體基板的第一表面，且填滿第一溝部；及一對字元線，位於第一絕緣膜上，在第二水平方向延伸，第一與第二半導體部分設於該對字元線之間，該對字元線在俯視下與接點部分部分重疊。
  3. 如申請專利範圍第1項之半導體裝置，更包含：第二絕緣膜，覆蓋第一溝部的底部表面、第一溝部的至少一部分第二側表面、第一溝部之第一側表面的一下部分，且將位元線與半導體基板絕緣；第一擴散區，位於半導體基板，含有第一雜質，且相鄰於半導體基板的第一表面與第一溝部的第一側表面，且在俯視下相鄰於第一半導體部分；第二擴散區，位於半導體基板，含有第二雜質，且相鄰於半導體基板的第一表面與第一溝部的第二側表面，且在俯視下相鄰 於第二半導體部分，其中接點部分連接第一擴散區與位元線，及第二絕緣膜將接點部分與第二擴散區絕緣。
  4. 如申請專利範圍第3項之半導體裝置，更包含：第三擴散區，位於第一半導體部分的頂部區域，含有第三雜質，第四擴散區，位於第二半導體部分的頂部區域，含有第四雜質，及第三與第四雜質具有不同於第一與第二雜質的導電類型。
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