KR20200143113A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 고집적화된 메모리셀을 구비하는 반도체 장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는 기판 상의 비트라인을 포함하는 스택형 라인구조물; 상기 스택형 라인구조물보다 높은 레벨에 위치하되, 상기 비트라인에 평행하는 활성층; 상기 활성층보다 높은 레벨에 위치하는 캐패시터; 상기 활성층을 관통하여 상기 비트라인에 접속되도록 하향 연장된 제1플러그; 상기 활성층과 캐패시터 사이에 형성된 제2플러그; 및 상기 활성층을 가로지르면서 상기 비트라인에 교차하는 방향으로 연장된 워드라인을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 매립 비트라인을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근에 메모리장치의 넷다이(Net die)를 증가시키기 위해서 메모리셀의 크기를 지속적으로 감소시키고 있다.
메모리셀의 크기가 미세화됨에 따라 기생캐패시턴스(Cb) 감소 및 캐패시턴스 증가가 이루어져야 하나, 메모리셀의 구조적인 한계로 인해 넷다이를 증가시키기 어렵다.
본 발명의 실시예는 고집적화된 메모리셀을 구비하는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 기판 상의 비트라인을 포함하는 스택형 라인구조물; 상기 스택형 라인구조물보다 높은 레벨에 위치하되, 상기 비트라인에 평행하는 활성층; 상기 활성층보다 높은 레벨에 위치하는 캐패시터; 상기 활성층을 관통하여 상기 비트라인에 접속되도록 하향 연장된 제1플러그; 상기 활성층과 캐패시터 사이에 형성된 제2플러그; 및 상기 활성층을 가로지르면서 상기 비트라인에 교차하는 방향으로 연장된 워드라인을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 기판 상의 비트라인을 포함하는 복수의 스택형 라인구조물; 상기 스택형 라인구조물들보다 높은 레벨에 위치하는 복수의 활성층; 상기 스택형 라인구조물들을 서로 분리시키면서 상기 활성층들을 서로 분리시키는 소자분리층; 상기 활성층들 및 소자분리층보다 높은 레벨에 위치하는 복수의 캐패시터; 상기 활성층들을 관통하여 상기 비트라인들 각각에 접속되록 하향 연장된 제1플러그; 상기 활성층들로부터 상향 연장되어 상기 캐패시터들 각각에 접속된 제2플러그; 및 상기 활성층들 각각을 가로지르면서 상기 비트라인들에 교차하는 방향으로 연장된 복수의 워드라인을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 기판 상에 비트라인 및 라인형 활성층을 포함하는 복수의 스택형 라인구조물을 준비하는 단계; 상기 라인형 활성층을 컷팅하여 복수의 섬형 활성층을 형성하는 단계; 상기 섬형 활성층을 관통하여 상기 비트라인에 접속되는 제1플러그를 형성하는 단계; 상기 섬형 활성층들 상에 워드라인을 형성하는 단계; 상기 섬형 활성층들 각각의 양측 사이드에 접속되는 제2플러그를 형성하는 단계; 및 상기 제2플러그들에 각각 접속되는 복수의 캐패시터를 형성하는 단계를 포함할 수 있다.
본 기술은 트랜지스터 및 캐패시터 하부에 비트라인을 형성하므로써 메모리셀의 레이아웃 면적을 감소시킬 수 있다.
본 기술은 자기 정렬 매립비트라인(Self-aligned Buried BL)을 이용하여 캐패시터를 형성하기 위한 공정 마진을 확보할 수 있다.
본 기술은, 캐패시터의 크기를 크게 하여 캐패시턴스를 더 확보할 수 있다.
도 1a 내지 도 1d는 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a 내지 도 13c는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 14a 내지 도 14d는 기판 스택을 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 15 내지 도 17은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 18a 및 도 18b는 도 17의 워드라인을 상세히 설명하기 위한 도면이다.
도 19a 및 도 19b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a 내지 도 13c는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 14a 내지 도 14d는 기판 스택을 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 15 내지 도 17은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 18a 및 도 18b는 도 17의 워드라인을 상세히 설명하기 위한 도면이다.
도 19a 및 도 19b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예들은, 자기정렬(Self-aligned)된 매립 비트라인(Buried BL)을 이용하여 워드라인 상부에 캐패시터를 형성하기 위한 영역을 충분히 확보할 수 있다.
또한, FDSOI(Fully-depleted SOI) 기판을 베이스로 하여 매립 비트라인을 포함하는 메모리셀을 형성할 수 있다.
또한, 1T1C(1 transistor 1 Capacitor) 형성에 필요한 레이아웃 면적을 줄일 수 있다. 즉, 4F2 DRAM 메모리셀을 구현할 수 있다.
도 1a 내지 도 1d는 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 1a는 반도체 장치를 설명하기 위한 평면도이고, 도 1b는 도 1a의 A1-A1'선에 따른 단면도이다. 도 1c는 도 1a의 A2-A2'선에 따른 단면도이고, 도 1d는 도 1a의 A3-A3'선에 따른 사시도이다.
도 1a 내지 도 1d를 참조하면, 반도체 장치(100)는 메모리셀 어레이의 일부일 수 있다. 반도체 장치(100)는 복수의 메모리셀을 포함하고, 어느 하나의 메모리셀은 비트라인(103P), 비트라인(103P)보다 높은 레벨에 위치하는 활성층(105I)을 포함하는 트랜지스터 및 트랜지스터보다 높은 레벨에 위치하는 캐패시터(109)를 포함할 수 있다. 트랜지스터는 활성층(105I) 및 워드라인(107)을 포함할 수 있다. 활성층(105I) 상에서 서로 평행하는 한 쌍의 워드라인(107)이 배치될 수 있다. 한 쌍의 워드라인(107)은 활성층(105I)을 가로지를 수 있다.
반도체 장치(100)는 활성층(105I)을 관통하여 비트라인(103P)에 접속된 관통형 플러그(106) 및 활성층(105I)의 양측 사이드에 각각 접속된 한 쌍의 수직형 플러그(108)를 더 포함할 수 있다. 관통형 플러그(106)는 활성층(105I)을 관통하여 하향 연장될(extending downwardly) 수 있고, 수직형 플러그(108)는 활성층(105I)의 표면으로부터 상향 연장될(extending upwardly) 수 있다.
비트라인(103P)은 제1방향(D1)으로 길게 연장될 수 있고, 워드라인(107)은 제2방향(D2)으로 길게 연장될 수 있다. 비트라인(103P)과 워드라인(107)은 수직하게 교차할 수 있다. 활성층(105I)과 비트라인(103P)은 제3방향(D3)을 따라 수직하게 오버랩될 수 있다.
비트라인(103P)과 활성층(105I) 사이에 매립절연라인(104P)이 형성될 수 있다. 관통형 플러그(106)는 활성층(105I) 및 매립절연라인(104P)을 관통하여 하향 확장될 수 있다. 관통형 플러그(106)의 저면은 비트라인(103P)에 접촉될 수 있다. 관통형 플러그(106)는 금속플러그(121) 및 실리콘플러그(122)의 적층 구조일 수 있다. 금속플러그(121)는 금속-베이스 물질로 형성될 수 있다. 금속플러그(121)는 티타늄, 티타늄질화물, 텅스텐질화물, 텅스텐, 티타늄실리사이드, 텅스텐실리사이드 또는 이들의 조합을 포함할 수 있다. 실리콘플러그(122)는 폴리실리콘을 포함할 수 있다. 실리콘플러그(122)는 인, 비소 등의 N형 불순물이 도핑된 도프드 폴리실리콘을 포함할 수 있다. 관통형 플러그(106)는 활성층(105I)에 직접 접촉할 수 있다. 관통형 플러그(106)를 통해 활성층(105I)과 비트라인(103P)이 전기적으로 연결될 수 있다. 관통형 플러그(106)의 상부면은 워드라인(107)보다 낮은 레벨에 위치할 수 있다.
비트라인(103P) 아래에 버퍼라인(102P)이 형성될 수 있고, 버퍼라인(102P) 아래에 벌크기판(101)이 형성될 수 있다. 벌크기판(101) 상에 버퍼라인(102P), 비트라인(103P) 및 매립절연라인(104P)이 순차적으로 적층될 수 있다. 버퍼라인(102P)과 매립절연라인(104P)은 실리콘산화물을 포함할 수 있다. 비트라인(103P)은 매립절연라인(104P)과 버퍼라인(102P) 사이에 매립된 형상일 수 있다. 비트라인(103P)과 벌크기판(101)은 버퍼라인(102P)에 의해 서로 절연될 수 있다.
버퍼라인(102P), 비트라인(103P) 및 매립절연라인(104P)은 동일한 형상일 수 있다. 탑뷰로 볼 때, 버퍼라인(102P), 비트라인(103P) 및 매립절연라인(104P)은 제1방향(D1)으로 길게 연장되는 라인 형상일 수 있다. 버퍼라인(102P), 비트라인(103P) 및 매립절연라인(104P)은 폭이 서로 동일할 수 있다. 비트라인(103P)이 버퍼라인(102P)와 매립절연라인(104P) 사이에 매립되는 형상이므로, 매립 비트라인이라고 지칭할 수 있다.
버퍼라인(102P) 아래에 벌크기판(101)으로부터 돌출된 돌출부(101P)가 형성될 수 있다. 돌출부(101P)는 버퍼라인(102P), 비트라인(103P) 및 매립절연라인(104P)과 동일한 형상일 수 있다. 돌출부(101P)는 제1방향(D1)을 따라 길게 연장된 형상일 수 있다. 이웃하는 돌출부(101P) 사이의 거리(D11)는 이웃하는 비트라인(103P)간의 간섭을 차단할 수 있도록 충분히 클 수 있다.
이웃하는 비트라인(103P) 사이에는 제1소자분리층(111)이 형성될 수 있다. 제1소자분리층(111)은 보호물질(112), 분리물질(113) 및 에어갭(114)을 포함할 수 있다. 보호물질(112)은 실리콘산화물을 포함할 수 있다. 분리물질(113)은 저유전율 물질을 포함할 수 있다. 분리물질(113)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 에어갭(114)은 분리물질(113) 내에 형성될 수 있다. 에어갭(114)은 이웃하는 비트라인(103P)간의 기생캐패시턴스를 감소시킬 수 있다. 이웃하는 활성층(105I) 사이에는 제2소자분리층(116)이 형성될 수 있다.
하나의 비트라인(103P) 상에 복수의 활성층(105I)이 형성될 수 있다. 이웃하는 활성층(105I)은 서로 이격될 수 있다. 활성층(105I)은 섬 형상(Island-shape)일 수 있고, 탑뷰로 볼 때 활성층(105I)은 직사각형 또는 타원형일 수 있다. 제2방향(D2)에 따른 활성층(105I)과 비트라인(103P)의 폭은 서로 동일할 수 있다. 활성층(105I)은 관통형 플러그(106)에 접속된 제1소스/드레인영역(125) 및 수직형 플러그(108)에 접속된 제2소스/드레인영역(126)을 포함할 수 있다. 활성층(105I)과 비트라인(103P) 사이에 매립 절연라인(104P)이 위치하므로, 활성층(105I)을 포함하는 트랜지스터는 SOI 기판 베이스에 형성될 수 있다. 아울러, 활성층(105I)이 매립절연라인(104P), 제1소자분리층(111) 및 제2소자분리층(116)에 의해 비트라인(103P)으로부터 절연될 수 있다. 이에 따라, 활성층(105I)을 포함하는 트랜지스터는 FDSOI 기판 베이스에 형성될 수 있다.
워드라인(107)은 비트라인(103P) 및 활성층(105I)에 대해 교차하는 제2방향(D2)으로 연장될 수 있다. 워드라인(107)은 활성층(105I) 상에 형성될 수 있다. 워드라인(107)은 관통형 플러그(106)와 수직형 플러그(108) 사이의 활성층(105I) 상에 위치할 수 있다. 한 쌍의 워드라인(107)이 하나의 활성층(105I) 상에 위치할 수 있다.
수직형 플러그(108)는 활성층(105I)의 양측 사이드에 접속될 수 있다. 수직형 플러그(108)의 저면은 활성층(105I)의 양측 에지를 커버링할 수 있다. 수직형 플러그(108)의 저면은 제2소자분리층(116)을 관통할 수 있다. 수직형 플러그(108)의 상단부는 워드라인(107)과 수직하게 부분적으로 오버랩되도록 연장될 수 있다. 수직형 플러그(108)은 N형 불순물이 폴리실리콘을 포함할 수 있다. 제1 및 제2소스/드레인영역(125, 126)은 관통형 플러그(106) 및 수직형 플러그(108)으로부터 확산된 불순물을 포함할 수 있다. 예를 들어, 관통형 플러그(106) 및 수직형 플러그(108)가 불순물이 도핑된 폴리실리콘을 포함하는 경우, 어닐링 등에 의해 관통형 플러그(106) 및 수직형 플러그(108)로부터 불순물이 활성층(105I) 내부로 확산될 수 있다.
수직형 플러그(108) 상에 캐패시터(109)가 형성될 수 있다. 캐패시터(109)는 필라형, 실린더형 또는 이들의 조합을 포함하는 3차원 구조일 수 있다. 이웃하는 캐패시터(109) 사이에 관통형 플러그(106)가 위치하지 않으므로, 캐패시터(109) 사이의 공간을 충분히 좁힐 수 있다. 따라서, 캐패시터(109)의 크기를 크게 하여 캐패시터(109)의 일부가 워드라인(107)에 수직하게 중첩되도록 연장될 수 있다. 결국, 캐패시터(109)의 면적을 추가로 확보할 수 있으므로, 정전용량을 증대시킬 수 있다. 일부 실시예들에서, 캐패시터(109)는 타원 형상(Oval type)으로 형성하여 캐패시턴스를 추가로 확보할 수 있다.
도 2a 내지 도 13c는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일 예를 설명하기 위한 도면이다.
도 2a는 기판 스택(101L)을 설명하기 위한 평면도이고, 도 2b는 도 2a의 A1-A1'에 따른 단면도이고, 도 2c는 도 2a의 A2-A2'에 따른 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 매립 도전물질(103)을 포함하는 기판 스택(101L)이 준비될 수 있다. 기판 스택(101L)은 벌크기판(101), 버퍼물질(102), 매립 도전물질(103), 매립 절연물질(104) 및 반도체물질(105)의 순서로 적층될 수 있다. 벌크기판(101)은 벌크실리콘을 포함할 수 있다. 버퍼물질(102) 및 매립절연물질(104)은 실리콘산화물을 포함할 수 있다. 매립 도전물질(103)은 반도체물질, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 매립 도전물질(103)은 저저항 물질을 포함할 수 있다. 본 실시예에서, 매립 도전물질(103)은 금속, 예를 들어, 텅스텐을 포함할 수 있다. 다른 실시예에서, 매립 도전물질(103)은 티타늄질화물과 텅스텐의 스택을 포함할 수 있다. 매립 도전물질(103)은 제1티타늄질화물, 텅스텐 및 제2티타늄질화물이 순차적으로 적층된'TiN/W/TiN' 스택을 포함할 수도 있다. 반도체물질(105)은 폴리실리콘을 포함할 수 있다. 버퍼물질(102)과 매립 절연물질(104)은 절연물질을 포함할 수 있다.
기판 스택(101L)의 제조 방법은 후술하는 도 14a 내지 도 14d를 참조하여 설명하기로 한다.
도 3a는 제1마스크를 이용한 기판 스택의 식각 공정을 설명하기 위한 평면도이고, 도 3b는 도 3a의 A1-A1'에 따른 단면도이고, 도 3c는 도 3a의 A2-A2'에 따른 단면도이다.
도 3a 내지 도 3c에 도시된 바와 같이, 기판 스택(101L) 상에 제1마스크(M1)가 형성될 수 있다. 제1마스크(M1)는 포토레지스트패턴을 포함할 수 있다. 제1마스크(M1)는 라인 앤 스페이스(line and space) 형상일 수 있다. 예를 들어, 제1마스크(M1)는 제1방향(D1)으로 연장되는 복수의 마스크라인을 포함할 수 있다. 마스크라인들은 스페이싱에 의해 서로 이격되어 형성될 수 있다. 마스크라인들 사이의 스페이싱에 의해 하부의 반도체물질(105)이 부분적으로 노출될 수 있다.
제1마스크(M1)에 의해 기판 스택(101L)의 일부를 식각할 수 있다. 반도체물질(105), 매립 절연물질(104), 매립 도전물질(103) 및 버퍼물질(102)이 순차적으로 식각될 수 있다. 버퍼물질(102) 식각 이후에, 벌크기판(101)의 상부 표면이 부분적으로 리세스될 수 있다.
위와 같은, 식각 공정에 의해 스택형 라인구조물들(P1)이 형성될 수 있다. 스택형 라인구조물들(P1)은 제1방향(D1)으로 연장되는 라인 형상일 수 있다. 스택형 라인구조물들(P1) 사이에 제1트렌치(T1)가 정의될 수 있다.
스택형 라인구조물들(P1) 각각은, 버퍼라인(102P), 매립 도전라인(103P), 매립 절연라인(104P) 및 반도체라인(105P)의 순서로 적층될 수 있다. 스택형 라인구조물들(P1)은 버퍼라인(102P) 아래의 돌출부(101P)를 더 포함할 수 있으며, 돌출부(101P)는 벌크기판(101)의 리세스에 의해 형성될 수 있다. 버퍼라인(102P), 매립 도전라인(103P), 매립 절연라인(104P) 및 반도체라인(105P)은 각각 버퍼물질(102), 매립 도전물질(103), 매립 절연물질(104) 및 반도체물질(105)의 식각에 의해 형성될 수 있다.
이하, 매립 도전라인(103P)는 '비트라인(103P)'이라고 약칭한다. 반도체라인(105P)은 후속 공정에서 커팅되어 활성층이 형성되는 부분일 수 있다. 반도체라인(105P)은 '예비 활성층'이라고 지칭할 수 있다.
다른 실시예에서, 스택형 라인구조물들(P1)은 사선 방향으로 패터닝될 수도 있다. 이에 따라, 비트라인(103P) 및 반도체라인(105)이 제1방향(D1)과 제2방향(D2)에 대해 교차하는 임의의 사선 방향으로 연장될 수 있다.
도 4a는 갭필물질 형성 공정을 설명하기 위한 평면도이고, 도 4b는 도 4a의 A1-A1'에 따른 단면도이고, 도 4c는 도 4a의 A2-A2'에 따른 단면도이다.
도 4a 내지 도 4c에 도시된 바와 같이, 제1마스크(M1)를 제거할 수 있다.
다음으로, 갭필물질(111')이 형성될 수 있다. 갭필물질(111')은 스택형 라인구조물들(P1) 사이의 제1트렌치(T1)를 채울 수 있고, 스택형 라인구조물들(P1)의 상부를 커버링할 수 있다. 갭필물질(111')은 절연물질을 포함할 수 있다.
갭필물질(111')은 보호물질(112) 및 분리물질(113)을 포함할 수 있고, 갭필물질(111')은 에어갭(114)을 더 포함할 수 있다.
보호물질(112)은 스택형 라인구조물들(P1)의 양측벽 및 상부면을 라이닝하도록 컨포멀하게 형성될 수 있다. 보호물질(112)은 실리콘산화물을 포함할 수 있다. 보호물질(112)은 ULTO(Ultra-low temperature Oxide)를 포함할 수 있다. 보호물질(112)은 산화(oxidation) 공정에 의해 형성될 수도 있다.
보호물질(112) 상에 분리물질(113)이 형성될 수 있다. 분리물질(113)은 이웃하는 스택형 라인구조물들(P1)을 서로 절연시킬 수 있다. 분리물질(113)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 분리물질(113)은 실리콘질화물로 형성될 수 있다.
분리물질(113)은 보호물질(112)을 포함하는 스택형 라인구조물들(P1) 사이의 제1트렌치(T1)를 채울 수 있다. 분리물질(113)은 내부에 에어갭(114)을 포함할 수 있다. 에어갭(114)에 의해 이웃하는 스택형 라인구조물들(P1) 사이의 기생캐패시턴스를 감소시킬 수 있다. 다른 실시예에서, 분리물질(113)은 스택형 라인구조물들(P1) 상부에서 오버행(overhang)을 갖도록 형성될 수 있고, 오버행에 의해 에어갭(114)이 용이하게 형성될 수 있다. 오버행을 가지도록 분리물질(113)을 형성하는 경우, 이웃하는 비트라인들(103P) 사이에 에어갭(114)이 위치하도록 조절할 수 있다.
보호물질(112) 및 분리물질(113)은 반도체라인(105P)의 상부를 커버링할 수 있다.
도 5a는 제2마스크를 이용한 컷팅 공정을 설명하기 위한 평면도이고, 도 5b는 도 5a의 A1-A1'에 따른 단면도이고, 도 5c는 도 5a의 A2-A2'에 따른 단면도이다.
도 5a 내지 도 5c에 도시된 바와 같이, 분리물질(113) 상에 제2마스크(M2)가 형성될 수 있다. 제2마스크(M2)는 스택형 라인구조물들(P1)과 교차하는 제2방향(D2)으로 연장될 수 있다. 제2마스크(M2)는 스택형 라인구조물들(P1)보다 큰 폭을 가질 수 있다. 제2마스크(M2)는 컷마스크(Cut mask)로서 기능할 수 있다. 제2마스크(M2)는 포토레지스트패턴을 포함할 수 있다.
제2마스크(M2)를 이용한 컷팅 공정을 수행할 수 있다. 예를 들어, 제2마스크(M2)을 식각배리어로 하여 반도체라인(105P)을 컷팅할 수 있다. 반도체라인(105P)의 컷팅에 의해 서로 분리된 복수의 활성층(105I)이 형성될 수 있다. 활성층들(105I)은 섬형상(Island type) 패턴으로서 규칙적인 어레이를 이룰 수 있다. 컷팅 공정은 건식식각에 의해 수행될 수 있다.
반도체라인(105P)을 컷팅하기 이전에, 제2마스크(M2)를 식각배리어로 하여 분리물질(113) 및 보호물질(112)을 식각할 수 있다.
활성층들(105I)을 형성하기 위한 반도체라인(105P)의 컷팅 공정 이후에, 이웃하는 활성층들(105I) 사이에는 제2트렌치(T2)가 형성될 수 있고, 제2트렌치(T2)의 저면에 매립절연라인(104P)이 노출될 수 있다.
활성층들(105I)은 비트라인(103P)으로부터 수직하게 오버랩될 수 있다. 활성층들(105I)과 비트라인(103P) 사이에 매립절연라인(104P)이 위치할 수 있고, 매립절연라인(104P)은 활성층들(105I)과 비트라인(103P)을 전기적으로 절연시킬 수 있다.
활성층들(105I)을 형성하기 위한 컷팅 공정 후에, 매립절연라인(104P)의 일부분들이 노출될 수 있고, 매립절연라인(104P)은 비트라인(103P) 상에 잔류할 수 있다. 즉, 매립 절연라인(104P)은 컷팅되지 않고 잔류할 수 있다.
도 6a는 제2소자분리층 형성 공정을 설명하기 위한 평면도이고, 도 6b는 도 6a의 A1-A1'에 따른 단면도이고, 도 6c는 도 6a의 A2-A2'에 따른 단면도이다.
도 6a 내지 도 6c에 도시된 바와 같이, 제2마스크(M2)를 제거한 후에, 활성층들(105I) 상에 제2트렌치(T2)를 채우는 소자분리산화물(116')을 형성할 수 있다. 소자분리산화물(116')은 이웃하는 활성층들(105I) 사이의 제2트렌치(T2)를 갭필할 수 있고, 소자분리산화물(116')의 일부는 활성층들(105I)의 상부를 커버링할 수 있다. 소자분리산화물(116')은 실리콘산화물을 포함할 수 있다.
다음으로, 소자분리산화물(116')이 평탄화될 수 있다. 이에 따라, 이웃하는 활성층들(105I) 사이의 제2트렌치(T2)에 소자분리산화물(116)이 잔류할 수 있다. 이하, 소자분리산화물(116)을 '제2소자분리층(116)'이라고 약칭한다. 제2소자분리층(116)은 이웃하는 활성층들(105I)을 전기적으로 분리시키는 역할을 할 수 있다.
소자분리산화물(116')의 평탄화는, 활성층들(105I)의 상부 표면이 노출되도록 수행될 수 있으며, 갭필물질(111')의 보호물질(112) 및 분리물질(113)의 일부가 제거될 수 있다. 따라서, 활성층들(105I)의 상부 표면과 동일 레벨의 표면을 갖는 갭필물질(111)이 잔류할 수 있다. 이하, 갭필물질(111)은 제1소자분리층(111)이라고 약칭한다.
A1-A1' 방향에서는 이웃하는 활성층들(105I) 사이에 제2소자분리층(116)이 잔류할 수 있고, A2-A2' 방향에서는 이웃하는 활성층들(105I) 사이에 제1소자분리층(111)이 잔류할 수 있다.
제2소자분리층(116)의 저면은 매립절연라인(104P)과 접촉할 수 있다. 제2소자분리층(116)의 상부 표면과 활성층들(105I)의 상부 표면은 동일 레벨일 수 있다. 제1소자분리층(111)과 제2소자분리층(116)은 서로 연결될 수 있다.
제1소자분리층(111)과 제2소자분리층(116)에 의해 이웃하는 활성층들(105I)은 서로 절연될 수 있다. 활성층들(105I)은 제1소자분리층(111) 및 제2소자분리층(116)에 의해 고립된 섬 형상이 될 수 있다. 활성층들(105I)은 비트라인(103P)에 수직하게 오버랩될 수 있다. 제1방향(D1)을 따라 하나의 비트라인(103P) 상부에 복수의 활성층들(105I)이 위치할 수 있고, 제1방향(D1)을 따라 이웃하는 활성층들(105I)은 제2소자분리층(116)에 의해 서로 절연될 수 있다. 제2방향(D2)을 따라 각각의 비트라인(103P) 상부에 활성층(105I)이 위치할 수 있고, 제2방향(D2)을 따라 이웃하는 활성층들(105I)은 제1소자분리층(111)에 의해 서로 절연될 수 있다.
도 7a는 게이트구조물 형성 공정을 설명하기 위한 평면도이고, 도 7b는 도 7a의 A1-A1'에 따른 단면도이고, 도 7c는 도 7a의 A2-A2'에 따른 단면도이다.
도 7a 내지 도 7c에 도시된 바와 같이, 활성층(105I) 상에 워드라인(107)을 포함하는 게이트구조물(WL)이 형성될 수 있다. 게이트구조물(WL)은 게이트절연층(117), 워드라인(107) 및 게이트캡핑층(118)의 스택을 포함할 수 있다.
게이트절연층(117)을 형성하기 위해 활성층(105I)의 표면이 산화될 수 있다. 워드라인(107) 및 게이트캡핑층(118)을 형성하기 위해, 워드라인도전물질과 게이트캡핑물질을 적층한 후 게이트마스크(도시 생략)를 이용하여 워드라인도전물질과 게이트캡핑물질을 식각할 수 있다. 워드라인(107)은 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 게이트캡핑층(118)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
워드라인(107)은 비트라인(103P)과 교차하는 제2방향(D2)으로 길게 연장될 수 있다. 하나의 활성층(105I) 상에 한 쌍의 워드라인(107)이 위치할 수 있다. 제2방향(D2)을 따라 배치된 복수의 활성층(105I)을 한 쌍의 워드라인(107)이 가로지를 수 있다. 워드라인(107)은 활성층(105I) 상에 위치하는 플라나 형상일 수 있다. 예를 들어, 워드라인(107)에 의해 활성층(105I) 내에 플라나 채널이 형성될 수 있다.
도 8a는 제1콘택홀 형성 공정을 설명하기 위한 평면도이고, 도 8b는 도 8a의 A1-A1'에 따른 단면도이고, 도 8c는 도 8a의 A2-A2'에 따른 단면도이다.
도 8a 내지 도 8c에 도시된 바와 같이, 층간절연물질(119)이 형성될 수 있다. 층간절연물질(119) 상에 제3마스크(M3)가 형성될 수 있다. 제3마스크(M3)는 포토레지스트패턴을 포함할 수 있다. 제3마스크(M3)는 제1콘택홀(120)에 대응하는 원형의 오프닝을 가질 수 있다.
제3마스크(M3)를 이용하여 게이트구조물(WL) 사이의 층간절연물질(119)을 식각할 수 있다. 이에 따라, 제1콘택홀(120)이 형성될 수 있다. 제1콘택홀(120)은 활성층(105I) 각각에 대응되도록 형성될 수 있다.
다음으로, 제1콘택홀(120)을 확장시킬 수 있다. 제1콘택홀(120)을 확장시키기 위해, 게이트구조물 사이의 활성층(105I) 및 매립절연라인(104P)을 식각할 수 있다. 이에 따라, 제1콘택홀(120)은 비트라인(103P)의 상부 표면을 노출시킬 수 있다.
제1콘택홀(120)은 활성층(105I)을 관통할 수 있다. 제1콘택홀(120)은 활성층(105I)의 중간부분을 관통할 수 있다.
다른 실시예에서, 제3마스크(M3)는 라인형상의 오프닝을 가질 수 있다. 이 경우, 제1콘택홀(120)을 형성하기 위한 식각 공정은 게이트구조물(WL) 및 제1소자분리층(111)의 측벽에 자기-정렬되어 수행될 수 있다. 부연하면, 제3마스크(M3)의 라인 형상의 오프닝을 통해 층간절연물질(119)이 라인 형태로 식각될 수 있고, 층간절연물질(119)의 식각에 의해 노출된 활성층(105I)은 제1소자분리층(111)의 측벽에 자기정렬되어 식각될 수 있다. 제3마스크(M3)는 게이트구조물(WL)을 형성하기 위한 게이트마스크의 리버스(Reverse) 형태일 수 있다.
도 9a는 관통형 플러그 형성 공정을 설명하기 위한 평면도이고, 도 9b는 도 9a의 A1-A1'에 따른 단면도이고, 도 9c는 도 9a의 A2-A2'에 따른 단면도이다.
도 9a 내지 도 9c에 도시된 바와 같이, 제1콘택홀(120)에 관통형 플러그(106)를 채울 수 있다. 관통형 플러그(106)는 금속플러그(121) 및 실리콘플러그(122)를 포함할 수 있다. 금속플러그(121)는 티타늄, 티타늄질화물 및 텅스텐의 스택을 포함할 수 있다. 티타늄 및 티타늄질화물은 배리어메탈의 역할을 할 수 있고, 텅스텐은 플러그 역할을 할 수 있다. 실리콘플러그(122)는 도프드 폴리실리콘을 포함할 수 있다. 금속플러그(121)를 형성하기 위해 금속물질 증착 및 에치백 공정이 수행될 수 있다. 실리콘플러그(122)를 형성하기 위해 폴리실리콘 증착 및 에치백 공정이 수행될 수 있다. 실리콘플러그(122)는 고농도 N형 불순물이 도핑된 도프드 폴리실리콘일 수 있다. 실리콘플러그(122)는 활성층(105I)에 직접 접촉될 수 있다. 이로써, 후속 어닐링에 의해 실리콘플러그(122)로부터 활성층(105I)의 내부로 불순물이 확산될 수 있다.
관통형 플러그(106)는 비트라인(103P)에 전기적으로 접속될 수 있다.
다른 실시예에서, 금속플러그(121)를 형성하기 이전에, 제1콘택홀(120)의 측벽에 보호스페이서를 형성할 수 있다. 보호스페이서는 실리콘질화물 증착 및 에치백 공정에 의해 형성될 수 있다. 보호스페이서는 비트라인(103P)의 표면을 노출시키면서 제1콘택홀(120)의 측벽에 형성될 수 있다. 보호스페이서의 상부는 활성층(105I)의 측면이 노출되도록 하는 높이를 가질 수 있고, 이에 따라 관통형 플러그(106)와 활성층(105I)의 전기적 접속을 제공할 수 있다. 보호스페이서가 형성된 경우, 적어도 실리콘플러그(122)와 활성층(105I)이 직접 접촉될 수 있다.
다른 실시예에서, 관통형 플러그(106)의 실리콘플러그(122)는 RSD(Raised source/drain) 구조를 포함할 수 있다. 예를 들어, 실리콘 플러그(122)를 형성하기 위해 활성층(105I)을 시드로 하여 실리콘의 에피택셜성장이 수행될 수 있고, 에피택셜성장에 의해 불순물이 도핑된 폴리실리콘을 형성할 수 있다. 이 경우, 실리콘플러그(122)의 상부 표면은 활성층(105I)보다 높은 레벨에 위치할 수 있다.
다른 실시예에서, 제1콘택홀(120)에 의해 노출된 활성층(105I)의 측면에 금속실리사이드를 형성할 수 있다. 이에 따라 활성층(105I)의 CD(Critical Dimension) 손실을 보상해 줄 수 있다.
도 10a는 플러그 캡핑층 형성 공정을 설명하기 위한 평면도이고, 도 10b는 도 10a의 A1-A1'에 따른 단면도이고, 도 10c는 도 9a의 A2-A2'에 따른 단면도이다.
도 10a 내지 도 10c에 도시된 바와 같이, 관통형 플러그(106) 상에 플러그캡핑층(123)이 형성될 수 있다. 플러그캡핑층(123)을 형성하기 위해, 관통형 플러그(106) 상에 플러그캡핑물질을 증착한 후 평탄화가 수행될 수 있다. 플러그캡핑물질의 평탄화는 게이트구조물(WL)의 상부 표면(즉, 게이트캡핑층)이 노출될때까지 평탄화가 수행될 수 있다. 이에 따라, 층간절연물질(119)도 평탄화될 수 있다. 플러그캡핑층(123)은 실리콘질화물, 실리콘산화질화물 등을 포함할 수 있다. 플러그캡핑층(123)에 의해 후속 캐패시터 형성에 필요한 식각 마진을 확보할 수 있다.
위와 같이, 제1콘택홀(120) 내에는 관통형플러그(106) 및 플러그캡핑층(123)의 스택이 채워질 수 있다. 플러그캡핑층(123)은 후속 공정으로부터 관통형 플러그(106)를 보호할 수 있다.
도 11a는 제2콘택홀 형성 공정을 설명하기 위한 평면도이고, 도 11b는 도 11a의 A1-A1'에 따른 단면도이고, 도 11c는 도 11a의 A2-A2'에 따른 단면도이다.
도 11a 내지 도 11c에 도시된 바와 같이, 제4마스크(M4)가 형성될 수 있다. 제4마스크(M4)는 포토레지스트패턴을 포함할 수 있다. 제4마스크(M4)를 이용하여 게이트구조물 사이의 층간절연물질(119)을 식각할 수 있다. 층간절연물질(119)을 식각한 이후에, 제1 및 제2소자분리층(111, 116)의 일부분을 식각할 수도 있다. 이에 따라, 제2콘택홀(124)이 형성될 수 있다. 제2콘택홀(124)은 활성층(105I)의 양측 사이드(Both side)를 노출시킬 수 있다. 제2콘택홀(124)은 활성층(105I)의 양측 사이드의 상부면 및 에지를 노출시킬 수 있다. 탑뷰로 볼 때, 제2콘택홀(124)은 직사각형 또는 타원 형상일 수도 있다. 제2콘택홀(124)의 저면은 매립 절연라인(104P)의 상부면을 노출시킬 수 있다.
제2콘택홀(124)의 상단부는 게이트구조물(WL)과 수직하게 오버랩되도록 확장될 수 있다. 예컨대, 제4마스크(M4)를 이용하여 층간절연물질(119)을 식각할 때 게이트캡핑층(118)의 일부가 식각될 수 있다. 그렇다할지라도, 워드라인(107)은 노출되지 않을 수 있다. 제2콘택홀(124)은 하부보다 상부가 더 넓은 형상을 가질 수 있다.
도 12a는 수직형 플러그 형성 공정을 설명하기 위한 평면도이고, 도 12b는 도 12a의 A1-A1'에 따른 단면도이고, 도 12c는 도 12a의 A2-A2'에 따른 단면도이다.
도 12a 내지 도 12c에 도시된 바와 같이, 제2콘택홀(124)에 수직형플러그(108)를 채울 수 있다. 수직형 플러그(108)를 형성하기 위해, 도전물질 증착 및 에치백 공정이 수행될 수 있다. 수직형 플러그(108)는 도프드 폴리실리콘, 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 수직형 플러그(108)는 고농도 N형 불순물이 도핑된 도프드 폴리실리콘을 포함할 수 있다.
다른 실시예에서, 수직형 플러그(108)는 RSD(Raised source/drain) 구조를 포함할 수 있다. 예를 들어, 수직형 플러그(108)를 형성하기 위해 활성층(105I)을 시드로 하여 실리콘의 에피택셜성장이 수행될 수 있고, 에피택셜성장에 의해 불순물이 도핑된 폴리실리콘을 형성할 수 있다.
다음으로, 어닐링이 수행될 수 있다. 어닐링에 의해 실리콘플러그(122) 및 수직형 플러그(108)로부터 활성층(105I)의 내부로 불순물들이 확산될 수 있다.
예를 들어, 실리콘플러그(122)로부터 N형 불순물들이 확산되어 제1불순물영역(125)이 형성될 수 있다. 아울러, 수직형 플러그(108)로부터 N형 불순물들이 활성층(105I)의 양측 사이드 내부로 확산되어 제2불순물영역(126)이 형성될 수 있다.
제1불순물영역(125) 및 제2불순물영역(126)은 소스/드레인영역이라고 지칭할 수 있다. 제1불순물영역(125)과 비트라인(103P)은 관통형 플러그(106)를 통해 전기적으로 접속될 수 있다.
제1불순물영역(125), 제2불순물영역(126), 활성층(105I) 및 워드라인(107)은 트랜지스터를 구성할 수 있다. 워드라인(107)은 플라나형 게이트 구조일 수 있다. 다른 실시예에서, 워드라인(107)은 핀 게이트형, 수직 게이트형 구조일 수도 있다.
활성층(105I)의 두께를 10nm보다 작게 하여 FDSOI MOSFET 구조를 형성할 수 있다.
도 13a는 캐패시터 형성 공정을 설명하기 위한 평면도이고, 도 13b는 도 13a의 A1-A1'에 따른 단면도이고, 도 13c는 도 13a의 A2-A2'에 따른 단면도이다.
수직형 플러그(108) 상에 캐패시터(109)가 형성될 수 있다. 캐패시터(109)와 제2불순물영역(126)은 수직형 플러그(108)를 통해 전기적으로 접속될 수 있다. 캐패시터(109)는 필라형, 실린더형 또는 이들의 조합을 포함하는 3차원 구조일 수 있다. 이웃하는 캐패시터(109) 사이의 공간에 관통형 플러그(106)가 위치하지 않으므로, 캐패시터(109) 사이의 공간을 충분히 좁힐 수 있다. 따라서, 캐패시터(109)의 크기를 크게 하여 캐패시터(109)의 일부가 워드라인(107)에 수직하게 중첩되도록 연장될 수 있다. 결국, 캐패시터(109)의 면적을 추가로 확보할 수 있으므로, 정전용량을 증대시킬 수 있다.
또한, 캐패시터(109)의 하부에 비트라인(103P)이 매립된 형태로 형성되므로, 캐패시터(109)의 배치가 자유롭다. 이에 따라, 메모리셀의 집적도를 증가시킬 수 있다.
도 14a 내지 도 14d는 도 2a의 기판 스택(101L)을 형성하는 방법의 일 예를 설명하기 위한 도면이다.
도 14a에 도시된 바와 같이, 제1기판(10A)과 제2기판(10B)이 준비될 수 있다.
제1기판(10A)은 제1벌크실리콘(11), 제1절연물질(12) 및 도전물질(13)을 포함할 수 있다. 제1절연물질(12)은 제1벌크실리콘(11)의 상부 표면(upper surface) 상에 형성될 수 있다. 도전물질(13)은 제1절연물질(12)의 상부 표면 상에 형성될 수 있다. 제1절연물질(12)은 제1벌크실리콘(11)과 직접 접촉할 수 있고, 도전물질(13)은 제1절연물질(12)과 직접 접촉할 수 있다.
제1절연물질(12)은 제1벌크실리콘(11) 상에 증착될 수 있다. 제1절연물질(12)은 화학기상증착법, 원자층증착법 등에 의해 증착될 수 있다. 제1절연물질(12)은 산화물, 예컨대, 실리콘산화물을 포함할 수 있다. 다른 실시예로서, 제1절연물질(12)은 제1벌크실리콘(11)을 대기중에 노출시킨 자연산화물(native oxide)일 수 있다.
도전물질(13)은 제1절연물질(12) 상에 증착될 수 있다. 도전물질(13)은 화학기상증착법, 원자층증착법 등에 의해 증착될 수 있다. 도전물질(13)은 금속-베이스 물질을 포함할 수 있다. 도전물질(13)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전물질(13)은 배리어금속층(13A, 13C)과 금속층(13B)을 포함할 수 있다. 배리어금속층(13A, 13C)은 하부 배리어금속층(13A)과 상부 배리어금속층(13C)을 포함할 수 있다. 배리어금속층(13A, 13C)은 티타늄과 티타늄질화물의 스택(Ti/TiN)을 포함할 수 있다. 금속층(13B)은 하부 배리어금속층(13A)과 상부 배리어금속층(13C) 사이에 위치할 수 있다. 금속층(13B)은 텅스텐을 포함할 수 있다. 도전물질(13)은 Ti/TiN과 텅스텐의 스택(Ti/TiN/W/Ti/TiN)일 수 있다.
제1기판(10A)은 제1본딩물질(first bonding material, 14)을 더 포함할 수 있고, 제1본딩층(14)은 도전물질(13)의 상부 표면 상에 형성될 수 있다. 제1본딩물질(14)은 절연물질을 포함할 수 있다. 제1본딩물질(14)은 실리콘산화물을 포함할 수 있다. 제1본딩물질(14)은 제1절연물질(12)보다 두꺼울 수 있다.
위와 같이, 제1기판(10A)은 제1벌크실리콘(11), 제1절연물질(12), 도전물질(13) 및 제1본딩물질(14)의 순서로 적층된 순차 스택(Sequential stack)을 포함할 수 있다.
제2기판(10B)은 제2벌크실리콘(21) 및 제2본딩물질(22)을 포함할 수 있다. 제2벌크실리콘(21)의 표면에 수소이온(hydrogen ion, 21H)이 주입될 수 있다. 제2벌크실리콘(21)의 상부 표면 상에 제2본딩물질(22)이 형성될 수 있다. 제2본딩물질(22)은 절연물질을 포함할 수 있다. 제2본딩물질(22)은 실리콘산화물을 포함할 수 있다. 수소이온(21H)에 의해 제기판(10A)과 제2기판(10B)의 본딩력을 강하게 유지할 수 있다.
도 14b에 도시된 바와 같이, 제1기판(10A) 및 제2기판(10B)은 기판 대 기판 본딩 공정(substrate-to-substrate bonding process, 30)에 서로 본딩될 수 있다.
제1기판(10A)의 제1본딩물질(14)은 제2기판(10B)의 제2본딩물질(22)에 본딩될 수 있다.
이에 따라, 도 14c에 도시된 바와 같이, 초기 기판 스택(10M')이 형성될 수 있다. 초기 기판 스택(10M')은 제1기판(10A)과 제2기판(10B)의 본딩 구조일 수 있다. 서로 본딩된 제1본딩물질(14)과 제2본딩물질(22)의 스택은 매립 절연물질(Buried dielectric material, 31)이라고 약칭한다.
초기 기판 스택(10M')의 최상부면은 제2기판(10B)의 후면(backside)에 대응할 수 있다. 제2기판(10B)의 후면은 제2벌크실리콘(21)의 후면일 수 있다.
도 14d에 도시된 바와 같이, 어닐링이 수행될 수 있다. 어닐링은 약 600℃에서 수행될 수 있다.
계속하여, 제2기판(10B)의 후면을 평탄화(32)할 수 있다. 이에 따라, 제2벌크실리콘(21)의 후면이 평탄화될 수 있다. 평탄화된 제2벌크실리콘(21)은 약 25~50nm의 두께일 수 있다. 제2벌크실리콘(21)의 후면을 평탄화(32)하기 위해 CMP 공정이 수행될 수 있다. 평탄화(32)는 수소이온(21H)을 노출시키지 않을 수 있다.
위와 같은 평탄화(32) 공정 이후에, 얇은 기판 스택(10M)이 형성될 수 있다. 기판 스택(10M)은 최초 기판 스택(10M')보다 두께가 얇아질 수 있다.
기판 스택(10M)은 제1벌크실리콘(11)과 제2벌크실리콘(21)을 포함할 수 있고, 제1벌크실리콘(11)과 제2벌크실리콘(21) 사이에 도전물질(13)이 위치할 수 있다.
도전물질(13)은 매립 절연물질(31)에 의해 제2벌크실리콘(21)으로부터 절연될 수 있다. 도전물질(13)은 버퍼물질(12)에 의해 제1벌크실리콘(11)으로부터 절연될 수 있다. 도전물질(13)은 제1벌크실리콘(11)과 제2벌크실리콘(21) 사이에 매립된 형상일 수 있다.
기판 스택(10M)의 최상부층인 제2벌크실리콘(21)은 극히 얇게 형성할 수도 있다. 제2벌크실리콘(21)은 약 10nm 이하의 두께일 수 있다. 이와 같은 얇은 두께는 플로팅바디효과(floating body effect)를 억제할 수 있다.
매립 절연물질(31)은 약 25nm 이하의 두께일 수 있다.
기판 스택(10M)은 도 2a의 기판 스택(101L)에 대응될 수 있다. 기판 스택(10M)의 제1벌크실리콘(11)은 도 2a의 벌크 물질(101)에 대응될 수 있다. 기판 스택(10M)의 제2벌크실리콘(21)은 도 2a의 반도체물질(105)에 대응될 수 있다. 기판 스택(10M)의 도전물질(13)은 도 2a의 도전물질(103)에 대응될 수 있다. 기판 스택(10M)의 버퍼물질(12)은 도 2a의 버퍼물질(102)에 대응될 수 있다. 기판 스택(10M)의 매립 절연물질(31)은 도 2a의 매립절연물질(104)에 대응될 수 있다.
도 15는 다른 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 15를 참조하면, 반도체 장치(200)는 메모리셀의 일부로서, 비트라인(103P), 비트라인(103P)으로부터 수직하게 절연된 활성층(205I), 활성층(205I)을 관통하여 비트라인(103P)에 접속된 관통형 플러그(106), 활성층(105I) 상에서 서로 평행하는 한 쌍의 워드라인들(107), 활성층(205I)의 양측 사이드에 각각 접속된 한 쌍의 수직형 플러그(108) 및 수직형 플러그(108) 상에 각각 접속된 캐패시터(109)를 포함할 수 있다.
도 1a의 활성층(105I)은 규칙적인 어레이로 배열되고 있고, 도 15의 활성층(205I)은 지그-재그 어레이로 배열될 수 있다. 이에 따라 관통형플러그(106), 수직형플러그(108) 및 캐패시터(109)또한 지그-재그 어레이로 배열될 수 있다.
또한, 워드라인들(107) 중 일부는 이웃하는 활성층(205I) 사이를 가로지를 수 있다.
상술한 실시예들에 따른 반도체 장치(100, 200)는 4F2 DRAM의 메모리셀에 적용될 수 있다.
반도체 장치(100, 200)의 트랜지스터들은 플라나 게이트형 트랜지스터일 수 있다.
다른 실시예들로서, 반도체 장치(100, 200)의 트랜지스터들은 수직게이트형 트랜지스터(Vertical gate transistor) 또는 핀펫(FinFET)을 포함할 수도 있다.
도 16은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 16을 참조하면, 반도체 장치(300)는 메모리셀의 일부로서, 수평형 활성층(305I) 및 수평형 활성층(305I)의 양측 끝단으로부터 수직하게 확장된 필라형 활성층(305V)을 포함할 수 있다. 워드라인(307V)은 필라형 활성층(305V)의 측벽에 수직하게 형성될 수 있다. 워드라인(307V)에 의해 수직형 활성층(305V) 내에 수직형 채널이 정의될 수 있다.
필라형 활성층(305V)은 수평형 활성층(305I)의 사이드로부터 에피택셜성장에 의해 형성할 수 있다. 다른 실시예에서, 초기 활성층의 두께를 크게 한 후, 초기 활성층을 식각하여 필라형 활성층(305V)과 수평형 활성층(305I)을 형성할 수도 있다.
위와 같이, 워드라인(307V)은 수직형 게이트일 수 있다.
도 17은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17을 참조하면, 반도체 장치(400)는 메모리셀의 일부로서, 워드라인(407F)을 제외한 나머지 구성요소들은 도 1a의 반도체 장치(100)와 유사할 수 있다.
워드라인(407F)은 핀형 활성층(405F)을 가로지르는 형상일 수 있다. 예를 들어, 이웃하는 핀형 활성층(405F)들은 소정 간격 이격될 수 있고, 이웃하는 핀형 활성층(405F)들의 상부에 워드라인(407F)이 형성될 수 있다.
핀형 활성층(405F) 아래에는 매립절연라인(104P)이 형성될 수 있고, 매립절연라인(104P) 아래에는 비트라인(103P)이 형성될 수 있다. 비트라인(103P) 아래에 버퍼라인(102P)이 형성될 수 있고, 버퍼라인(102P) 아래에 벌크기판(101)이 형성될 수 있다. 벌크기판(101) 상에 버퍼라인(102P), 비트라인(103P) 및 매립절연라인(104P)이 순차적으로 적층될 수 있다. 버퍼라인(102P)과 매립절연라인(104P)은 실리콘산화물을 포함할 수 있다. 비트라인(103P)은 매립절연라인(104P)과 버퍼라인(102P) 사이에 매립된 형상일 수 있다. 비트라인(103P)과 벌크기판(101)은 버퍼물질(102P)에 의해 서로 절연될 수 있다.
도 18a 및 도 18b는 도 17의 워드라인을 상세히 설명하기 위한 도면이다. 도 18a는 사시도이며, 도 18b는 도 18a의 B-B'선에 따른 단면도이다.
도 18a 및 도 18b를 참조하면, 이웃하는 활성층(105I) 사이에는 리세스부(R')를 포함하는 소자분리층(401)이 형성될 수 있고, 소자분리층(401)의 리세스부(R')는 매립절연라인(104P)의 상부 표면보다 낮게 리세스될 수 있다. 소자분리층(401)의 리세스부(R')에 의해 핀형 활성층(405F)의 상부면 및 양측벽이 노출될 수 있다. 소자분리층(401)은 실리콘질화물을 포함할 수 있다. 소자분리층(401)은 이웃하는 비트라인(103P)을 서로 절연시킬 수 있다. 소자분리층(401)은 전술한 실시예들의 제1소자분리층(111)에 대응될 수 있다. 다른 실시예에서, 소자분리층(401)은 내부에 에어갭(도시 생략)을 포함할 수 있다.
소자분리층(401)의 리세스부(R')를 형성하기 위해, 도 5a 내지 도 5c의 활성층(105I)의 컷팅 공정 이후에 제1소자분리층(111)의 일부분을 선택적으로 일정 깊이 리세스시킬 수 있다. 다른 실시예에서, 도 6a 내지 도 6c의 제2소자분리층(116)을 형성한 이후에 제1소자분리층(111)의 일부분을 선택적으로 일정 깊이 리세스시킬 수 있다.
소자분리층(401)의 리세스부(R') 및 핀형 활성층(405F)을 가로지르도록 워드라인(407F)이 형성될 수 있다. 핀형 활성층(405F)의 상부면 및 측벽에는 게이트절연층(117F)이 형성될 수 있다. 게이트절연층(117F)은 핀형 활성층(405F)의 표면을 선택적으로 산화시켜 형성할 수 있다. 워드라인(407F)의 일부는 매립절연라인(104P)의 측벽에 접촉될 수 있다. 이웃하는 워드라인(407F) 사이에서 핀형 활성층(405F)을 관통하는 관통형 플러그(106)가 형성될 수 있다.
다른 실시예에서, 워드라인(407F) 상에 도전층(402)이 더 형성될 수 있다. 도전층(402)은 워드라인(407F) 상에서 이웃하는 핀형 활성층(405F) 사이를 채울 수 있다.
위와 같이, 워드라인(407F)는 핀형 게이트(Fin gate)일 수 있다.
도 19a 및 도 19b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19a는 사시도이며, 도 19b는 도 19a의 B-B'선에 따른 단면도이다.
도 19a 및 도 19b를 참조하면, 반도체 장치(500)는 메모리셀의 일부로서, 워드라인(507D)을 제외한 나머지 구성요소들은 도 1a의 반도체 장치(100)와 유사할 수 있다.
워드라인(507D)은 핀형 활성층(505F)을 가로지르는 형상일 수 있다. 예를 들어, 이웃하는 핀형 활성층(505F)들은 소정 간격 이격될 수 있고, 이웃하는 핀형 활성층(505F)들의 상부에 워드라인(507D)이 형성될 수 있다.
워드라인(507D)은 핀형 게이트로서, 수직부(507S) 및 라인부(507L)를 포함할 수 있다. 수직부(507S)는 핀형 활성층(505F)의 양측벽에 형성될 수 있다. 제1방향(D1)으로 이웃하는 수직부들(507S)은 서로 분리될 수 있다. 제2방향(D2)으로 이웃하는 수직부들(507S)은 라인부(507L)에 의해 서로 전기적으로 연결될 수 있다. 라인부(507L)는 제2방향(D2)을 따라 길게 연장될 수 있다. 수직부(507S)에 의해 핀형 활성층(505F) 내에 수직채널이 형성될 수 있다.
수직부(507S)를 형성하기 위해, 제1소자분리층(111)이 일정 깊이 리세스될 수 있다. 매립절연라인(104P)도 일정 깊이 리세스될 수 있다. 제1소자분리층(111) 및 매립절연라인(104P)이 리세스되므로, 핀형 활성층(505F)이 정의될 수 있다. 핀형활성층(505F)의 양측벽 및 상부면에는 게이트절연층(117F)이 형성될 수 있다.
도 20은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20을 참조하면, 반도체 장치(600)는 메모리셀의 일부로서, 워드라인(601)및 핀형 활성층(605F)을 제외한 나머지 구성요소들은 도 1a의 반도체 장치(100)와 유사할 수 있다.
핀형 활성층(605F)에 제2방향(D2)으로 연장되는 게이트트렌치(도면부호 생략)가 형성될 수 있다. 게이트트렌치 내에 워드라인(601)이 매립될 수 있다. 워드라인(601)은 '매립 워드라인'이라고 지칭할 수 있다. 다른 실시예에서, 워드라인(601) 형성 이전에 제1소자분리층(111)의 리세싱 공정이 수행되어 핀형 활성층(605F)은 새들핀 구조가 될 수도 있다.
다른 실시예에서, 핀형 활성층(605F) 외에 전술한 실시예들의 섬형상 활성층(105I)에 워드라인(601)이 매립될 수도 있다. 이 경우, 제1소자분리층(111)의 리세싱 공정이 생략될 수 있다.
이와 같이, 워드라인(601)은 매립형 게이트일 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 벌크기판 103P : 비트라인
106 : 관통형 플러그 107 : 워드라인
105I : 활성층 108 : 수직형 플러그
109 : 캐패시터
106 : 관통형 플러그 107 : 워드라인
105I : 활성층 108 : 수직형 플러그
109 : 캐패시터
Claims (34)
- 기판 상의 비트라인을 포함하는 스택형 라인구조물;
상기 스택형 라인구조물보다 높은 레벨에 위치하되, 상기 비트라인에 평행하는 활성층;
상기 활성층보다 높은 레벨에 위치하는 캐패시터;
상기 활성층을 관통하여 상기 비트라인에 접속되도록 하향 연장된 제1플러그;
상기 활성층과 캐패시터 사이에 형성된 제2플러그; 및
상기 활성층을 가로지르면서 상기 비트라인에 교차하는 방향으로 연장된 워드라인
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 스택형 라인구조물은,
상기 비트라인과 활성층 사이에 형성된 매립 절연라인;
상기 비트라인과 기판 사이에 형성된 버퍼라인; 및
상기 버퍼라인 아래에 위치하되, 상기 기판으로부터 돌출된 돌출부
를 포함하는 반도체 장치.
- 제2항에 있어서,
상기 제1플러그는 상기 매립 절연라인을 관통하여 상기 비트라인에 접속되는 반도체 장치.
- 제1항에 있어서,
상기 제2플러그의 저면은 상기 활성층의 에지측면을 커버링하도록 연장된 반도체 장치.
- 제1항에 있어서,
상기 제2플러그의 상부면은 상기 워드라인과 수직하게 오버랩되도록 연장된 반도체 장치.
- 제1항에 있어서,
상기 제1플러그의 상부면은 상기 워드라인보다 낮은 레벨에 위치하는 반도체 장치.
- 제1항에 있어서,
상기 비트라인은 금속-베이스 물질을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1플러그는 상기 비트라인에 접속된 금속플러그 및 상기 금속플러그 상의 불순물이 도핑된 폴리실리콘 플러그를 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1플러그와 제2플러그는 각각 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
- 제9항에 있어서,
상기 활성층은 상기 제1플러그에 접속된 제1소스/드레인영역 및 상기 제2플러그에 접속된 제2소스/드레인영역을 포함하되, 상기 제1 및 제2소스/드레인영역은 상기 불순물이 도핑된 폴리실리콘으로부터 확산된 불순물을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 워드라인은,
플라나형 게이트, 핀형 게이트, 수직형 게이트 또는 매립형 게이트를 포함하는 반도체 장치.
- 기판 상의 비트라인을 포함하는 복수의 스택형 라인구조물;
상기 스택형 라인구조물들보다 높은 레벨에 위치하는 복수의 활성층;
상기 스택형 라인구조물들을 서로 분리시키면서 상기 활성층들을 서로 분리시키는 소자분리층;
상기 활성층들 및 소자분리층보다 높은 레벨에 위치하는 복수의 캐패시터;
상기 활성층들을 관통하여 상기 비트라인들 각각에 접속되록 하향 연장된 제1플러그;
상기 활성층들로부터 상향 연장되어 상기 캐패시터들 각각에 접속된 제2플러그; 및
상기 활성층들 각각을 가로지르면서 상기 비트라인들에 교차하는 방향으로 연장된 복수의 워드라인
을 포함하는 반도체 장치.
- 제12항에 있어서,
상기 스택형 라인구조물들 각각은,
상기 비트라인과 활성층들 사이에 형성된 매립 절연라인;
상기 비트라인과 기판 사이에 형성된 버퍼라인; 및
상기 버퍼라인 아래에 위치하되, 상기 기판으로부터 돌출된 돌출부
를 포함하는 반도체 장치.
- 제13항에 있어서,
상기 제1플러그는 상기 매립 절연라인을 관통하여 상기 비트라인에 접속되는 반도체 장치.
- 제12항에 있어서,
상기 제2플러그의 저면은 상기 활성층들 각각의 에지측면을 커버링하도록 연장된 반도체 장치.
- 제12항에 있어서,
상기 제2플러그의 상부면은 상기 워드라인과 수직하게 오버랩되도록 연장된 반도체 장치.
- 제12항에 있어서,
상기 제1플러그의 상부면은 상기 워드라인보다 낮은 레벨에 위치하는 반도체 장치.
- 제12항에 있어서,
상기 비트라인은 금속-베이스 물질을 포함하는 반도체 장치.
- 제12항에 있어서,
상기 제1플러그는 상기 비트라인에 접속된 금속플러그 및 상기 금속플러그 상의 불순물이 도핑된 폴리실리콘 플러그를 포함하는 반도체 장치.
- 제12항에 있어서,
상기 제1플러그와 제2플러그는 각각 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치.
- 제20항에 있어서,
상기 활성층은 상기 제1플러그에 접속된 제1소스/드레인영역 및 상기 제2플러그에 접속된 제2소스/드레인영역을 포함하되, 상기 제1 및 제2소스/드레인영역은 상기 불순물이 도핑된 폴리실리콘으로부터 확산된 불순물을 포함하는 반도체 장치.
- 제12항에 있어서,
상기 소자분리층은,
상기 스택형 라인구조물들 사이에 위치하는 에어갭을 포함하는 제1소자분리층; 및
상기 제1소자분리층 상에서 상기 활성층들 사이에 위치하는 제2소자분리층
을 포함하는 반도체 장치.
- 제22항에 있어서,
상기 제2소자분리층은 상기 비트라인의 연장 방향을 따라 이웃하는 활성층들 사이에 형성되고,
상기 제1소자분리층의 일부는 상기 비트라인들에 교차하는 방향을 따라 이웃하는 활성층들 사이에 형성된
반도체 장치.
- 제12항에 있어서,
상기 워드라인들 각각은,
플라나형 게이트, 핀형 게이트, 수직형 게이트 또는 매립형 게이트를 포함하는 반도체 장치.
- 기판 상에 비트라인 및 라인형 활성층을 포함하는 복수의 스택형 라인구조물을 준비하는 단계;
상기 라인형 활성층을 컷팅하여 복수의 섬형 활성층을 형성하는 단계;
상기 섬형 활성층을 관통하여 상기 비트라인에 접속되는 제1플러그를 형성하는 단계;
상기 섬형 활성층들 상에 워드라인을 형성하는 단계;
상기 섬형 활성층들 각각의 양측 사이드에 접속되는 제2플러그를 형성하는 단계; 및
상기 제2플러그들에 각각 접속되는 복수의 캐패시터를 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제25항에 있어서,
상기 기판 상에 비트라인 및 라인형 활성층을 포함하는 복수의 스택형 라인구조물을 준비하는 단계는,
도전물질 및 제1본딩층을 포함하는 제1기판을 준비하는 단계;
예비 활성층 및 제2본딩층을 포함하는 제2기판을 준비하는 단계;
상기 제1기판의 제1본딩층과 상기 제2기판의 제2본딩층을 본딩하여 초기 기판 스택을 형성하는 단계; 및
상기 초기 기판 스택의 예비 활성층 및 도전물질을 라인형상으로 패터닝하여 상기 비트라인 및 상기 라인형 활성층을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제26항에 있어서,
상기 제1본딩층 및 제2본딩층은 절연물질을 포함하는 반도체 장치 제조 방법.
- 제25항에 있어서,
상기 비트라인은, 금속-베이스 물질을 포함하는 반도체 장치 제조 방법.
- 제25항에 있어서,
상기 활성층은, 실리콘-베이스 물질을 포함하는 반도체 장치 제조 방법.
- 제25항에 있어서,
상기 제1플러그를 형성하는 단계는,
상기 섬형 활성층을 관통하여 상기 비트라인을 노출시키는 콘택홀을 형성하는 단계;
상기 콘택홀 내에 금속 플러그를 형성하는 단계; 및
상기 금속 플러그 상에 불순물이 도핑된 실리콘플러그를 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
- 제25항에 있어서,
상기 제1플러그와 제2플러그는 각각 불순물이 도핑된 폴리실리콘을 포함하는 반도체 장치 제조 방법.
- 제31항에 있어서,
상기 제2플러그를 형성하는 단계 이후에,
상기 불순물을 상기 활성층 내부로 확산시키기 위한 어닐링 단계를 더 포함하되,
상기 불순물의 확산에 의해 상기 제1플러그에 접속되는 제1소스/드레인영역 및 상기 제2플러그에 접속되는 제2소스/드레인영역이 형성되는
반도체 장치 제조 방법.
- 제25항에 있어서,
상기 복수의 스택형 라인구조물을 준비하는 단계 이후에,
상기 스택형 라인구조물들 사이에 위치하는 에어갭을 포함하는 제1소자분리층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 제33항에 있어서,
상기 섬형 활성층을 형성하는 단계 이후에,
상기 섬형 활성층들 사이에 위치하는 제2소자분리층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.;
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