TWI460844B - 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法 - Google Patents

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Description

具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
本發明係關於一種半導體元件封裝結構，特別係關於一種堆疊式封裝結構。
晶片封裝包含電力分配、訊號分配、熱量分散、保護作用及支撐作用等功能。當一半導體元件變成更加複雜時，傳統的封裝技術如導線架封裝技術、柔性封裝技術、剛性封裝技術已不適用於製作較小晶片並具有高密度元件之需求。一般而言，陣列封裝如球格陣列(Ball Grid Array,BGA)封裝相對於其表面區域提供高密度內連結。典型的BGA封裝包含錯綜複雜的訊號路徑，如此會導致高阻抗及低效率的熱路徑，因而導致散熱效果極差。隨著增加封裝密度，有效地分散元件所產生的熱變得更具重要性。為了符合較新一代電子產品之封裝需求，致力以創造出具可靠性、低成本、體積小及高效率之封裝結構。舉例來說，這些封裝需求係為電子訊號傳輸延遲的降低、重疊配置區域的減少、以及擴大於輸入/輸出(I/O)連結墊配置之範圍。為了符合上述這些需求，已發展出一種晶圓級封裝(Wafer Level Package,WLP)，其中I/O端的陣列係分佈於其主動面上而非外圍接腳封裝。如此端點之分布可增加I/O端的數量並改善此元件的電性效能。再者，透過內連結方式設置於一印刷電路板時，IC所佔據的區域僅為晶片的尺寸，而非一封裝導線架的尺寸。因此，WLP的尺寸可被製作的非常小。其一種類型係為晶片尺寸封裝(Chip-Scale Package,CSP)。
IC封裝的改良係藉由如增加散熱及電性效能、以及減少製造之尺寸及成本等工業需求所驅動。於半導體元件的領域中，元件密度持續地增加及元件維度持續地減少。封裝或內連接技術於此高密度元件中的需求亦增高以配合上述所提及之狀況。焊錫凸塊的組成物可利用一焊錫合成材質來達成。覆晶技術為本領域中眾所皆知之技術，係用以電性連接一晶粒及一安裝基板，例如一印刷線路板。此晶粒的主動面受限制於數個電性連接，係通常被用於晶片的邊緣。電性連接如端點般被設置於一覆晶晶片之主動面上。這些凸塊包含焊錫及(或)塑料以達到機械連結及電性耦接至一基板。重佈線路層(RDL)後之焊錫凸塊具有凸塊高約50~100um。此晶片係反置於一安裝基板，並將這些凸塊對準於安裝基板上之接合墊，如第一圖所示。如果此凸塊為焊錫凸塊，於此覆晶晶片上之焊錫凸塊係被焊接至此基板上之接合墊。成本上，焊接接合相對上不昂貴，但是其會增加電阻，並由於熱機械應力的疲乏而漸漸出現裂紋和空隙等問題。典型上，此焊錫為錫鉛合金及鉛基材質，但由於有毒材質的處置及過濾有毒材質進入地下水供應等環境問題，這些材質已經變得較少被使用。
再者，由於傳統封裝技術必須分割晶圓上的晶粒(dice)成為個別的晶粒(die)，再接著分別封裝這些晶粒，因此，這些技術於製造過程中相當耗時。晶片封裝技術高度被積體電路之發展所影響，因此，當電子產品對尺寸變得更加要求時，封裝技術也將有如此要求。如上述提及之理由，今日封裝技術的趨勢係朝著球格陣列(BGA)、覆晶晶片(FC-BGA)、晶片尺寸封裝(CSP)、晶圓級封裝(WLP)發展。「晶圓級封裝」係被解釋為整體封裝，且晶圓上全部的內連結就如同於分割(切割)為晶片(晶粒)之前即完成其他製程步驟。大體上，於全部組裝過程或封裝過程完成之後，各別的半導體封裝再從具有複數個半導體晶片之一晶圓上分離出來。此晶圓級封裝具有極小維度結合極佳電性。於第九圖中，此先前技術為三星電子(Samsung Electronics)於西元2006年四月所發表的技術，其顯示3D堆疊結構具有最小形式因子，係利用晶圓級製程以矽導通孔(TSV)內連結902來堆疊矽晶片901。但是，這僅可以處理具相同晶粒尺寸及相同墊片(TSV)位置結構之半導體元件，係必須被設計的更加先進。這不可被用於具有不同晶粒尺寸之不同晶片，只能於正常情況下用於較高密度記憶體應用。
傳統晶粒僅藉由玻璃所覆蓋，而此晶粒的其他表面則暴露在外。這可能會因外力導致此晶粒碎裂。這個過程同樣很複雜，因此，本發明提供一種較安全結構以克服上述所提之問題並同樣提供較佳元件之實施。
本發明之一目的係為提供一半導體元件封裝(晶片組裝)，其提供低成本、高效率且高可靠度之封裝結構。
本發明之半導體元件封裝結構係包含一第一晶粒係具有一矽導通孔(TSV)，其開口於此第一晶粒之背側以暴露出接合墊；一增層耦接於所述接合墊及末端金屬墊間，並利用此矽導通孔耦合所述接合墊及末端金屬墊；一基板係具有內嵌一第二晶粒，且上電路配線及下電路配線分別設於此基板之上側及下側；以及一導電通孔結構用以耦合此末端金屬墊與上電路配線及下電路配線。
上述半導體元件封裝結構更包含焊錫凸塊融接於末端墊上，其中此末端墊位於此基板和(或)第一晶粒之下方。所述增層包含一第一介電層，及一第二介電層位於上述第一介電層上。基板的材質包含為FR4、FR5、BT、PI和環氧樹脂。此半導體元件封裝結構更包含黏著材質包覆住第二晶粒，此黏著材質包含為彈性材質。第一晶粒包含為一影像感測器、一光學元件、一記憶體元件、一邏輯元件、一類比元件、或一中央處理器(CPU)元件。導電通孔結構之材質包含Cu、Cu/Ni或Sn/Ag/Cu。基板的腳印尺寸(Foot Print Size)可大於第二晶粒的尺寸。此結構更包含一上增層形成於第二晶粒及基板的上方，及一下增層形成形成於第二晶粒及基板的下方。此上增層包含一第三介電層、一RDL、一孔洞耦接至此第二晶粒及RDL的金屬墊，以及一第四介電層於此第三介電層的上方以覆蓋此RDL。所述下增層包含一第五介電層、一第二RDL、一第二末端金屬墊耦接至此第二RDL，以及一第六介電層於第五介電層的上方以覆蓋此第二RDL。此結構包含一第二基板於上述基板下方，及此第二基板具有第二上電路配線及第二下電路配線分別置於此第二基板的上側及下側。
一種形成半導體晶粒組裝之方法，係包含：接合一平面基板面向一矽晶圓的背側；固化一黏著介電層，此黏著介電層係形成於此平面基板上；濺鍍一晶種金屬層於此平面基板之背側；塗佈一光阻層於此平面基板之背側並顯露一通孔區域；填入金屬材質至此通孔區域以內連結一晶粒的接合墊與此平面基板的末端墊；以及除去所述光阻層並蝕刻此晶種金屬層。
上述方法更包含一步驟係為於接合此平面基板與矽晶圓之前，對齊此平面基板的電路側面向此矽晶圓之背側。此方法更包含一步驟係於移除光阻層之後形成焊球於此平面基板之凸塊下金屬層(Under Bump Metallurgy,UBM)上。
本發明現將以本發明之最佳實施例及圖式作細部描述。然而，值得注意的是本發明之最佳實施例僅用以說明，除了在此所提及之最佳實施例之外，本發明亦可藉由詳細描述於此之外的其他實施例所涵蓋之一大範圍所實施，且本發明之範疇不應被限定於此說明而須視所隨附之申請專利範圍而定。
本發明係揭露一種堆疊半導體元件封裝結構。本發明提供一半導體晶片組裝係包含一內嵌第二晶粒之平面基板，以及一具有矽導通孔(TSV)之晶圓級封裝，係如第三圖、第四圖及第六圖所示。
第一圖係顯示一矽晶圓之剖面圖，此矽晶圓具有一半導體晶粒100，且接合墊102形成於此晶粒100之電路側101上。於一範例中，此晶粒100包含為一影像感測器、一光學元件、一記憶體元件、一邏輯元件、一類比元件或一中央處理器(CPU)元件。請參閱第七圖，矽晶圓701具有一矽導通孔(TSV) 103形成於此矽晶圓之背側上(顯露接合墊之孔洞)以連接此接合墊102。於一實施例中此晶粒為CMOS感測器。增層107係形成於此矽晶圓之背側下方以透過TSV 103連接金屬墊104及接合墊102。如果此接合墊102的間距對製造金屬墊及後續製程而言太小，則可僅製作金屬墊104於接合墊102下方而不需要重佈線路層(RDL)。增層107包含第一介電層106形成於矽晶圓的背側上，及第二黏著介電層105形成於第一介電層106上。舉例而言，第一介電層106及第二介電層105係塗佈於矽晶圓之背側上藉由一微影製程以顯露此TSV 103(未固化)，藉此耦接所述金屬墊104及TSV 103。
第二圖係顯示一內嵌第二晶粒之平面基板之剖面圖(註：第二晶粒包含具有肩並肩結構之多晶片)，二增層及通孔貫穿此平面基板。於此範例中，顯示於第七圖中之平面基板700係為一多層平面基板。此平面基板尺寸係與晶圓尺寸相同。此基板的腳印尺寸可大於晶粒(晶片)200之尺寸。舉例而言，此基板係由FR4、FR5、BT、PI及環氧樹脂所構成，其中此基板係以具有纖維玻璃之BT基板為較佳。此晶片200係藉由一黏著材質218以附著於一第二基板210之表面上。其可具有彈性特性以吸收由熱所產生之應力。此黏著材質218係將晶片200包覆起來。此晶片200具有接合墊201係透過孔洞202耦接一重佈線路層(RDL)246。此接合墊201可為Al墊、Cu墊或其他金屬墊。上增層250係形成於晶片200的表面及一基板206上。上增層250包含一介電層203、孔洞202、RDL 246及一黏著介電層204，其中介電層203形成於晶片200及基板206上，及此黏著介電層204形成於介電層203上以覆蓋RDL 246。所述RDL 246藉由一電鍍、噴鍍或蝕刻方法來形成。持續操作銅電鍍直至此銅層達到所需厚度為止。導電層擴展用以接收晶片之區域，係參考扇出(Fan-Out)機制。此扇出機制具有更佳的散熱功能且焊球間具有更大的間隔以減少訊號干涉。所述上增層250係形成於晶片電路側上以透過孔洞202及RDL 246來連接晶片200的接合墊201與電路配線207。舉例而言，塗佈於晶粒200表面上的介電層203及介電層204係藉由一微影製程對孔洞202形成開口，且此接合墊201透過此孔洞202以耦接RDL 246。為了考量較佳的可靠性，其對於介電層203而言最好儘可能的細。基板206具有上電路配線207形成於基板206上方及下電路配線208形成於基板206下方，例如以形成一雙馬來亞醯胺三井-銅箔(BT-CCL)基板220。於一實施例中，未經處理之BT基板並不具有通孔，但具有電路配線於此基板之兩側上。於一範例中，此基板的材質將為PI、BT、FR4、FR5、印刷電路板(PCB)、矽、陶瓷、玻璃、金屬、合金或類似之材質。或者，如果此基板係由矽氧橡膠、矽氧樹脂、改良的環氧樹脂、EMC或類似之材質所選出，則適合用於(真空)印刷技術。
基板210具有一晶粒金屬墊209(用以散熱)及一預先形成之電路配線圖案211形成於上表面，及一電路配線圖案212於基板210的下表面上，例如以形成一BT-CCL基板230。一連接導電通孔213可由貫穿此基板210所形成，用以連接電路配線圖案209,248來接地(GND)及散熱器之應用。晶粒(晶片)200具有背側並以黏著材質218附著於基板210之晶粒金屬墊209上。此黏著材質(其可作為應力緩衝層以吸收由CTE失配關係所導致之熱應力) 218用以填滿於晶粒200背側及基板210上表面間之間隙及於晶粒200側壁及晶粒開口窗之側壁間之間隙。此黏著材質218藉由印刷、塗佈或分配於晶粒200的下表面上，藉此密封此晶粒200。黏著材質218鄰近形成於晶粒200以達到保護效果。於一實施例中，此黏著材質218覆蓋於基板206的上表面及晶粒200的表面上，僅顯露出接合墊201，並於增層250下方。晶粒200的表面高度與基板206的表面高度可藉由此黏著材質218達到相同的高度。連接導電通孔205可貫穿基板206及210來形成。基板的導電通孔205可藉由電腦數值控制(Computer Numerical Control,CNC)或雷射穿孔所達成。
下增層240係為可選擇之結構及製程，且其形成於晶片200及基板210的表面下方。下增層240包含一介電層214、孔洞242、UBM 217、RDL 248,216及一介電層215，其中此介電層214係形成於基板210表面下方，並具有開口以形成孔洞242於其中，且此介電層215形成於介電層214下方以覆蓋此RDL 246。舉例而言，介電層214及介電層215塗佈於基板210表面，並利用微影製程以對應於孔洞242及UBM 217形成開口，且此孔洞242透過RDL 216耦接所述UBM 217。UBM 217的作用如焊錫金屬墊。
第三圖係顯示一堆疊半導體晶片組裝之剖面圖，此堆疊半導體晶片組裝係由連接前述所提及之實施例中的兩個部件所構成，例如結合第一圖中之矽晶圓與第二圖中之平面基板。係顯示面對面(face-to-face)架構，係具有電鍍Cu於其中之CNC通孔。於此架構中，上封裝藉由基板206及210堆疊於下封裝上方。複數個CNC通孔205a鍍有Cu/Ni/Au並從上到下貫穿此堆疊結構。本實施例之一觀點係為兩封裝之主動面(此表面包含金屬墊104,262)係為面對面結構。如第二圖所示，此平面基板包含基板206及基板210並內嵌第二晶片200、二增層250,240及貫穿此平面基板之通孔205。請參閱第八圖，係顯示晶圓背側701及此晶圓背側701之另一側係於真空狀況下接合在一起，以形成一堆疊半導體晶片結構800。值得注意的是，此黏著介電層係接著被固化。此導電通孔205也因此於接合之後填滿所述導電材質以形成一導電通孔結構205a。於一實施例中，導電通孔結構205a之材質係包含Cu、Cu/Ni或Sn/Ag/Cu。此導電通孔結構205a具有上金屬墊262形成於其中，及下金屬墊228形成於此導電通孔結構205a下方。值得注意的是，此上金屬墊262係耦接(內連結)至金屬墊104。第二黏著介電層105係連接至所述黏著介電層204。焊球或焊錫接合(導電凸塊)219係形成於凸塊下金屬層(UBM)217係作用如末端墊。於更多應用中，此多層晶圓具有相同結構如第一晶粒(晶圓)係接合堆疊(內連結)於此第一晶粒的上方(電路側)。使用相同種類之應用，此多層平面結構內嵌晶片於其中亦可被堆疊在一起。本發明之另一實施例係利用SMT製程以安裝此CSP、WL-CSP、迷你BGA即主動元件於此第一晶粒上方。當然，利用此應用係需要於此第一晶粒的上表面上方製作電路配線。
第四圖係顯示本發明之另一實施例。此結構大部分與先前所提及之實施例相類似，除了內連接結構232係用以耦接於TSV 103表面下方之金屬墊104與通孔結構205a表面上方金屬墊262。此意指金屬墊262與104作用如同UBM。
請參閱第五圖及第六圖，係顯示本發明之其他實施例。然而，於此範例中，平面基板係為一單一平面基板。此封裝結構之厚度可薄於第三圖及第四圖中所顯示之封裝結構。此結構大部分與先前所提及之實施例相類似，因此就不再贅述。
優點：封裝尺寸係獨立於晶片尺寸並可維持於晶片之一具有相同球間距，係可提供孔洞內連結更佳之可靠度。此晶片之主動於製程中被保護並於上表面中提供較佳電性絕緣效果。較薄晶片對於可靠度有較好的效果，並提供簡單製程方法以形成此較薄晶片。堆疊封裝係較易於被提供，其亦易於扇出此末端接腳。
形成一半導體晶粒組裝之方法係包含：對齊一平面基板之電路側面對於一矽晶圓之背側，且於真空狀態下接合在一起。接著，固化黏著介電層，此黏著介電層係形成於此平面基板上，隨後再利用RIE清潔。下一步，晶種金屬(例如Ti/Cu)被濺鍍於基板之背側，及塗佈或壓合光阻於上方，並接著藉由一光微影製程顯露通孔區域。下一步驟係為電鍍Cu或填滿Cu漿糊填入通孔區域中以導通一晶粒之接合墊與基板之末端墊之內連接，隨後藉由移除光阻層並蝕刻晶種金屬Cu/Ti以形成此內連接結構。最後，焊球被設置於凸塊下金屬層(UBM)上方後再進行回流過程(用於BGA類型)。理論上，凸塊下金屬層(UBM)係於焊球形成前先形成，以作為屏障或黏著層以預防介於焊球與球墊間的問題。
雖然在此詳細說明本發明之較佳實施例，但對於本領域中具有通常知識者而言應可理解本發明不應被限制所描述之較佳實施例。再者，多數改變或改良仍於被涵蓋於本發明之精神及範疇之中，係應以後述之申請專利範圍所定義。
100．．．晶粒
101．．．電路側
102．．．接合墊
103．．．矽導通孔
104．．．金屬墊
105．．．第二黏著介電層
106．．．第一介電層
107．．．增層
200．．．晶粒
201．．．接合墊
202．．．孔洞
203．．．介電層
204．．．黏著介電層
205．．．導電通孔
205a．．．導電通孔結構
206．．．基板
207．．．上電路配線
208．．．下電路配線
209．．．晶粒金屬墊
210．．．基板
211．．．電路配線圖案
212．．．電路配線圖案
213．．．導電通孔
214．．．介電層
215．．．介電層
216．．．重佈線路層
217．．．凸塊下金屬層
218．．．黏著材質
219．．．焊球
220．．．基板
228．．．下金屬墊
230．．．BT-CCL基板
232．．．內連接結構
240．．．下增層
242．．．孔洞
246．．．重佈線路層
248．．．電路配線圖案
250．．．上增層
262．．．金屬墊
700．．．平面基板
701．．．矽晶圓
800．．．堆疊半導體晶片結構
901．．．矽晶片
902．．．TSV內連結
第一圖係顯示對應於本發明之實施例之具有矽導通孔(TSV)及增層於第一晶粒背側上之一晶圓級封裝之剖面圖。
第二圖係顯示對應於本發明之實施例之內嵌所述第二晶粒、雙增層及通孔之一平面基板之剖面圖。
第三圖係顯示對應於本發明之實施例之一堆疊半導體晶片組裝之剖面圖。
第四圖係顯示對應於本發明之實施例之一堆疊半導體晶片組裝之剖面圖。
第五圖係顯示對應於本發明之更多實施例之內嵌所述第二晶粒、增層及通孔之一平面基板之剖面圖。
第六圖係顯示對應於本發明之實施例之一堆疊半導體晶片組裝之剖面圖。
第七圖係顯示對應於本發明之實施例之晶圓背側及基板背側之示意圖。
第八圖係顯示對應於本發明之實施例之堆疊半導體晶片組裝之示意圖。
第九圖係顯示對應於先前技術之堆疊半導體晶片組裝之示意圖。
100‧‧‧晶粒
102‧‧‧接合墊
103‧‧‧矽導通孔
104‧‧‧金屬墊
105‧‧‧第二黏著介電層
106‧‧‧第一介電層
107‧‧‧增層
200‧‧‧晶粒
201‧‧‧接合墊
202‧‧‧孔洞
203‧‧‧介電層
204‧‧‧黏著介電層
205a‧‧‧導電通孔結構
206‧‧‧基板
207‧‧‧上電路配線
208‧‧‧下電路配線
209‧‧‧晶粒金屬墊
210‧‧‧基板
211‧‧‧電路配線圖案
212‧‧‧電路配線圖案
213‧‧‧導電通孔
214‧‧‧介電層
215‧‧‧介電層
216‧‧‧重佈線路層
217‧‧‧凸塊下金屬層
218‧‧‧黏著材質
219‧‧‧焊球
220‧‧‧基板
228‧‧‧下金屬墊
230‧‧‧BT-CCL基板
240‧‧‧下增層
242‧‧‧孔洞
246‧‧‧重佈線路層
248‧‧‧電路配線圖案
250‧‧‧上增層
262‧‧‧金屬墊

Claims (14)

  1. 一種半導體元件封裝結構，係包含：一第一晶粒具有一矽導通孔，其開口於該第一晶粒之背側以顯露出接合墊；一增層耦接於該接合墊及末端金屬墊間，並藉由該矽導通孔耦接該接合墊及該末端金屬墊；一基板係內嵌一第二晶粒，上電路配線及下電路配線分別設於該基板之上側與下側；一導電通孔結構用以耦接該末端金屬墊與該上電路配線及下電路配線；以及一上增層形成於該第二晶粒及該基板上，其中該上增層包含一第三介電層、一重佈電路層(RDL)、一孔洞耦接該第二晶粒之金屬墊及該重佈電路層，以及一第四介電層於該第三介電層上以覆蓋該重佈電路層。
  2. 如請求項第1項所述之半導體元件封裝結構，其中該增層包含一第一介電層，及一第二介電層於該第一介電層上方。
  3. 如請求項第1項所述之半導體元件封裝結構，其中該基板之材質包含FR4、FR5、BT、PI及環氧樹脂。
  4. 如請求項第1項所述之半導體元件封裝結構，更包含黏著材質包覆該第二晶粒，其中該黏著材質更包含彈性材質。
  5. 如請求項第1項所述之半導體元件封裝結構，其中該導電通孔結構之材質包含Cu、Cu/Ni或Sn/Ag/Cu。
  6. 如請求項第1項所述之半導體元件封裝結構，更包含一第二基板於該基板下方，其中該第二基板具有第二上電路配線及第二下電路配線分別於該第二基板之上側及下側。
  7. 一種半導體元件封裝結構，係包含：一第一晶粒具有一矽導通孔，其開口於該第一晶粒之背側以顯露出接合墊；一增層耦接於該接合墊及末端金屬墊間，並藉由該矽導通孔耦接該接合墊及該末端金屬墊；一基板係內嵌一第二晶粒，上電路配線及下電路配線分別設於該基板之上側與下側；一導電通孔結構用以耦接該末端金屬墊與該上電路配線及下電路配線；以及一下增層形成於該第二晶粒及該基板下方，其中該下增層包含一第五介電層、一第二重佈電路層、一第二末端金屬墊耦接於該第二重佈電路層，以及一第六介電層於該第五介電層上以覆蓋該第二重佈電路層。
  8. 如請求項第7項所述之半導體元件封裝結構，其中該增層包含一第一介電層，及一第二介電層於該第一介電層上方。
  9. 如請求項第7項所述之半導體元件封裝結構，其中該基板之材質包含FR4、FR5、BT、PI及環氧樹脂。
  10. 如請求項第7項所述之半導體元件封裝結構，更包含黏著材質包覆該第二晶粒，其中該黏著材質更包含彈性材質。
  11. 如請求項第7項所述之半導體元件封裝結構，其中該導電通孔結構之材質包含Cu、Cu/Ni或Sn/Ag/Cu。
  12. 如請求項第7項所述之半導體元件封裝結構，更包含一第二基板於該基板下方，其中該第二基板具有第二上電路配線及第二下電路配線分別於該第二基板之上側及下側。
  13. 一種形成半導體晶粒組裝之方法，其包含：接合一平面基板面向一矽晶圓的背側；固化一黏著介電層，該黏著介電層係形成於該平面基板上；濺鍍一種晶金屬層於該平面基板之該背側；塗佈一光阻層於該平面基板之該背側並顯露一通孔區域；填入金屬材質至該通孔區域以內連接一晶粒之接合墊與該平面基板之末端墊；以及除去該光阻層並蝕刻該種晶金屬層。
  14. 如請求項第13項所述之形成半導體晶粒組裝之方法，更包含：於接合該平面基板及該晶圓之前，對齊該平面基板之該電路側以面向該矽晶圓之該背側；及於除去該光阻層之後，形成焊球於該平面基板之凸塊下金屬層(UBM)上。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054787B (zh) * 2010-10-21 2013-08-14 日月光半导体制造股份有限公司 堆栈式封装结构及其制造方法
CN102088015B (zh) * 2010-12-03 2013-03-06 日月光半导体制造股份有限公司 半导体封装件及其制造方法
US8552518B2 (en) * 2011-06-09 2013-10-08 Optiz, Inc. 3D integrated microelectronic assembly with stress reducing interconnects
TWI482271B (zh) * 2011-11-04 2015-04-21 King Dragon Internat Inc 一種具有雙層基板之影像感測器封裝結構及方法
MY165677A (en) * 2011-12-27 2018-04-18 Intel Corp Embedded through-silicon-via
US8901435B2 (en) * 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
US9331032B2 (en) * 2013-03-06 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding and apparatus for performing the same
KR101994715B1 (ko) * 2013-06-24 2019-07-01 삼성전기주식회사 전자 소자 모듈 제조 방법
KR20150025129A (ko) * 2013-08-28 2015-03-10 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
US9379072B2 (en) * 2013-11-27 2016-06-28 Xintec Inc. Chip package and method for forming the same
US9209154B2 (en) * 2013-12-04 2015-12-08 Bridge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
CN105448855A (zh) * 2014-08-29 2016-03-30 展讯通信（上海）有限公司 可更改电路配置的封装结构
CN106158772B (zh) * 2015-03-27 2018-12-18 蔡亲佳 板级嵌入式封装结构及其制作方法
CN109904127B (zh) * 2015-06-16 2023-09-26 合肥矽迈微电子科技有限公司 封装结构及封装方法
CN106816416B (zh) * 2015-11-27 2020-02-14 蔡亲佳 半导体嵌入式混合封装结构及其制作方法
US10515922B2 (en) * 2017-11-15 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip integrated fan-out package
DE102018122228B4 (de) 2017-11-15 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integriertes Multichip-Fan-Out-Package sowie Verfahren zu dessen Herstellung
TWI677950B (zh) * 2018-02-09 2019-11-21 薩摩亞商茂邦電子有限公司 垂直式晶片與水平式晶片之嵌入型封裝結構及其製造方法
KR102561946B1 (ko) * 2018-11-13 2023-08-01 삼성전기주식회사 패키지 구조물
US20220157732A1 (en) * 2020-11-13 2022-05-19 Mediatek Inc. Semiconductor package and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
CN1505147A (zh) * 2002-12-03 2004-06-16 新光电气工业株式会社 电子部件封装结构和生产该结构的方法
TW200806137A (en) * 2005-10-14 2008-01-16 Fujikura Ltd Printed wiring board and method for manufacturing printed wiring board
TW200935574A (en) * 2007-12-27 2009-08-16 Advanced Chip Eng Tech Inc Inter-connecting structure for semiconductor device package and method of the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092375A (ja) * 2001-09-19 2003-03-28 Matsushita Electric Ind Co Ltd 半導体装置、その製造方法およびその検査方法
US20080136002A1 (en) * 2006-12-07 2008-06-12 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
KR100886706B1 (ko) * 2006-12-29 2009-03-04 주식회사 하이닉스반도체 적층 패키지 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001274034A (ja) * 2000-01-20 2001-10-05 Shinko Electric Ind Co Ltd 電子部品パッケージ
CN1505147A (zh) * 2002-12-03 2004-06-16 新光电气工业株式会社 电子部件封装结构和生产该结构的方法
TW200806137A (en) * 2005-10-14 2008-01-16 Fujikura Ltd Printed wiring board and method for manufacturing printed wiring board
TW200935574A (en) * 2007-12-27 2009-08-16 Advanced Chip Eng Tech Inc Inter-connecting structure for semiconductor device package and method of the same

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