TWI452618B - 切割道結構及切割晶圓之方法 - Google Patents

Description

切割道結構及切割晶圓之方法

本發明是揭露一種切割道結構，尤指一種可於切割晶圓時避免晶圓裂痕擴散的切割道結構。

積體電路的生產主要可區分為三個階段：1)基板的製造，2)積體電路的製作，以及3)積體電路的切割、電性測試、篩選與封裝。當在基板上製作積體電路時，整個基板係被均勻劃分為許多重複的晶粒(die)，相鄰的晶粒之間則以切割道作為區隔。切割積體電路的步驟即是利用切割機(cutter)沿著切割道將基板切割為各別的晶粒。

近年來，伴隨高積集度半導體製程的進步，銅雙鑲嵌(dual damascene)技術搭配低介電常數材料所構成的金屬間介電(inter metal dielectric)層已成為目前最受矚目的金屬內連線技術。這是由於銅具有低電阻值，而低介電常數材料則可幫助降低多層金屬導線中的RC延遲(RC delay)效應。然而，為了達到低介電性質，低介電常數材料多為組織鬆散，機械強度不理想之結構，所以具有容易脆裂(fragile)的特性。因此，在使用刀具進行晶粒切割時，外力將容易跨越材料之降伏強度，往往由於切割側向應力產生晶片裂痕(chip cracking)，損害到保護晶粒區的晶粒封環(die seal ring)區，造成所謂的介電材質中的金屬層脫層(metal layer delamination)現象，使得在後續的電性測試過程中產生許多早期失效(early failed)產品，而降低良率。

因此本發明之主要目的是提供一種可阻止晶圓裂痕擴散的切割道結構，以防止習知切割晶圓時容易因切割道中的金屬層破壞而毀損鄰近的整個晶粒區。

依據本發明之較佳實施例，是揭露一種切割道結構，其包含一半導體基底，該半導體基底上定義有一晶粒區、一晶粒封環(die seal ring)區設於該晶粒區外圍、一切割道區設於該晶粒封環區外圍以及一切割路線(dicing path)設於該切割道區上，其中該切割路線之中線是朝一第一方向偏離該切割道區之中線。

本發明另揭露一種切割晶圓之方法。首先提供一半導體基底，且半導體基底上具有一晶粒區、一晶粒封環區設於該晶粒區外圍、以及一切割道區設於該晶粒封環區外圍。然後定義一切割路線於切割道區上，且切割路線之中線是朝一第一方向偏離該切割道區之中線，隨後再沿著切割路線切割半導體晶圓。

請參照第1圖，第1圖為本發明較佳實施例之一切割道結構之上視圖。如第1圖所示，首先提供一半導體基底12，例如一矽晶圓，然後於半導體基底12上定義複數個晶粒區14、16、複數個晶粒封環(die seal ring)區18、20以及一切割道(scribe line)區22。其中，切割道區22是設置在晶粒區14、16及晶粒封環區18、20外圍並環繞整個晶粒封環區18、20，而晶粒封環區18、20則是設置在晶粒區14、16與切割道區22之間，以於切割晶圓時作為一擋牆結構並避免晶粒區14、16受到應力破壞。本實施例雖僅於晶粒區14、16的外圍各環繞一晶粒封環區18、20，但不侷限於此，晶粒封環區18、20的數量又可依照製程需求調整，此皆屬本發明所涵蓋的範圍。另外，切割道區22上又可依製程需求設置複數個晶圓測試銲墊(wafer acceptance test pad)24(圖中僅以四個晶圓測試銲墊為例)，且此部分在切割晶圓時會被刀具切割。

請接著參照第2圖與第3圖，第2圖為第1圖中晶粒封環區18與晶粒封環區20之間的切割道區22之局部放大示意圖，第3圖則為第2圖中沿著切線AA’之剖面示意圖。如第2圖所示，本發明切割道區22上定義有一實際的切割路線26，且切割路線26的中線是朝一方向偏離切割道區22的中線，而晶圓測試銲墊24則是偏離至另一方向。依據本發明之較佳實施例，在切割道區22中，切割路線26所偏離的方向與晶圓測試銲墊24所偏離的方向是呈相反方向。如圖中所示，切割路線26是朝下方偏離並緊鄰晶粒封環區20的邊緣，而晶圓測試銲墊24則是朝上偏離並緊鄰晶粒封環區18的邊緣。

晶圓測試銲墊24下設有至少一金屬內連線結構32，且這兩者可伴隨晶粒區14、16內的電晶體及金屬內連線製程一起完成。舉例來說，可依照標準製程先於晶粒區14、16中形成複數個金氧半導體電晶體(圖未示)，例如可先在半導體基底12上依序形成電晶體的閘極結構、側壁子、源極/汲極區域以及矽化金屬層等標準電晶體製程。然後形成一層間介電層(interlayer dielectric layer,ILD)(圖未示)並覆蓋晶粒區14、16的電晶體及晶粒封環區18、20與切割道區22的半導體基底12。隨後進行一金屬內連線製程，以於晶粒區14、16、晶粒封環區18、20及切割道區22的層間介電層上形成複數個介電層34及鑲嵌於介電層34中由圖案化金屬層28與導通孔(conductive via)30所構成的金屬內連線結構32，如第3圖所示。其中，晶粒區14、16的金屬內連線結構32是直接或間接連接電晶體至其他外部線路，而晶粒封環區18、20與切割道區22的金屬內連線結構32則可選擇連接至其他線路或僅鑲嵌於介電層34中做為防護晶粒區14、16的獨立擋牆。接著於晶粒區14、16的介電層上完成複數個接觸墊(圖未示)，並同時於切割道區22的介電層34上製作出複數個晶圓測試銲墊24。晶圓測試銲墊(WAT pad)24可電連接至切割道區22下方的各種晶圓測試結構(WAT structure)，透過在晶圓測試銲墊24上施加電壓或電流以測試晶圓測試結構的電性反應。又，晶圓測試銲墊24可被監測堆疊膜層之膜厚的監測方框所取代或可為對準標記所取代，原則上，晶圓測試銲墊24可為任何位於切割道區22的結構。

在本實施例中，晶圓測試銲墊24與設於其下的金屬內連線結構32並不相互連接，但不侷限於此，又可依照製程需求連接金屬內連線結構32與設於其上的圖案化鋁測試銲墊，然後形成一保護層並全面覆蓋包含測試銲墊結構的整個基板，最後再圖案化保護層並暴露出部分測試銲墊，此設計也屬本發明所涵蓋的範圍。其次，晶圓測試銲墊24與金屬內連線結構32較佳由不同材質的導電金屬所構成。舉例來說，本實施例中的晶圓測試銲墊24較佳由鋁及其合金所構成，而金屬內連線結構32中的圖案化金屬層28與導通孔30則較佳由銅所構成。

值得注意的是，本發明的切割路線26僅重疊晶圓測試銲墊24的部分邊緣，如第2圖所示，且切割路線26同時不重疊晶圓測試銲墊24下方的金屬內連線結構32，如第3圖的剖面圖所示。因此，本發明沿著切割道區22的切割路線26切割半導體基底12時僅會切割部分的晶圓測試銲墊24，且較佳不切割到任何設於晶圓測試銲墊24下方的金屬內連線結構32。但不侷限於此，又可依據製程需求於切割半導體基底12時同時切割部分切割道區22的金屬內連線結構32，此作法也屬本發明所涵蓋的範圍。由於本發明於切割半導體基底12時僅會切割晶圓測試銲墊24的部分邊緣，且較佳不切到設於晶圓測試銲墊24下方的金屬內連線結構32，故本發明可在切割的過程中避免介電層34中的金屬內連線結構32產生側向爆裂而破壞到旁邊的晶粒封環區18、20，甚至影響晶粒封環區18、20內圍的晶粒區14、16。

請參照第4圖及第5圖，第4圖為本發明另一實施例之切割道結構之局部放大示意圖，第5圖則為第4圖中沿著切線BB’之剖面示意圖。如第4圖所示，切割道區22上同樣定義有一切割路線26，且切割路線26的中線是朝下偏離切割道區22的中線，而晶圓測試銲墊24則是朝上偏離切割道區22的中線。在本實施例中，切割路線26所偏離的方向與晶圓測試銲墊24所偏離的方向是呈相反方向，且如同第4圖的實施例所示，在切割道區22中，切割路線26是朝下方偏離並緊鄰晶粒封環區20的邊緣，而晶圓測試銲墊24則是朝上偏離並緊鄰晶粒封環區18的邊緣。

晶圓測試銲墊24下設有至少一金屬內連線結構32，且晶圓測試銲墊24與金屬內連線結構32較佳由不同材質的導電金屬所構成。舉例來說，本實施例中的晶圓測試銲墊24較佳由鋁及其合金所構成，而金屬內連線結構32中的圖案化金屬層28與導通孔30則較佳由銅所構成。

不同於先前之實施例，本實施例的晶圓測試銲墊24中設有一開口36，且此開口36較佳於定義出晶圓測試銲墊24的時候同時完成。舉例來說，可依照先前製作金屬內連線結構32的製程於切割道區22形成複數個介電層34及鑲嵌於介電層34中由圖案化金屬層28與導通孔30所構成的金屬內連線結構32。隨後搭配晶粒區18、20的接觸墊製程，於切割道區22藉由蝕刻製程圖案化晶圓測試銲墊24的時候同時去除部分晶圓測試銲墊24中的部分區域，以於晶圓測試銲墊24中形成開口36。在本實施例中，開口36的相對位置較佳設於切割路線26及金屬內連線結構32之間，因此在切割半導體基底12時，可藉由此開口36產生一隔離效果，使晶圓測試銲墊24的部分邊緣被切除時避免切割的裂痕擴散並延伸至周邊的晶粒封環區18、20，甚至影響晶粒封環區18、20內圍的晶粒區14、16。此外，本實施例雖僅於晶圓測試銲墊24中形成一開口36，但不侷限於此，開口36的數量與位置均可依照製程需求來調整，此皆屬本發明所涵蓋的範圍。

綜上所述，本發明主要提供一種可於切割半導體基底時避免裂痕擴散的切割道結構。依據本發明之較佳實施例，切割道結構中的切割道區上設有至少一晶圓測試銲墊及定義有一切割路線，且此切割路線的中線是朝一方向偏離切割道區的中線，而晶圓測試銲墊則是以相對於切割路線所偏離的相反方向偏離切割道區的中線。由於切割路線僅覆蓋晶圓測試銲墊的部分邊緣且較佳不覆蓋晶圓測試銲墊下的金屬內連線結構，本發明切割半導體基底時可僅切斷部分的晶圓測試銲墊邊緣而不影響到設於其下的金屬內連線結構，如此即可避免切割時的裂痕擴散至周邊的晶粒封環區，甚至影響整個晶粒區。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12．．．半導體基底

14．．．晶粒區

16．．．晶粒區

18．．．晶粒封環區

20．．．晶粒封環區

22．．．切割道區

24．．．晶圓測試銲墊

26．．．切割路線

28．．．圖案化金屬層

30．．．導通孔

32．．．金屬內連線結構

34．．．介電層

36．．．開口

第1圖為本發明較佳實施例之一阻止裂痕結構之上視圖。

第2圖為第1圖中晶粒封環區與晶粒封環區之間的切割道區之局部放大示意圖。

第3圖為第2圖中沿著切線AA’之剖面示意圖。

第4圖為本發明另一實施例之切割道結構之局部放大示意圖。

第5圖則為第4圖中沿著切線BB’之剖面示意圖。

18．．．晶粒封環區

20．．．晶粒封環區

22．．．切割道區

24．．．晶圓測試銲墊

26．．．切割路線

Claims (15)

1. 一種切割道結構，包含：一半導體基底，該半導體基底上定義有一晶粒區、一晶粒封環(die seal ring)區設於該晶粒區外圍、一切割道區設於該晶粒封環區外圍以及一切割路線(dicing path)設於該切割道區上，其中該切割路線之中線是朝一第一方向偏離該切割道區之中線，該切割道區包含至少一測試墊，且該切割路線僅重疊該測試墊之部分邊緣。
2. 如申請專利範圍第1項所述之切割道結構，其中該測試墊包含一晶圓測試銲墊(wafer acceptance test pad)。
3. 如申請專利範圍第1項所述之切割道結構，其中該測試墊包含鋁。
4. 如申請專利範圍第1項所述之切割道結構，其中該切割道區包含至少一金屬內連線結構連接該測試墊，且該切割路線不重疊該金屬內連線結構。
5. 如申請專利範圍第4項所述之切割道結構，其中該金屬內連線結構包含銅。
6. 如申請專利範圍第1項所述之切割道結構，其中該測試墊是朝一第二方向偏離該切割道區之中線，且該第一方向與該第二方向是呈相反方向。
7. 如申請專利範圍第4項所述之切割道結構，另包含至少一開口設於該測試墊中，且該開口係相對設於該切割路線及該金屬內連線結構之間。
8. 一種切割晶圓之方法，包含：提供一半導體基底，且該半導體基底上具有一晶粒區、一晶粒封環區設於該晶粒區外圍、以及一切割道區設於該晶粒封環區外圍；定義一切割路線於該切割道區上，且該切割路線之中線是朝一第一方向偏離該切割道區之中線；形成至少一測試墊於該切割道區，該切割路線僅重疊該測試墊之部分邊緣；以及沿著該切割路線切割該半導體基底時僅切割該測試墊之部分邊緣。
9. 如申請專利範圍第8項所述之方法，其中該測試墊包含一晶圓測試銲墊(wafer acceptance test pad)。
10. 如申請專利範圍第8項所述之方法，其中該測試墊包含 鋁。
11. 如申請專利範圍第8項所述之方法，包含形成至少一金屬內連線結構於該切割道區並連接該測試墊，且該切割路線不重疊該金屬內連線結構。
12. 如申請專利範圍第11項所述之方法，其中沿著該切割路線切割該半導體基底時不切割該金屬內連線結構。
13. 如申請專利範圍第11項所述之方法，其中該金屬內連線結構包含銅。
14. 如申請專利範圍第8項所述之方法，其中該測試墊是朝一第二方向偏離該切割道區之中線，且該第一方向與該第二方向是呈相反方向。
15. 如申請專利範圍第8項所述之方法，另包含形成至少一開口於該測試墊中，且該開口係相對設於該切割路線及該金屬內連線結構之間。