TWI450027B - Method for determining the method of determination of the substrate for the EUV mask and the manufacturing method of the EUV mask - Google Patents

Method for determining the method of determination of the substrate for the EUV mask and the manufacturing method of the EUV mask Download PDF

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Description

EUV光罩用基底之良否判定方法及EUV光罩之製造方法
後述之實施形態係大致關於一種EUV(extreme ultra violet：極紫外線)光罩用基底之良否判定方法及EUV光罩之製造方法。
本發明係基於2011年1月4日申請之日本專利申請No. 2011-000100且主張其優先權，且其全部內容以參照之方式併入本文中。
為了製造設有多個電晶體等半導體元件之積體電路裝置，並為了提高積體度，將圖案微細化之技術必不可少。近年來，為了使圖案更加微細化，各種微影技術之開發得到蓬勃發展。作為如此之微影技術之一種，有將EUV光作為曝光用光而使用之曝光技術。作為曝光用光而使用之EUV光之波長極短，約為13.5 nm。因此，EUV微影技術係定位為對尺寸為50 nm以下之極細微之圖案進行解像之微影技術。
因難以獲得使如此波長之EUV光穿透之材料，故EUV曝光裝置之曝光光學系統並非穿透光學系統，而是反射光學系統。又，EUV曝光用之EUV光罩並非穿透式光罩，而是反射型光罩。而且，EUV光罩係藉由在基板上設置有包含多層膜之EUV光之反射膜的基底上，選擇性地形成吸收EUV光之吸收膜而形成光罩圖案而製造。
於如此之EUV微影技術中，因EUV光罩用之基底自身為具有細微構造之構造體，而且EUV光之波長極短，故存在因基底而缺陷出現於曝光像中之情形。因此，為了提高EUV微影之良率，較理想的是於形成光罩圖案之前檢查基底，僅使用無缺陷之基底。然而，因難以使基底中之缺陷完全地消失，故若欲僅使用無缺陷之基底，則存在導致基底之良率變低，且EUV光罩之製造成本增加之問題。
實施形態之EUV光罩用基底之良否判定方法包括以下之步驟：基於EUV光罩用基底中所含之缺陷之資訊及形成於上述基底上之光罩圖案之設計資訊，當使用於上述基底上形成上述光罩圖案而製作之EUV光罩而製造積體電路裝置時，評價上述積體電路裝置是否為不良品。而且，於上述積體電路裝置並非不良品之情形時，判定上述基底為良品。
根據實施形態，可實現能降低EUV光罩之製造成本的EUV光罩用基底之良否判定方法及EUV光罩之製造方法。
實施形態之EUV光罩用基底之良否判定方法包括以下之步驟：基於EUV光罩用基底中所含之缺陷之資訊及形成於上述基底上之光罩圖案之設計資訊，當使用於上述基底上形成上述光罩圖案而製作之EUV光罩而製造積體電路裝置時，評價上述積體電路裝置是否為不良品。而且，於上述積體電路裝置並非不良品之情形時，判定上述基底為良品。
以下，一邊參照圖式一邊對本發明之實施形態進行說明。
本實施形態係EUV光罩用基底之良否判定方法及EUV光罩之製造方法之實施形態。
首先，於本實施形態之EUV光罩用基底之良否判定方法中，對作為判定之對象之EUV光罩用基底進行說明。
圖1係對作為本實施形態之良否判定方法之對象之EUV光罩用基底進行示例之俯視圖，圖2係對作為本實施形態之良否判定方法之對象之EUV光罩用基底進行示例之剖面圖。
如圖1及圖2所示，於作為本實施形態之良否判定方法之判定對象的EUV光罩用基底(以下，僅稱作「基底」)100中設置有石英基板101。石英基板101之形狀係大致長方體之平板狀。於石英基板101上設置有多層膜102。於多層膜102中，鉬(Mo)層103及矽(Si)層104交替地積層有數十層左右。多層膜102係作為EUV光之反射膜發揮功能。再者，於圖2中，為圖示之方便，鉬層103及矽層104之積層數描繪得少於實際數量。
自上方觀察時，基底100之形狀為矩形，且於中央部設置有光罩圖案形成區域106。光罩圖案形成區域106係於使用基底100製造EUV光罩時，於多層膜102上選擇性地設置吸收EUV光之吸收膜而形成光罩圖案210(參照圖11)之區域。另一方面，基底100之周邊部，即包圍光罩圖案形成區域106之框狀之區域係成為周邊區域107。於周邊區域107中之夾著光罩圖案形成區域106之2處區域中形成有位置參照用標記108。如下文所述，藉由於基底100之光罩圖案形成區域106中形成光罩圖案210(參照圖11)而製造EUV光罩200(參照圖11)。又，藉由使用該EUV光罩200進行EUV曝光，而製造記憶裝置等積體電路裝置300(參照圖7)。於本實施形態中，積體電路裝置300為具有冗餘電路之裝置。
而且，基底100上有可能會產生缺陷。於圖2中示意性地表示基底100之缺陷110a、110b及110c。
於缺陷110a中，於石英基板101與多層膜102之間介隔有微粒111a。藉此，在積層於多層膜102下部中之鉬層103及矽層104之中，位於微粒111a之正上方之區域及其周邊之部分***。因此，多層膜102下部中之微粒111a之正上方區域及其周邊之部分係相對於多層膜102中之其他部分而言，鉬層103及矽層104之積層膜厚產生變動。然而，鉬層103及矽層104之***程度係越接近多層膜102之上表面102a越小，而上表面102a實際上並未***。
於缺陷110b中，於多層膜102之內部存在微粒111b。因此，於多層膜102中之較微粒111b更上層之部分中，鉬層103及矽層104***。該***之程度亦係越接近多層膜102之上表面102a越小，而上表面102a之***未完全消失，上表面102a中之微粒111b之正上方區域及其周邊相對於其他區域而***。其結果，於多層膜102中之較微粒111b更上方之部分中，微粒111b之正上方區域及其周邊之部分相對於多層膜102中之其他部分而言，EUV光之反射率局部地產生變化。
於缺陷110c中，於多層膜102之上表面102a附著有微粒111c。於多層膜102中之微粒111c之正下方之區域中，鉬層103及矽層104之積層構造中不存在缺陷。微粒111a、111b及111c係例如於多層膜102之成膜時混入之存在於環境氣體中之微粒。
就缺陷110a而言，因於多層膜102之上表面102a上未形成反映微粒111a之形狀的***，故於多層膜102上形成光罩圖案時不會形成妨礙。因此，缺陷110a不會成為光罩圖案之缺陷(以下稱作「圖案缺陷」)之原因。然而，於缺陷110a中，因鉬層103及矽層104之膜厚產生變動，故於向多層膜102照射EUV光時之反射光中，在相當於缺陷110a之部分與其周邊之部分之間，伴隨著EUV光之反射率之局部變動而產生相位差。例如，若EUV光之波長為13.5 nm，且於EUV光入射至光罩時之入射角為5.8度，則即便積層膜厚僅有約3.5 nm之偏差亦會導致產生π之相位差。其結果，導致反射光中之相當於缺陷110a之部分之強度顯著降低而成為暗部。如此之缺陷稱作「相位缺陷」。
就缺陷110b而言，因多層膜102之上表面102a反映微粒111b之形狀地***，故於形成光罩圖案時成為障礙。即，會成為圖案缺陷之原因。以下，將如此形成光罩圖案時會成為圖案缺陷之原因的基底中之缺陷稱作「圖案阻礙缺陷」。又，因於缺陷110b中，積層膜厚產生變動，故缺陷110b為相位缺陷。
就缺陷110c而言，因積層膜厚未產生變動，故並非相位缺陷。然而，因附著於多層膜102之上表面102a之微粒111c成為形成光罩圖案時之障礙，故會成為圖案缺陷之原因。因此，缺陷110c為圖案阻礙缺陷。
如此，於基底100上可能會產生一種以上之缺陷。如此之缺陷可藉由檢查基底100而檢測出。例如，藉由對基底100照射檢查用光，並測定此反射光之強度，且作成空間分佈，可檢測出基底100中之缺陷。例如，若使用可見光作為檢查用光來進行檢查，則可檢測出多層膜102之上表面102a之凹凸，故可檢測出圖案阻礙缺陷。又，若使用EUV光(極紫外線)以外之紫外線作為檢查用光來進行檢查，則可檢測出圖案阻礙缺陷及一部分相位缺陷。進而，若使用EUV光作為檢查用光來進行檢查，則可幾乎確實地檢測出圖案阻礙缺陷及相位缺陷。缺陷之檢測結果成為此基底100之「缺陷資訊」。缺陷資訊為：例如反射光之強度之空間分佈或自反射光之強度去除背景(background)之對比的空間分佈等一級資料、或者根據該等一級資料算出各缺陷之位置及大小等之二級資料。該等資料之座標可以位置參照用標記108為基準而輸出。
其次，對本實施形態之EUV光罩用基底之良否判定方法進行說明。
本實施形態之EUV光罩用基底之良否判定方法係將某基底100判定為「良品」或者「不良品」之方法。
圖3係對於本實施形態之EUV光罩用基底之良否判定方法進行示例之流程圖，圖4(a)及(b)係對於基底之相位缺陷對積體電路裝置之良否造成之影響進行示例之圖，圖5(a)及(b)係對於基底之圖案阻礙缺陷對積體電路裝置之良否造成之影響進行示例之圖，圖6(a)及(b)係對於基底之圖案阻礙缺陷對積體電路裝置之良否造成之影響進行示例之圖，圖7係對於具有冗餘電路之積體電路裝置進行示例之俯視圖，圖8係對於積體電路裝置之冗餘電路進行示例之俯視圖，圖9係對於能否藉由冗餘電路而恢復之判斷方法進行示例之流程圖。
首先，如圖3之步驟S1所示，獲取作為判定對象之基底100之缺陷資訊。
其次，如步驟S2所示，參照所獲取之缺陷資訊，確認該基底100中是否存在缺陷。接下來，於不存在缺陷之情形時，進行步驟S9，將該基底100判定為「良品」。另一方面，於存在缺陷之情形時，進行步驟S3，對缺陷進行更詳細之評價。
於步驟S3中，基於基底100中所包含之缺陷之缺陷資訊、及形成於該基底100上之光罩圖案之設計資訊，判斷該缺陷是否為「殺傷性缺陷」。所謂光罩圖案之設計資訊係指選擇性地形成於基底100上之吸收膜之形狀的資訊，例如為與欲製造之積體電路裝置300之配線之佈局及尺寸等對應之資訊。又，所謂殺傷性缺陷係指於該基底100上形成光罩圖案而製作EUV光罩，並使用該EUV光罩來製造積體電路裝置時，該積體電路裝置因該缺陷之存在而為不良品之缺陷。
關於基底100中所存在之缺陷是否為殺傷性缺陷，可例如基於光罩圖案之設計資訊、EUV光罩之積層構造、及EUV曝光之曝光條件，藉由模擬基底100之缺陷對向EUV光罩照射EUV光而獲得之曝光像所造成的影響而判斷。所謂EUV光罩之積層構造，係指如圖2所示，構成多層膜102之各層材料、厚度及積層數等。於EUV曝光之曝光條件中包含：表示形成EUV光罩之各材料之特性之參數、曝光用光(EUV光)之波長、照明條件、投影光學系之數值孔徑(NA，numerical aperture)、曝光量、焦距、閃光量、EUV光之入射角、及光阻材料之擴散係數等。所謂曝光像係指於曝光對象物上，例如光阻膜上成像之投影像。
圖4(a)及(b)、圖5(a)及(b)、以及圖6(a)及(b)分別自圖之左側依次表示包含缺陷之基底100、於該基底100上形成光罩圖案而製作之EUV光罩200、使用該EUV光罩200而製造之積體電路裝置300。又，各圖之(a)表示積體電路裝置300為不良品之情形，各圖之(b)表示積體電路裝置300為良品之情形。
例如，如圖4(a)及(b)所示，考慮於基底100中存在相位缺陷121之情形。此時，於使用該基底100而製作之EUV光罩200中，均存在相位缺陷121。又，於EUV光罩200上形成有光罩圖案210。光罩圖案210係吸收EUV光之區域。使用該EUV光罩200進行EUV曝光，製造積體電路裝置300。此時，於積體電路裝置300中之光罩圖案210轉印之區域內形成配線301。又，EUV光罩200之相位缺陷121於曝光像中成為暗部，且發揮放大配線301之作用。
而且，如圖4(a)所示，於因EUV光罩200之相位缺陷121而使積體電路裝置300之配線301之間的距離L為容許值以下之情形時，判定積體電路裝置300為不良品。於此情形時，基底100之相位缺陷121為殺傷性缺陷。再者，若距離L為零，則配線301彼此短路。因於此情形時亦判定積體電路裝置300為不良品，故相位缺陷121為殺傷性缺陷。
與此相對，如圖4(b)所示，例如於光罩200中，當相位缺陷121與光罩圖案210重疊且未因相位缺陷121而使配線301之間的距離L成為容許值以下之情形時，判定積體電路裝置300為良品。於此情形時，基底100之相位缺陷121並非殺傷性缺陷。
又，如圖5(a)及(b)所示，考慮到基底100中存在圖案阻礙缺陷122之情形。此時，於使用該基底100而製作之EUV光罩200中，因基底100之圖案阻礙缺陷122阻礙光罩圖案之形成，故產生圖案缺陷222。該圖案缺陷222為遮斷EUV光之不透明缺陷。
而且，如圖5(a)所示，於積體電路裝置300中，當因EUV光罩200之圖案缺陷222而使配線301之間的距離L成為容許值以下之情形時，判定積體電路裝置300為不良品。於此情形時，基底100之圖案阻礙缺陷122為殺傷性缺陷。再者，於距離L為零之情形時，配線301彼此短路，判定積體電路裝置300為不良品，故圖案阻礙缺陷122為殺傷性缺陷。
與此相對，如圖5(b)所示，例如於光罩200中，當圖案缺陷222與光罩圖案210重疊且未因圖案缺陷222使配線301之間的距離L成為容許值以下之情形時，判定積體電路裝置300為良品。於此情形時，基底100之圖案阻礙缺陷122並非殺傷性缺陷。
進而，如圖6(a)及(b)所示，考慮到基底100中存在圖案阻礙缺陷123之情形。此時，於使用該基底100而製作之EUV光罩200中，因基底100之圖案阻礙缺陷123阻礙光罩圖案之形成，故產生圖案缺陷223。該圖案缺陷223係使EUV光穿透之透明缺陷。
而且，如圖6(a)所示，於積體電路裝置300中，當因EUV光罩200之圖案缺陷223而使配線301之寬度W成為容許值以下之情形時，判定積體電路裝置300為不良品。於此情形時，基底100之圖案阻礙缺陷123為殺傷性缺陷。再者，於寬度W為零之情形時，因配線301為開路，判定積體電路裝置300為不良品，故圖案阻礙缺陷123為殺傷性缺陷。
與此相對，如圖6(b)所示，例如於光罩200中，當圖案缺陷223與光罩圖案210之間的反射區域，即多層膜102露出之區域重疊，且未因圖案缺陷223而使配線301之寬度W成為容許值以下之情形時，判定積體電路裝置300為良品。於此情形時，基底100之圖案阻礙缺陷123並非殺傷性缺陷。
如此，於步驟S3中，判斷基底100中產生之各缺陷是否為殺傷性缺陷。接下來，如步驟S4所示，當基底100中存在之全部缺陷並非殺傷性缺陷，且基底100中不存在殺傷性缺陷之情形時，即，未因基底100之缺陷而使積體電路裝置300為不良品之情形時，進行步驟S9，判定該基底100為「良品」。另一方面，於因基底100之缺陷而使積體電路裝置300為不良品之情形時，即，基底100中存在1個以上殺傷性缺陷之情形時，進行步驟S5，研究該基底100之恢復之可能性。
於步驟S5中，對於步驟S4中積體電路裝置300為不良品之基底100，藉由錯開光罩圖案對於基底100之形成位置，研究該基底100能否恢復。具體而言，基於光罩圖案之設計資訊，藉由錯開光罩圖案之形成位置，而判斷積體電路裝置300是否為良品。
例如，圖4(a)、圖5(a)或圖6(a)所示之基底100係包含殺傷性缺陷之基底。如上所述，若直接使用該基底100製作EUV光罩200，且使用該EUV光罩200製造積體電路裝置300，該積體電路裝置300亦會成為不良品。然而，藉由錯開光罩圖案對於基底100之形成位置，則於製作之EUV光罩200中，缺陷與光罩圖案210之相對位置關係會產生變化。其結果，如圖4(b)、圖5(b)或圖6(b)所示之基底100般，缺陷並非殺傷性缺陷，但製造之積體電路裝置300可能為良品。
接下來，如步驟S6所示，於藉由錯開光罩圖案對於基底100之形成位置，使積體電路裝置300為良品之情形時，即，於可恢復基底100之情形時，進行步驟S9，判定該基底100為「良品」。另一方面，於藉由錯開光罩圖案之形成位置而未使積體電路裝置300成為良品，而無法恢復基底100之情形時，進行步驟S7，進一步研究藉由其他方法恢復基底100之可能性。
於步驟S7中，對於步驟S6中判斷為藉由錯開光罩圖案之形成位置而無法恢復之基底100，研究藉由使用積體電路裝置300之冗餘電路進行恢復之可能性。以下，列舉積體電路裝置300之具體示例來對所研究之方法進行詳細說明。
首先，對具有冗餘電路之積體電路裝置300之具體示例進行說明。
如圖7所示，積體電路裝置300例如為半導體記憶裝置。於積體電路裝置300中設置有半導體基板310。又，將與半導體基板310之上表面平行、且互相正交之2個方向，設定為字元線方向及位元線方向。於積體電路裝置300之位元線方向中之一端部設置有襯墊區域311，且於其旁邊設置有周邊電路區域312。又，於周邊電路區域312之更旁邊設置有複數個感測放大器區域313，且於各感測放大器區域313之更旁邊設置有記憶單元區域314。即，襯墊區域311、周邊電路區域312、感測放大器區域313及記憶單元區域314沿著位元線方向而依該順序排列。進而，於各記憶單元區域314之字元線方向兩側設置有列解碼器區域315。即，記憶單元區域314及列解碼器區域315係沿著字元線方向排列。
其中，記憶單元區域314係集成有複數個作為基本單元之記憶單元之區域，且於記憶單元之間存在相容性。因此，除了本來應使用之記憶單元，亦設置有備用記憶單元作為冗餘電路，於本來應使用之記憶單元中產生故障之情形時，可替換為備用之記憶單元。因此，記憶單元區域314為可藉由冗餘電路而恢復之區域。以下，將如此之可藉由冗餘電路恢復之區域稱作「R/D區域」。
具體而言，如圖8所示，於記憶單元區域314內設置有本來應使用之記憶單元群321a、及作為2個冗餘電路之備用之記憶單元群321b。而且，當屬於記憶單元群321a之記憶單元產生缺陷320之情形時，使該記憶單元所屬之記憶單元行322a全體禁止使用，而替代使用設置於記憶單元群321b中之記憶單元行322b。藉此使積體電路裝置300恢復。
又，因列解碼器區域315亦係集成有複數個具有相容性之基本單元之區域，故係可藉由冗餘電路恢復之R/D區域。與此相對，於襯墊區域311、周邊電路區域312及感測放大器區域313中未設置有冗餘電路，因此，係無法藉由冗餘電路而恢復之區域。即，該等區域並非R/D區域。
其次，對如此之積體電路裝置300之能否藉由冗餘電路而恢復之判斷方法進行說明。
首先，如圖7及圖9之步驟S21所示，判斷於積體電路裝置300中，基底100之缺陷轉印之位置是否處於R/D區域內。於圖7所示例中，判斷缺陷之位置是處於記憶單元區域314內或者列解碼器區域315內，還是處於除此以外之區域內。接下來，若因基底100之缺陷而產生之全部缺陷處於R/D區域內，即，處於記憶單元區域314內或者列解碼器區域315內，則進行步驟S22。另一方面，若判斷因基底100之缺陷而產生之缺陷即便有1個處於R/D區域外，例如，為周邊電路區域312內或感測放大器區域313內之殺傷性缺陷，則進行步驟S24，判斷積體電路裝置300無法藉由冗餘電路而恢復。
於步驟S22中，判斷轉印於R/D區域內之缺陷之數量是否為可藉由冗餘電路而恢復之數量以下。即便為具有冗餘電路之積體電路裝置300，可藉由冗餘電路而恢復之缺陷之數量亦存在上限。例如，於圖8所示之示例中，因屬於作為冗餘電路之記憶單元群321b中之記憶單元行之數量有限，故可藉由應用冗餘電路而恢復之缺陷之數量亦為有限。然而，可恢復之缺陷數量之上限除了依存於記憶單元群321b之規模以外，亦依存於缺陷之配置。而且，當轉印於R/D區域內之缺陷之數量為可藉由冗餘電路而恢復之數量以下之情形時，進行步驟S23，判斷該積體電路裝置300可藉由冗餘電路而恢復。另一方面，當轉印於R/D區域內之缺陷之數量多於可藉由冗餘電路而恢復之數量之情形時，進行步驟S24，判斷該積體電路裝置300無法藉由冗餘電路而恢復。
如此，於圖3所示之步驟S7中，當積體電路裝置300中之基底100之缺陷轉印之位置處於R/D區域內，且，該缺陷之數量為可恢復之數量以下之情形時，判斷積體電路裝置300可恢復。再者，可自光罩圖案之設計資訊讀取積體電路裝置300中之任意之位置是否為R/D區域。又，亦可自光罩圖案之設計資訊讀取可藉由冗餘電路而恢復之缺陷數量。
接下來，如圖3之步驟S8所示，當可藉由使用冗餘電路而恢復積體電路裝置300之情形時，進行步驟S9，判定該基底100為「良品」。另一方面，當即便使用冗餘電路亦無法恢復積體電路裝置300之情形時，進行步驟S10，判定該基底100為「不良品」。
即，於本實施形態中，基底100中存在缺陷(步驟S2)，且該缺陷為殺傷性缺陷(步驟S4)，且無法藉由錯開光罩圖案之形成位置而得到恢復(步驟S6)，且於使用積體電路裝置之冗餘電路亦無法恢復之情形(步驟S8)時，判定該基底100為「不良品」(步驟S10)，而於除此以外之情形時，判定為「良品」(步驟S9)。藉由評價如此製造之積體電路裝置是否為不良品，而判定基底100之良否。
其次，對本實施形態之EUV光罩之製造方法進行說明。
圖10係對於本實施形態之EUV光罩之製造方法進行示例之步驟剖面圖，圖11係對於藉由本實施形態而製造之EUV光罩進行示例之剖面圖。
如圖10所示，首先，準備藉由上述之本實施形態之EUV光罩用基底之良否判定方法而判定為「良品」之基底100。其次，於該基底100之多層膜102上之整個面上堆積吸收EUV光之材料，例如為包含鉭(Ta)之材料，而形成吸收膜151。其次，於吸收膜151上形成藉由電子束而感光之光阻膜152。其次，藉由電子束描繪而選擇性地對光阻膜152進行曝光，且進行顯影，藉此形成光阻圖案。其次，藉由將光阻圖案作為光罩而實施各向異性蝕刻，而選擇性地去除吸收膜151。其後，去除光阻圖案。
藉此，如圖11所示，於基底100之多層膜102上形成例如包括包含鉭之材料之光罩圖案210。如此，製造EUV光罩200。於EUV光罩200中，於石英基板101上設置有多層膜102之基底100上形成有包括吸收EUV光之材料之光罩圖案210。
其次，對於使用該EUV光罩200之積體電路裝置之製造方法進行說明。
首先，於晶圓(未圖示)上形成光阻膜(未圖示)，作為被加工材料。此時，光阻膜可與晶圓接觸，亦可設置於裝設於晶圓上之絕緣膜上，又可設置於裝設於晶圓上之導電膜上。其次，將該被加工材料及EUV光罩200放置於EUV曝光機(未圖示)中。接下來，使EUV曝光機之EUV光源射出EUV光，並照射於EUV光罩200之上表面中之光罩圖案形成區域106(參照圖1)。此時，到達光罩圖案210之EUV光藉由光罩圖案210吸收，且通過光罩圖案210之側方而到達多層膜102之EUV光藉由多層膜102反射。藉此，照射至EUV光罩200之EUV光選擇性地被反射，並到達晶圓上之光阻膜上，從而形成曝光像。其結果，光阻膜局部地感光。
其後，自EUV曝光機取出被加工材料，且進行顯影，藉此形成光阻圖案。其次，將該光阻圖案作為光罩而實施處理。例如，將該光阻圖案作為光罩而選擇性地注入雜質，且於晶圓中形成雜質擴散層。或者，將該光阻圖案作為光罩實施蝕刻，而選擇性地去除設置於晶圓上之絕緣膜或者導電膜，形成接觸孔或者配線等。如此，製造積體電路裝置300。此時，雖然基底100中所含之缺陷之至少一部分成為EUV光罩200之缺陷，但積體電路裝置300不會因基底100之缺陷而成為不良品。
其次，對本實施形態之效果進行說明。
本實施形態中，於圖3之步驟S2所示之步驟中，對於確認存在缺陷之基底，於步驟S3及S4所示之步驟中，判斷該缺陷是否為殺傷性缺陷，且於並非殺傷性缺陷之情形時，如步驟S9所示，判定該基底為「良品」。又，即便於基底中之缺陷為殺傷性缺陷之情形時，亦可於步驟S5及S6所示之步驟中，判斷能否藉由錯開光罩圖案之形成位置而恢復，且於可恢復之情形時，判定該基底為「良品」。進而，於步驟S7及S8所示之步驟中，判斷能否藉由使用冗餘電路而實現積體電路裝置之恢復，且於可恢復之情形時，判定該基底為「良品」。再者，於使用判定為「良品」之基底製作EUV光罩，且使用該EUV光罩來製造積體電路裝置之情形時，不會因基底中之缺陷而導致積體電路裝置為不良品。
如此，根據本實施形態，即便為包含缺陷之基底，只要可避免製造之積體電路裝置為不良品，則判定為「良品」，故可提高基底之良率。其結果，可降低基底之製造成本，因此，可降低EUV光罩之製造成本，進而，可降低積體電路裝置之製造成本。
於此相對，假設，若將步驟S2所示之步驟中確認存在缺陷之基底全部判定為不良品，則難以製造不存在任何缺陷之基底，故導致基底之良率降低，且基底及EUV光罩之製造成本增加。藉此，亦導致積體電路裝置之成本增加。
再者，於本實施形態中，舉出藉由模擬基底中之缺陷對曝光像造成之影響而進行是否因基底中之缺陷而導致積體電路裝置為不良品之評價之例，但本發明並不限定於此。例如，該評價亦可基於實驗資料而進行。例如，預先使用包含缺陷之基底實際地製作EUV光罩，且向該EUV光罩照射EUV光而形成曝光像，並評價對該曝光像之缺陷造成之影響，並儲存如此之實驗結果。接下來，亦可基於該儲存之實驗結果，推斷作為判定對象之基底中包含之缺陷對曝光像造成之影響，且判定積體電路裝置是否為不良品。
又，於本實施形態中，舉出了於步驟S7及S8所示之使用冗餘電路而恢復之可能性之研究之前，進行圖3之步驟S5及S6所示之藉由錯開光罩圖案之形成位置而恢復之可能性之研究，但本發明並不限定於此，該等研究之順序亦可相反。又，亦可僅實施該等研究中之一者。進而，當不僅進行該等研究、或代替該等研究，研究藉由其他之手段而得到恢復之可能性，且可恢復之情形時，亦可判定基底為「良品」。進而又，亦可不實施藉由錯開光罩圖案之形成位置而得到恢復之可能性之研究、及藉由使用冗餘電路而恢復之可能性之研究。至少，當如步驟S3及S4所示，判定殺傷性缺陷之有無，於不存在殺傷性缺陷之情形時判定基底為「良品」，而於存在殺傷性缺陷之情形時判定基底為「不良品」，即便如此，與判定包含缺陷之基底全部為「不良品」之情形相比，亦可使基底之良率提高。
根據以上說明之實施形態，可實現能降低EUV光罩之製造成本之EUV光罩用基底之良否判定方法及EUV光罩之製造方法。
以上，對本發明之實施形態進行了說明，但本實施形態僅為作為示例而提示者，並不意欲限定發明之範圍。該新穎之實施形態可由其他各種形態而實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該實施形態及其變形均包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其等價物之範圍內。
100．．．基底
101．．．石英基板
102．．．多層膜
102a．．．上表面
103．．．鉬層
104．．．矽層
106．．．光罩圖案形成區域
107．．．周邊區域
108．．．位置參照用標記
110a．．．缺陷
110b．．．缺陷
110c．．．缺陷
111a．．．微粒
111b．．．微粒
111c．．．微粒
121．．．相位缺陷
122．．．圖案阻礙缺陷
123．．．圖案阻礙缺陷
151．．．吸收膜
152．．．光阻膜
200．．．EUV光罩
210．．．光罩圖案
222．．．圖案缺陷
223．．．圖案缺陷
300．．．積體電路裝置
301．．．配線
310．．．半導體基板
311．．．襯墊區域
312．．．周邊電路區域
313．．．感測放大器區域
314．．．記憶單元區域
315．．．列解碼器區域
320．．．缺陷
321a．．．記憶單元群
321b．．．記憶單元群
322a．．．記憶單元行
322b．．．記憶單元行
L．．．距離
W．．．寬度
圖1係對於作為實施形態之良否判定方法之對象之EUV光罩用基底進行實例之俯視圖。
圖2係對於作為實施形態之良否判定方法之對象之EUV光罩用基底進行實例之剖面圖。
圖3係對於實施形態之EUV光罩用基底之良否判定方法進行示例之流程圖。
圖4(a)及(b)係對於基底之相位缺陷對積體電路裝置之良否造成之影響進行示例的圖。
圖5(a)及(b)係對於基底之圖案阻礙缺陷對積體電路裝置之良否造成之影響進行示例的圖。
圖6(a)及(b)係對於基底之圖案阻礙缺陷對積體電路裝置之良否造成之影響進行示例的圖。
圖7係對於具有冗餘電路之積體電路裝置進行示例之俯視圖。
圖8係對於積體電路裝置之冗餘電路進行示例之俯視圖。
圖9係對於能夠藉由冗餘電路而恢復之判斷方法進行示例之流程圖。
圖10係對於實施形態之EUV光罩之製造方法進行示例之步驟剖面圖。
圖11係對於藉由實施形態而製造之EUV光罩進行示例之剖面圖。
(無元件符號說明)

Claims (16)

  1. 一種EUV光罩用基底之良否判定方法，其特徵在於，其包括以下之步驟：基於EUV光罩用基底中所含之缺陷之資訊及形成於上述基底上之光罩圖案之設計資訊，藉由使用電腦來評價積體電路裝置是否成為不良品之步驟，上述積體電路裝置係藉由使用EUV光罩來製造，上述EUV光罩係藉由在上述基底上形成上述光罩圖案來製作；上述評價之步驟包括：判斷上述積體電路裝置中之上述缺陷應轉印之位置是否位於可藉由上述積體電路裝置之冗餘電路而恢復之區域內；及判斷應轉印於上述區域內之上述缺陷之數量是否為可藉由上述冗餘電路而恢復之數量以下；且於上述缺陷應轉印之上述位置位於上述區域內，且上述缺陷之數量為上述可恢復之數量以下之情形時，判斷應成為不良品之上述裝置為可恢復；於上述積體電路裝置並非不良品之情形時或於應成為不良品之上述積體電路裝置為可恢復之情形時，判定上述基底為良品。
  2. 如請求項1之EUV光罩用基底之良否判定方法，其中上述積體電路裝置為包含記憶單元區域及周邊電路區域之記憶裝置；且可恢復之上述區域包含上述記憶單元區域。
  3. 如請求項1之EUV光罩用基底之良否判定方法，其中上述評價之步驟具有以下之步驟：判斷上述積體電路裝置是否藉由錯開上述光罩圖案對於上述基底之形成位置而成為良品；且於藉由錯開上述形成位置而使上述積體電路裝置成為良品之情形時，判定上述基底為良品。
  4. 如請求項1之EUV光罩用基底之良否判定方法，其中上述評價之步驟具有以下之步驟：基於上述設計資訊、上述EUV光罩之層構造及曝光條件，模擬對於向上述EUV光罩照射EUV光而獲得之曝光像的上述缺陷造成之影響。
  5. 如請求項1之EUV光罩用基底之良否判定方法，其中上述評價之步驟具有以下之步驟：基於對於向包含缺陷之EUV光罩照射EUV光而獲得之曝光像的上述缺陷造成之影響進行評價之實驗結果，推斷上述基底中所包含之缺陷對曝光像造成之影響。
  6. 如請求項1之EUV光罩用基底之良否判定方法，其中上述基底係於基板上形成有多層膜者；且上述缺陷包含上述多層膜之相位局部地產生變化之相位缺陷。
  7. 如請求項1之EUV光罩用基底之良否判定方法，其中上述缺陷包含圖案阻礙缺陷，該圖案阻礙缺陷係於上述基底上形成有上述光罩圖案時產生遮斷EUV光之不透明缺陷。
  8. 如請求項1之EUV光罩用基底之良否判定方法，其中上述缺陷包含圖案阻礙缺陷，該圖案阻礙缺陷係於上述基底上形成有上述光罩圖案時產生使EUV光穿透之透明缺陷。
  9. 一種EUV光罩之製造方法，其特徵在於包括：於EUV光罩用基底上形成光罩圖案之步驟；且上述基底係藉由使用電腦而根據基於上述EUV光罩用基底中所含之缺陷之資訊及上述光罩圖案之設計資訊之積體電路裝置不成為不良品之判定結果，判定為良品，上述積體電路裝置係藉由使用EUV光罩來製造，上述EUV光罩係藉由在上述基底上形成上述光罩圖案來製作；或上述基底係根據應成為不良品之上述積體電路裝置可使用上述積體電路裝置之冗餘電路來恢復之判定結果，判定為良品，上述積體電路裝置中之上述缺陷應轉印之位置係位於可藉由上述冗餘電路而恢復之區域內，且應轉印於上述區域內之上述缺陷之數量被評價為可藉由上述冗餘電路而恢復之數量以下。
  10. 如請求項9之EUV光罩之製造方法，其中上述積體電路裝置係包含記憶單元區域及周邊電路區域之記憶裝置；且可恢復之上述區域包含上述記憶單元區域。
  11. 如請求項9之EUV光罩之製造方法，其中上述基底係根據上述積體電路裝置藉由錯開上述光罩圖案對於上述基 底之形成位置而成為良品之結果來判定。
  12. 如請求項9之EUV光罩之製造方法，其中於上述積體電路裝置是否為不良品之評價中，基於上述設計資訊、上述EUV光罩之層構造及曝光條件，模擬對於向上述EUV光罩照射EUV光而獲得之曝光像的上述缺陷造成之影響。
  13. 如請求項9之EUV光罩之製造方法，其中於上述積體電路裝置是否為不良品之評價中，基於對於向上述EUV光罩照射EUV光而獲得之曝光像上的上述EUV光罩所包含的缺陷造成之影響進行評價之實驗結果，推斷上述基底中所包含之缺陷對上述曝光像造成之影響。
  14. 如請求項9之EUV光罩之製造方法，其中上述基底係於基板上形成有多層膜者；且上述缺陷包含上述多層膜之相位局部地產生變化之相位缺陷。
  15. 如請求項9之EUV光罩之製造方法，其中上述缺陷包含圖案阻礙缺陷，該圖案阻礙缺陷係於上述基底上形成有上述光罩圖案時產生遮斷EUV光之不透明缺陷。
  16. 如請求項9之EUV光罩之製造方法，其中上述缺陷包含圖案阻礙缺陷，該圖案阻礙缺陷係於上述基底上形成有上述光罩圖案時產生使EUV光穿透之透明缺陷。
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