TWI435386B - 被膜表面處理方法 - Google Patents

被膜表面處理方法 Download PDF

Info

Publication number
TWI435386B
TWI435386B TW099124052A TW99124052A TWI435386B TW I435386 B TWI435386 B TW I435386B TW 099124052 A TW099124052 A TW 099124052A TW 99124052 A TW99124052 A TW 99124052A TW I435386 B TWI435386 B TW I435386B
Authority
TW
Taiwan
Prior art keywords
film
substrate
plasma
target
fine
Prior art date
Application number
TW099124052A
Other languages
English (en)
Other versions
TW201133617A (en
Inventor
Shuji Kodaira
Tomoyuki Yoshihama
Koukichi Kamada
Kazumasa Horita
Junichi Hamaguchi
Shigeo Nakanishi
Satoru Toyoda
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of TW201133617A publication Critical patent/TW201133617A/zh
Application granted granted Critical
Publication of TWI435386B publication Critical patent/TWI435386B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32131—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by physical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

被膜表面處理方法
本發明係關於一種被膜表面處理方法及被膜表面處理裝置。
本案係基於2009年7月21日於日本申請之特願2009-170576號而主張優先權，並將其內容引用於此。
於製造LSI(Large scale integration，大型積體電路)等半導體元件時不可欠缺的多層配線技術中，作為形成薄膜配線之方法，濺鍍法起到重要之作用。
於濺鍍法中使用之普通之濺鍍裝置之真空槽內，以與作為成膜對象之基體對向之方式，隔開特定之間隔設置有包含配線材料之靶材。包含配線材料之被膜係藉由如下之方式成膜：藉由使用設置於真空槽外部之靶材背面部之永久磁鐵等之磁路，而於靶材表面形成磁場，並藉由對靶材施加負電壓而使靶材附近產生導入至真空槽內之氬(Ar)等濺鍍氣體之電漿，使已電離之濺鍍氣體離子入射至靶材，使得配線材料濺離靶材表面，從而附著於基體表面。
為了提高LSI晶片等之製造效率、性能，通常進行使作為基體之矽晶圓大孔徑化之處理或使配線微細化之處理，而近年來係使用300 mm孔徑之矽晶圓。於具有如此之微細之孔、溝槽之大孔徑的基體中，使用上述濺鍍法形成包含配線材料之被膜之情形時，為了對設置於上述基體之作為配線之微細之孔(微細孔)或微細之溝槽(微細溝槽)均一地實施被膜，而要求高度之技術。例如，上述微細孔或微細溝槽之深度對入口孔徑之比稱為縱橫比，但該縱橫比較高之微細孔或微細溝槽之內底面之被膜厚度存在變得薄於基體表面之被膜厚度之傾向。即，存在底面覆蓋率(微細孔或微細溝槽之內底面的被膜厚度對於基體表面之被膜厚度之比)降低之傾向。同樣地，亦存在側壁覆蓋率(微細孔或微細溝槽之內壁面的被膜厚度對於基體表面之被膜厚度之比)降低之傾向。
作為產生該等傾向之原因之一，可例示自靶材擊出之包含配線材料之濺鍍粒子，於到達基體表面之期間內，因與真空槽內之濺鍍氣體碰撞而散射，使得濺鍍粒子垂直入射基體之比例減少。自傾斜方向入射至基體之濺鍍粒子，將沈積於微細孔或微細溝槽之開口端部，而並非到達高縱橫比之微細孔或微細溝槽之內部。因此，為了使上述濺鍍粒子更多地到達上述縱橫比較高之微細孔或微細溝槽之內部，而揭示藉由於電漿產生前後控制真空槽內之真空度而抑制經濺鍍之銅粒子的散射程度之方法。(日本專利特開2004-6942號公報)。
當自產生於靶材附近之電漿沿基體方向觀察時，設置於基體之微細孔或微細溝槽之內側(基體之中心側)之內壁面存在有成為陰影之區域，故存在該區域之被膜效率通常較低，且於成膜之被膜表面容易產生微小凹凸之問題。與設置於基體之中央部之微細孔或微細溝槽相比，設置於基體之端部側之微細孔或微細溝槽，由於上述成為陰影之區域變得極大，故而亦導致被膜表面上產生微小凹凸之程度增大。由於上述被膜表面之微小凹凸會對形成於微細孔或微細溝槽之配線之性能造成影響，從而亦成為配線劣化之原因，故而期望上述被膜表面變得平坦。
本發明之態樣之目的在於提供一種可使形成於基體上之微細之孔或微細之溝槽之內壁面經成膜之被膜表面之微小凹凸平坦化的被膜表面處理方法處理方法及被膜表面處理裝置。
本發明之態樣中之被膜表面處理方法之特徵在於包括：使用被成膜面上形成有微細之孔或溝槽之基體，將被膜形成於包含該孔或溝槽之內壁面及內底面之上述基體之整個面；以及藉由對上述被膜之表面實施電漿處理，而將形成於上述孔或溝槽之上述內壁面之上述被膜平坦化。
上述被膜表面處理方法之特徵在於，藉由濺鍍法而於上述基體形成上述被膜。
上述被膜表面處理方法之特徵在於，於上述濺鍍法中，使用以與上述基體對向之方式配置靶材之真空槽，於上述基體形成上述被膜時，使第1電漿產生於接近該靶材之位置，並於使上述被膜平坦化時，使第2電漿產生於接近該基體之位置。
上述被膜表面處理方法之特徵在於，以對成膜於上述基體之上述被膜之整個區域實施上述電漿處理之方式，使上述第2電漿分佈。
上述被膜表面處理方法之特徵在於，於上述基體上形成上述被膜時，將施加於上述靶材之直流電力記作Cp(A)，於使上述被膜平坦化時，將施加於上述靶材之直流電力記作Cp(B)，於上述基體上形成上述被膜時，將產生上述電漿時之氣體壓力記作P(A)，於使上述被膜平坦化時，將產生上述電漿時之氣體壓力記作P(B)，於上述基體上形成上述被膜時，將施加於上述基體之高頻電力記作Sp(A)，於使上述被膜平坦化時，將施加於上述基體之高頻電力記作Sp(B)之情況下，滿足以下之式(1)、式(2)、及式(3)：
Cp(A)>Cp(B)　…(1)
P(A)<P(B)　…(2)
Sp(A)<Sp(B)　…(3)
本發明之態樣中之被膜表面處理裝置之特徵在於，其係使用上述被膜表面處理方法者。
根據本發明之態樣中之被膜表面處理方法及被膜表面處理裝置，可使基體之微細之孔或溝槽之內壁面上成膜之被膜表面平坦化。
以下，基於較佳實施形態，參照圖式來對本發明之態樣進行說明。
本實施形態之被膜表面處理方法係包括：步驟A，其係使用被成膜面上形成有微細之孔或溝槽之基體，將被膜形成於包含該孔或溝槽之內壁面及內底面之上述基體之整個面；以及步驟B，其係藉由對上述被膜之表面實施電漿處理，而使上述孔或溝槽之內壁面之被膜平坦化。
<步驟A>
於上述步驟A中，作為使被膜成膜於基體之整個面上之方法，可應用公知之成膜方法，例如可應用濺鍍法或蒸鍍等PVD(Physical vapor deposition，物理氣相沈積)法、熱CVD(Chemical vapor deposition，化學氣相沈積)或電漿CVD等氣相成長法。若為該等成膜方法中之濺鍍法或電漿CVD法，則可使上述步驟A與下述之步驟B於同一成膜裝置內進行，故而較佳。又，若上述步驟A之成膜方法為濺鍍法，則與使用CVD法之情形相比，易於在形成於基體之微細之孔或溝槽之內壁面上成膜之被膜之尤其內側產生凹凸，且於下述之步驟B中更能獲得使該被膜表面平坦化之效果，故而更佳。
作為上述步驟A中使用之基體之材料，若為可耐受上述成膜方法，且可耐受下述步驟B中之電漿處理者，則並無特別之限制，較佳為例如半導體元件之基板。作為上述半導體元件之基板材料，可例示如矽、氧化矽(SiO2 )等。於將如此之基板用作本實施形態之基體之情形時，亦可於該基板上預先成膜金屬阻障層等被膜。
於上述步驟A中使用之基體上，於被成膜面預先形成有微細之孔或溝槽。上述微細之孔或溝槽之大小，達到形成於一般之半導體基板上之微細孔(管洞)或微細溝槽(線槽)之大小即可。即，作為該微細孔或微細溝槽之開口直徑，較佳為1.0 nm以上10 μm以下，更佳為1.0 nm以上1.0 μm以下，尤佳為1.0 nm以上0.5 μm以下。若為上述範圍，可更充分地獲得本實施形態之效果。
作為成膜於上述基體之被膜之材料，可應用公知之PVD法及CVD法中使用之材料，且可列舉例如使用於半導體元件之配線之配線材料。更具體而言，可例示如金(Au)、銀(Ag)、銅(Cu)、鈀(Pd)、鎳(Ni)、鋁(Al)、鉻(Cr)、鉭(Ta)、矽(Si)等，其中，由本實施形態之效果優異之觀點而言，較佳為Au、Ag、Cu、及Pd，更佳為Cu。
於成膜方法為濺鍍法之情形時，將靶材之材料選為與上述被膜之材料相同者即可。
於上述步驟A中，成膜於上述微細之孔或溝槽之內壁面之被膜的膜厚並無特別之限制，例如可為1.0 nm以上1.0 μm以下之膜厚。可形成於以該範圍之膜厚成膜之被膜之表面上的上述微小凹凸之大小，可約為被膜厚度之0.5倍以上3倍以下。
於上述步驟A中，作為可用以將被膜形成於在被成膜面上形成有微細之孔或溝槽之基體之成膜裝置的一例，可列舉圖1所示之濺鍍裝置1。
於濺鍍裝置1之真空槽10之頂壁，固定有陰極電極4，且於該陰極電極4之表面配置有靶材5。於陰極電極4連接有施加負電壓之直流電源9。
於真空槽10外之陰極電極4之背面位置，設置有包含永久磁鐵之磁路8，該磁路8構成為所形成之磁通貫通陰極電極4與靶材5，且於靶材5表面形成漏磁場。於進行濺鍍時，由該漏磁場捕捉電子，使電漿形成高密度化。
藉由對陰極電極4施加負電壓而開始進行放電，產生導入至真空槽內10之惰性氣體之電漿，並自靶材5擊出濺鍍粒子，使得濺鍍粒子到達基體7之表面，形成被膜。
作為上述靶材5，為包含用於濺鍍之公知之材質之靶材即可，該材質並無特別之限制，但由於可更充分地獲得本實施形態之效果，故較佳為含銅之銅靶材。
於真空槽10之底面，設置有基體電極6，且於該基體電極6之表面，以與靶材5近似平行之方式對向配置著基體7。
基體電極6係連接於施加高頻偏壓電力之高頻電源13。又，於基體電極6設置有藉由絕緣部11a而電性絕緣之加熱器11，且可將基體7之溫度調節為-50~600℃。
於真空槽10設置有氣體導入口2與真空排氣口3。於氣體導入口2中連接有惰性氣體等之儲氣罐，且於真空排氣口3中連接有真空泵(未圖示儲氣罐及真空泵。)。
可藉由使用上述濺鍍裝置1之公知之濺鍍法，而例如於形成有開口直徑之大小為50 nm之微細孔或微細溝槽之基體上，將膜厚為10 nm之被膜形成於基體之整個被成膜面。此時，於該微細孔或微細溝槽之內壁面上成膜之被膜的尤其內側，可產生複數個大小約為5 nm之微小凹凸。如此之微小凹凸可因該濺鍍裝置中之成膜條件，而使其大小或產生區域發生變化。
於使用上述濺鍍裝置1，於基體7之整個被成膜面進行成膜之情形時，作為其成膜條件，由於可有效形成適於本實施形態之被膜表面處理方法之被膜，故而以下情況較佳。
施加於上述靶材5之直流電力(陰極功率)，較佳為10 kW以上50 kW以下，更佳為10 kW以上35 kW以下，尤佳為10 kW以上20 kW以下。
產生上述電漿時之氣體壓力(真空槽10內之壓力)，較佳為0.001 Pa以上0.5 Pa以下，更佳為0.01 Pa以上0.25 Pa以下，尤佳為0.01 Pa以上0.1 Pa以下。
施加於上述基體7之高頻電源13之高頻電力(分級高頻功率)，較佳為0 W以上100 W以下，更佳為30 W以上80 W以下，尤佳為40 W以上60 W以下。
作為施加於上述基體7之高頻電源13之頻率，由於可有效形成適於本實施形態之被膜表面處理方法之被膜，故而較佳為1.0 MHz以上13.56 MHz以下。
上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之較佳組合係如下所述，上述陰極功率為10 kW以上50 kW以下之範圍，上述真空槽10內之壓力為0.001 Pa以上0.5 Pa以下之範圍，且上述分級高頻功率為0 W以上100 W以下之範圍。
上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之更佳組合係如下所述，上述陰極功率為10 kW以上35 kW以下之範圍，上述真空槽10內之壓力為0.01 Pa以上0.25 Pa以下之範圍，且上述分級高頻功率為30 W以上80 W以下之範圍。
上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之尤佳組合係如下所述，上述陰極功率為10 kW以上20 kW以下之範圍，上述真空槽10內之壓力為0.01 Pa以上0.1 Pa以下之範圍，且上述分級高頻功率為40 W以上60 W以下之範圍。
若為上述組合，則可更有效形成適於本實施形態之被膜表面處理方法之被膜。
<步驟B>
於本實施形態之被膜表面處理方法之步驟B中，作為對上述步驟A中經成膜之被膜之表面實施電漿處理之方法，可為如下方法：藉由使基體附近產生電漿，而一面抑制該被膜之膜減量，一面使電漿接近該被膜之表面進行表面處理，從而可使該基體之微細之孔或溝槽之內壁面上成膜之被膜上所產生之微小凹凸平坦化。
若上述步驟A中之成膜方法為濺鍍法或CVD法，則可接著上述步驟A而於相同成膜裝置內進行上述步驟B，故而較佳。
上述步驟B中所用之電漿，係藉由於具有陽極及陰極之真空槽內電離惰性氣體而產生。作為具有如此之真空槽之裝置，可使用例如圖1所示之濺鍍裝置1。
濺鍍裝置1係以近似平行地對向於基體7之方式於真空槽10內配置有靶材5。於圖1中以虛線L表示該基體7與該靶材5之中間區域。
於本實施形態之被膜表面處理方法中，較佳為上述步驟A中使用之第1電漿自該中間區域觀察，產生於靶材5側，且，上述步驟B中使用之第2電漿自該中間區域觀察，產生於基體7側。
藉由使上述第1電漿自該中間區域觀察產生於靶材5側，而使上述第2電漿位於基體7之相對附近處，使上述第1電漿易於濺鍍靶材5，使得步驟A中之濺鍍效率提高，故而可使被膜有效形成於基體7之整個被成膜面。
可藉由使上述第2電漿自該中間區域觀察產生於基體7側，而使上述第2電漿位於基體7之相對附近處，從而有效對基體7實施電漿處理。
此處，自基體7沿靶材5之方向觀察，將真空槽10之空間進行5等分，並自該基體7側起依次稱為第1區域、第2區域、第3區域、第4區域、及第5區域。上述中間區域係包含於該第3區域。
上述第1電漿，根據提高步驟A中之濺鍍效率之觀點，更佳為產生於該第4區域或第5區域，尤佳為產生於該第5區域。
上述第2電漿，根據提高步驟B中之電漿處理之上述平坦化效率的觀點，更佳為產生於該第1區域或第2區域，尤佳為產生於該第2區域。於使上述第2電漿產生於該第1區域之情形時，雖亦取決於電漿密度或實施電漿處理之時間，但存在基體7上成膜之被覆出現膜減量之虞。
該等第1電漿及第2電漿之位置係由各自之電漿之中心所屬之區域所確定。假設上述電漿跨越複數個區域而分佈，該電漿之位置亦由該電漿之中心所屬之區域所確定。
如上所述，使上述第2電漿自該中間區域觀察產生於基體7側之情形時，因本實施形態之效果優異，故較佳為以對上述基體上成膜之被膜之整個區域實施電漿處理之方式，分佈上述第2電漿。可藉由以此方式分佈電漿，而不僅對位於基體7之中心部之上述微細之孔或溝槽之被膜，而且亦對位於基體7之端部側之上述微細之孔或溝槽之被膜充分地實施電漿處理。
此處，所謂上述第2電漿分佈之範圍，係指該第2電漿以可藉由特定時間之電漿處理而使產生於被膜之上述微小凹凸平坦化之程度之電漿密度中所存在之範圍，其中上述被膜係成膜於基體7之微細之孔或溝槽之內壁面者。
又，如上所述，使上述第1電漿自該中間區域觀察產生於靶材5側，且，使上述第2電漿自該中間區域觀察產生於基體7側之情形時，由於本實施形態之效果優異，故較佳為與上述第1電漿相比，使上述第2電漿分佈於更廣之區域。
所謂上述第1電漿分佈之範圍，係指該第1電漿以可藉由特定時間之濺鍍而使上述被膜成膜於基體7之程度之電漿密度所存在之範圍。
於使利用上述濺鍍裝置1而成膜於基體7之微細之孔或溝槽之內壁面上之被膜中所產生之上述微小凹凸平坦化之情形時，作為該電漿處理條件，由於可有效進行本實施形態之被膜表面處理方法之上述微小凹凸之平坦化，故以下情況較佳。
施加於上述靶材5之直流電力(陰極功率)，較佳為0 kW以上9 kW以下，更佳為0 kW以上6 kW以下，尤佳為0 kW以上3 kW。
產生上述第2電漿時之氣體壓力(真空槽10之壓力)，較佳為1.0 Pa以上18 Pa以下，更佳為4.0 Pa以上15 Pa以下，尤佳為8.0 Pa以上12 Pa。
施加於上述基體7之高頻電源13之高頻電力(分級高頻功率)，較佳為150 W以上650 W以下，更佳為200 W以上500 W以下，尤佳為250 W以上350 W以下。
作為施加於上述基體7之高頻電源13之頻率，由於可有效進行本實施形態之被膜表面處理方法之上述微小凹凸之平坦化，故較佳為1.0 MHz以上13.56 MHz以下。
上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之較佳組合係如下所述，上述陰極功率為0 kW以上9 kW以下之範圍，上述真空槽10內之壓力為1.0 Pa以上18 Pa以下之範圍，且上述分級高頻功率為150 W以上650 W以下之範圍。
上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之更佳組合係如下所述，上述陰極功率為0 kW以上6 kW以下之範圍，上述真空槽10內之壓力為4.0 Pa以上15 Pa以下之範圍，且上述分級高頻功率為200 W以上500 W以下之範圍。
上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之尤佳組合係如下所述，上述陰極功率為0 kW以上3 kW以下之範圍，上述真空槽10內之壓力為8.0 Pa以上12 Pa以下之範圍，且上述分級高頻功率為250 W以上350 W以下之範圍。
若為上述組合，則可使具有適於本實施形態之被膜表面處理方法之電漿密度之第2電漿，產生於基體7之相對附近處，故而可更有效進行上述微小凹凸之平坦化。
又，於使利用上述濺鍍裝置1而成膜於基體7之微細之孔或溝槽之內壁面上之被膜中所產生之上述微小凹凸平坦化之情形時，由於本實施形態之效果更優異，故以下情況更佳。
當將上述步驟A、B中施加於上述靶材之直流電力Cp記作Cp(A)、Cp(B)，將上述步驟A、B中產生上述電漿時之氣體壓力P記作P(A)、P(B)，將上述步驟A、B中施加於上述基體之高頻電力Sp記作Sp(A)、Sp(B)時，高價位滿足以下之式(1)、式(2)、及式(3)：
Cp(A)>Cp(B)　…(1)
P(A)<P(B)　…(2)
Sp(A)<Sp(B)　…(3)。
即，更佳為，使上述步驟B中施加於上述靶材5之直流電力(陰極功率)小於上述步驟A中施加於上述靶材5之直流電力，使上述步驟B中產生上述電漿時之氣體壓力(真空槽10之壓力)高於上述步驟A中產生上述電漿時之氣體壓力，且，使上述步驟B中施加於上述基體7之高頻電力(分級高頻功率)高於上述步驟A中施加於上述基體7之高頻電力。
具體而言，較佳為將如下組合加以組合，即，上述步驟A中之上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之較佳組合、與上述步驟B中之上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之較佳組合。
又，更佳為將如下組合加以組合，即，上述步驟A中之上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之更佳組合、與上述步驟B中之上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍之更佳組合。
進而，尤佳為將如下組合加以組合，即，上述步驟A中之上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍的尤佳組合、與上述步驟B中之上述陰極功率、上述真空槽10內之壓力、及上述分級高頻功率各自之範圍的尤佳組合。
若為上述組合，則可使具有適於本實施形態之被膜表面處理方法之電漿密度之第2電漿，產生於基體7之相對附近處，故而可進而更有效進行上述微小凹凸之平坦化。
上述步驟B中之電漿處理時之基體溫度，由本實施形態之效果優異之觀點而言，較佳為-50℃以上550℃以下，更佳為25℃以上400℃以下，尤佳為25℃以上300℃以下。於未達上述範圍之下限值之情形時，只要於基體固持器設置冷卻裝置即可。若為上述基體溫度範圍內則容易調節基體溫度，從而可有效藉由電漿處理而使成膜於微細之孔或溝槽之內壁面之被膜平坦化。
上述步驟B中之電漿處理之時間，雖亦取決於上述內壁面之被膜之微小凹凸之程度，但較佳為以3.0秒以上60秒以下進行，更佳為以3.0秒以上40秒以下進行，尤佳為以3.0秒以上20秒以下進行。
若為上述下限值以上，則可充分進行平坦化，若為上述上限值以下，則可一面抑制被膜之膜減量一面進行平坦化。
作為上述步驟B中之惰性氣體，可應用例如公知之濺鍍法所使用之惰性氣體，可列舉氬(Ar)、氪(Kr)、氦(He)等。於成膜於基體之被膜為含銅者之情形時，由可有效進行上述被膜之平坦化之觀點而言，較佳為Ar或Kr，更佳為Ar。
其次，利用圖1所示之濺鍍裝置1，對本實施形態之被膜表面處理裝置之一例進行說明。
於圖1所示之濺鍍裝置1中具有機構α，其係對施加於與直流電源9連接之靶材5之直流電力進行控制，以使上述步驟B中之該直流電力小於上述步驟A中之該直流電力。作為該機構α，可列舉例如適當設置控制上述直流電源9之外部裝置。
又，於圖1所示之濺鍍裝置1中具有機構β，其係對產生上述電漿時之真空槽10之壓力進行控制，以使上述步驟B中之該壓力高於上述步驟A之該壓力。作為該機構β，可列舉例如適當設置對連接於真空排氣口3之真空泵進行控制之外部裝置。
再者，於圖1所示之濺鍍裝置1中具有機構γ，其係對藉由基體電極6而施加於上述基體7之高頻電力進行控制，以使上述步驟B中之該高頻電力大於上述步驟A之該高頻電力。作為該機構，可列舉例如適當設置對連接於上述基體電極6之高頻電源13進行控制之外部裝置。
[實施例]
其次，藉由實施例進而詳細說明本實施形態，但本發明並非受到該等例之限定。
實施例1~3係使用圖1所示之濺鍍裝置1，實施步驟A及步驟B。再者，上述靶材5係使用含銅之銅靶材。
於被成膜面形成有複數個開口直徑為50 nm且縱橫比為3.7之微細溝槽(Trench)之矽晶圓21上，使用圖1所示之濺鍍裝置1，成膜有含銅之被膜22(參照圖2)。於該微細溝槽之內壁面成膜有厚度約為8 nm之被膜23，尤其於內側(矽晶圓21之中心側)之內壁面之被膜23上，產生有大小約為6 nm之凹凸。
表1中表示作為該步驟A之濺鍍條件之施加於靶材5之直流電力(陰極功率)、產生電漿時之氣體壓力(真空槽10內之壓力)、施加至矽晶圓21之高頻電力(分級高頻功率)、及處理時間。又，高頻電源13之頻率係為1.0 MHz以上13.56 MHz以下，且使用Ar作為惰性氣體。於該條件下產生之第1電漿係自以真空槽10之上述虛線L所示之中間區域觀察，產生於銅靶材5側之上述第5區域。
[實施例1~3]
其次，如表2所示設定電漿產生條件，對成膜於上述矽晶圓21之含銅之被膜22之表面，分別實施不同之電漿處理，使微細溝槽之內壁面之被膜23平坦化。其結果合記於表2中，且如圖3A~3C所示。
表2中表示作為該步驟B之電漿產生條件之施加於銅靶材5之直流電力(陰極功率)、產生電漿時之氣體壓力(真空槽10內之壓力)、施加於矽晶圓21之高頻電力(分級高頻功率)、及處理時間。又，高頻電源13之頻率係為1.0 MHz以上13.56 MHz以下，且使用Ar作為惰性氣體。該條件下產生之第2電漿係自以真空槽10之上述虛線L所示之中間區域觀察，產生於矽晶圓21側之上述第2區域。又，與上述第1電漿相比，上述第2電漿分佈於更廣之區域。
藉由上述電漿處理，而使實施例1中，電漿處理前之上述被膜23成為藉由該電漿處理而平滑地平坦化之被膜24(參照圖3A)。實施例2中，電漿處理前之上述被膜23成為藉由該電漿處理而平坦化之被膜25(參照圖3B)，且上述凹凸之大小變為一半以下。實施例3中，電漿處理前之上述被膜23藉由該電漿處理而略微平坦化，但其效果有限，故電漿處理之前後上述凹凸之大小幾乎無變化(參照圖3C)。
1．．．濺鍍裝置
2．．．氣體導入口
3．．．真空排氣口
4．．．陰極電極
5．．．靶材
6．．．基體電極
7．．．基體
8．．．磁路
9．．．直流電源
10．．．真空槽
11．．．加熱器
11a．．．絕緣部
13．．．高頻電源
21．．．基體(矽晶圓)
22．．．含銅之被膜
23、24、25、26．．．微細溝槽之內壁面之被膜
L．．．虛線
圖1係可使用於本發明之態樣之被膜表面處理方法之濺鍍裝置之一例。
圖2係經被膜之微細溝槽之剖面圖。
圖3A係電漿處理後經被膜之微細溝槽之剖面圖。
圖3B係電漿處理後經被膜之微細溝槽之剖面圖。
圖3C係電漿處理後經被膜之微細溝槽之剖面圖。
21．．．基體(矽晶圓)
22．．．含銅之被膜
23．．．微細溝槽之內壁面之被膜

Claims (3)

  1. 一種被膜表面處理方法，其特徵在於包括以下步驟：使用在被成膜面上形成有微細之孔或溝槽之基體、及以與上述基體對向之方式配置有靶材之真空槽，將被膜形成於包含該孔或溝槽之內壁面及內底面之上述基體之整個面；及藉由對上述被膜之表面實施電漿處理，而將形成於上述孔或溝槽之上述內壁面之上述被膜平坦化；且於上述基體上形成上述被膜時，使第1電漿產生於從上述靶材與上述基體之中間區域觀察時的上述靶材側；於使上述被膜平坦化時，使第2電漿產生於從上述中間區域觀察時的上述基體側。
  2. 如請求項1之被膜表面處理方法，其中以對從上述基體之中心部至上述基體之端部側之成膜於上述基體之上述被膜之整個區域實施上述電漿處理之方式，使上述第2電漿分佈。
  3. 如請求項1至2中任一項之被膜表面處理方法，其中於上述基體上形成上述被膜時，將施加於上述靶材之直流電力記作Cp(A)，於使上述被膜平坦化時，將施加於上述靶材之直流電力記作Cp(B)，於上述基體上形成上述被膜時，將產生上述電漿時之氣體壓力記作P(A)，於使上述被膜平坦化時，將產生上述電漿時之氣體壓 力記作P(B)，於上述基體上形成上述被膜時，將施加於上述基體之高頻電力記作Sp(A)，於使上述被膜平坦化時，將施加於上述基體之高頻電力記作Sp(B)之情況下，滿足以下之式(1)、式(2)、及式(3)：Cp(A)>Cp(B)…(1) P(A)<P(B)…(2) Sp(A)<Sp(B)…(3)。
TW099124052A 2009-07-21 2010-07-20 被膜表面處理方法 TWI435386B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009170576 2009-07-21

Publications (2)

Publication Number Publication Date
TW201133617A TW201133617A (en) 2011-10-01
TWI435386B true TWI435386B (zh) 2014-04-21

Family

ID=43499125

Family Applications (1)

Application Number Title Priority Date Filing Date
TW099124052A TWI435386B (zh) 2009-07-21 2010-07-20 被膜表面處理方法

Country Status (6)

Country Link
US (1) US20120121818A1 (zh)
JP (1) JP5335916B2 (zh)
KR (1) KR101318240B1 (zh)
CN (1) CN102449741B (zh)
TW (1) TWI435386B (zh)
WO (1) WO2011010653A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7183624B2 (ja) * 2018-08-13 2022-12-06 富士フイルムビジネスイノベーション株式会社 半導体素子の製造方法
CN111235539B (zh) * 2020-03-10 2021-04-20 摩科斯新材料科技(苏州)有限公司 一种小孔内壁薄膜沉积方法及装置
US20210391176A1 (en) * 2020-06-16 2021-12-16 Applied Materials, Inc. Overhang reduction using pulsed bias

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06302543A (ja) * 1993-04-09 1994-10-28 Nippon Steel Corp 半導体装置の製造方法
JP3289479B2 (ja) * 1994-03-31 2002-06-04 ソニー株式会社 高融点金属層のｃｖｄ方法および半導体装置の製造方法
KR0144956B1 (ko) * 1994-06-10 1998-08-17 김광호 반도체 장치의 배선 구조 및 그 형성방법
US5918150A (en) * 1996-10-11 1999-06-29 Sharp Microelectronics Technology, Inc. Method for a chemical vapor deposition of copper on an ion prepared conductive surface
JPH1140668A (ja) * 1997-07-18 1999-02-12 Sanyo Electric Co Ltd 半導体装置の製造方法
US6593241B1 (en) * 1998-05-11 2003-07-15 Applied Materials Inc. Method of planarizing a semiconductor device using a high density plasma system
US6124203A (en) * 1998-12-07 2000-09-26 Advanced Micro Devices, Inc. Method for forming conformal barrier layers
TW504756B (en) * 2000-07-21 2002-10-01 Motorola Inc Post deposition sputtering
US6448177B1 (en) * 2001-03-27 2002-09-10 Intle Corporation Method of making a semiconductor device having a dual damascene interconnect spaced from a support structure
TW552624B (en) * 2001-05-04 2003-09-11 Tokyo Electron Ltd Ionized PVD with sequential deposition and etching
JP4589591B2 (ja) * 2002-02-05 2010-12-01 キヤノンアネルバ株式会社 金属膜作製方法及び金属膜作製装置
JP2004063556A (ja) * 2002-07-25 2004-02-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4729884B2 (ja) * 2003-09-08 2011-07-20 東京エレクトロン株式会社 プラズマエッチング方法
JP4812512B2 (ja) * 2006-05-19 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
JP2008041977A (ja) * 2006-08-08 2008-02-21 Nec Electronics Corp 半導体回路装置の製造方法
JP2009176886A (ja) * 2008-01-23 2009-08-06 Nec Electronics Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US20120121818A1 (en) 2012-05-17
KR101318240B1 (ko) 2013-10-15
JP5335916B2 (ja) 2013-11-06
KR20120027030A (ko) 2012-03-20
CN102449741A (zh) 2012-05-09
CN102449741B (zh) 2014-07-23
WO2011010653A1 (ja) 2011-01-27
TW201133617A (en) 2011-10-01
JPWO2011010653A1 (ja) 2013-01-07

Similar Documents

Publication Publication Date Title
JP5759891B2 (ja) スパッタリング装置および金属化構造体を製造する方法
CN103026462B (zh) 在高深宽比特征结构中沉积金属的方法
JP5551078B2 (ja) Ｈｉｐｉｍｓによる反応性スパッタリング
JP5249328B2 (ja) 薄膜の成膜方法
US20200048760A1 (en) High power impulse magnetron sputtering physical vapor deposition of tungsten films having improved bottom coverage
JP2013538295A (ja) 高アスペクト比特徴部に金属を堆積させる方法
TWI435386B (zh) 被膜表面處理方法
US6220204B1 (en) Film deposition method for forming copper film
JP4762187B2 (ja) マグネトロンスパッタリング装置および半導体装置の製造方法
JP2010090424A (ja) スパッタ成膜方法及びプラズマ処理装置
JP2007197840A (ja) イオン化スパッタ装置
TWI509094B (zh) 包括嵌入金屬膜的步驟之電子元件製造方法
JP2009141230A (ja) 半導体装置の製造方法および半導体装置製造用スパッタ装置
JP5693175B2 (ja) スパッタリング方法
JP5794905B2 (ja) リフロー法及び半導体装置の製造方法
TWI714984B (zh) 用於高深寬比奈米結構上的金屬非對稱沉積之設備及方法
EP4174208A1 (en) Pvd method and apparatus
JP4880495B2 (ja) 成膜装置
JP2004200401A (ja) 金属薄膜層の形成方法
KR20090010972A (ko) 박막 형성 방법 및 박막의 적층 구조
WO2011034089A1 (ja) 成膜方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees