TWI433363B - 相變記憶體之介電質網格絕緣的相變結構 - Google Patents
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Description
本發明是有關於一種硫屬材料(chalcogenide materials)型記憶裝置及其製造方法。
像是硫屬材料及類似的材料之相變(phase change)型記憶體材料以適合在積體電路(integrated circuits)中實施的準位(level)施加電流可導致非結晶狀態(amorphous state)與結晶狀態(crystalline state)之間的相變化。一般非結晶狀態的特徵為電阻高於一般結晶狀態，這點易於感測因而可指示資料。這些特徵使人對於利用可程式化電阻材料(programmable resistive material)來形成以隨機存取方式來讀取及寫入之非揮發性記憶體電路(nonvolatile memory circuits)產生興趣。
從非結晶狀態變成結晶狀態通常是較低電流的操作。在此稱為重置(reset)之從結晶狀態變成非結晶狀態通常是較高電流的操作，其中包括以短高電流密度脈衝來熔解或崩解結晶結構，之後快速地冷卻相變材料，以及淬火相變製程且容許至少一部分的相變材料穩定於非結晶狀態。
藉由縮小記憶胞的相變材料元件的大小及/或電極(electrodes)與相變材料之間的接觸面積可減少重置所需之電流的大小，因此藉由相變材料元件能以小的絕對電流值達成較高的電流密度。
然而，由於小接觸表面所產生的故障，所以嘗試縮小相變材料元件及/或電極的大小可能導致記憶胞的電性及機械可靠性問題。例如，因為鍺銻碲(Ge-Sb-Te，GST)有兩種具不同密度的穩定結晶狀態，調節兩種結晶狀態與非結晶狀態可能在介面上及在鍺銻碲(GST)材料內導致應力。
藉由對相變材料摻雜可影響引起相變所需之重置電流的大小。可將雜質摻雜於硫屬材料及其他的相變材料以修改使用摻雜的硫屬材料之記憶元件(memory elements)的導電率、轉換溫度、熔解溫度以及其他的特性。用以摻雜於硫屬材料的代表性雜質包括氮、矽、氧、氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鉭、氧化鉭、氮化鉭、鈦以及氧化鈦。例如，參閱美國專利第6,800,504號(金屬摻雜)及美國專利申請案第2005/0029502號(氮摻雜)。
Ovshinsky等人提出之美國專利第6,087,674號以及其專利母案美國專利第5,825,046號說明如何形成複合記憶體材料(composite memory material)，其中將相變材料與較高濃度的介電質材料混合以便控制複合記憶體材料的電阻。這些專利所述之複合記憶體材料的本質並不清楚，因為所述之複合材料不但是分層結構而且是混合結構。這些專利所述之介電質材料包含非常廣的範圍。
一些研究人員已經研究如何使用氧化矽摻雜於硫屬材料以便減少操作記憶裝置所需之重置電流。參閱Ryu等人在2006年發表於Electrochemical and Solid-State Letters，9(8)G259-G261之「SiO2 Incorporation Effects in
Ge2Sb2Te5 Films Prepared by Magnetron Sputtering for Phase Change Random Access Memory Devices」；Lee等人在2006年發表於Applied Physics Letters 89，163503之「Separate domain formation in Ge2Sb2Te5-SiOx mixed layer」；Czubatyj等人在2006年發表於E*PCOS06之「Current Reduction in Ovonic Memory Devices」；以及Noh等人在2006年發表於Mater.Res.Soc.Symp.Proc.第888卷之「Modification of Ge2Sb2Te5 by the Addition of SiOx for Improved Operation of Phase Change Random Access Memory」。這些參考文獻指出將較低濃度的氧化矽摻雜於鍺銻碲合金(Ge2Sb2Te5)可導致電阻的實質增加及重置電流的相對應減少。Czubatyj等人的論文指出摻雜氧化矽的鍺銻碲(GST)合金之電阻改善的飽和點在大約10體積百分比(vol%)(6.7原子百分比(at%))，並且表示已經測試過摻雜濃度多達30體積百分比的氧化矽，然而並未提供細節。Lee等人的文章說明一種出現於大約8.4原子百分比之較高的摻雜濃度的現象，其中在高溫退火(annealing)之後氧化矽呈現與鍺銻碲(GST)分離，因而形成由主要成分是氧化矽的邊界所圍繞之鍺銻碲(GST)區域。
相關研究已經進展至藉由調整相變材料的摻雜濃度以及提供極小尺寸的結構來獲得以低重置電流操作的記憶裝置。極小尺寸的相變裝置的問題之一是耐久力。尤其，當相變材料的成分因為非結晶對結晶狀態的不穩定性而隨著時間慢慢地改變時，利用相變材料製造的記憶胞
(memory cells)可能故障。例如，主動區(active region)已經被重置為一般非結晶狀態的記憶胞經過一段時間可能在此主動區中形成結晶區。若這些結晶區連接形成穿越主動區的低電阻路徑，則在讀取記憶胞時將偵測到較低的電阻狀態而導致資料錯誤。參閱Gleixner在2007年發表於tutorial.22nd NVSMW之「Phase Change Memory Reliability」。
因此本發明想要提供具有小重置電流的記憶胞並且解決上述資料保存的問題，同時解決上述電極與相變材料之間的小接觸表面的可靠性問題。
一種記憶裝置的製造方法，此方法利用摻雜氧化矽的硫屬材料來獲得改良的記憶胞。上述方法包括形成具有接觸表面的第一電極；形成有一部分與第一電極的接觸表面接觸之多結晶狀態的相變記憶體材料主體；以及形成與相變材料主體接觸之第二電極。相變記憶體材料包括摻雜介電質材料的硫屬材料。上述製程包括在相變材料主體的主動區內熔解及固化相變記憶體材料一或多次，但不干擾主動區外部的多結晶狀態。這循環在主動區中形成介電質材料的網格(mesh)，其中具有至少一個硫屬材料的區域，但不在主動區外部形成網格。上述方法已經利用摻雜氧化矽的GexSbyTez予以示範，其中x=2、y=2以及z=5，並且摻雜10至20原子百分比的氧化矽，所獲得的裝置顯示出實質的改善。然而，上述製程可推廣至其他的硫屬材料及摻雜介電質的材料，其特徵為將網格形成當作熔解及冷卻循
環的結果，多結晶狀態之縮小的晶粒尺寸，以及抑制多結晶狀態的多個結晶相當中至少一個之形成。
對於所使用的硫屬材料，其特徵為多個固態結晶相，例如GexSbyTeZ，其中x=2、y=2以及z=5，這些相包括面心立方(face-centered cubic，FCC)固態結晶相及六方最密堆積(hexagonal close-packed，HCP)固態結晶相，以其濃度足以避免在主動區外部的材料體中形成至少一種上述固態結晶相(例如六方最密堆積(HCP)固態結晶相)之介電質材料來摻雜硫屬材料。因此，相變記憶體材料所使用的硫屬材料在不摻雜介電質時其特徵為具有第一體積之第一固態結晶相(例如六方最密堆積(HCP))以及具有第二體積之第二固態結晶相(例如面心立方(FCC))，非結晶相之相變記憶體材料的體積更接近第二體積而非第一體積，其中硫屬材料中的介電質材料的濃度足以促使形成第二固態結晶相。藉由抑制六方最密堆積(HCP)相的形成，使設定狀態(set state)的結構侷限於只有或實質上只有面心立方(FCC)相，因而將減少從非結晶相轉換成結晶相所產生之體積變化量，由此改善記憶體的可靠性。並且，當侷限於只有或實質上只有面心立方(FCC)相時，設定操作將更快發生。
並且，主動區外部的多結晶狀態的相變材料是小晶粒尺寸，因而獲得更均勻的結構。
依照本發明之一種製程包括在記憶裝置上形成電路以施加設定及重置脈衝至記憶胞來寫入資料，以及藉由施加一連串的重置脈衝或一連串的設定及重置脈衝至記憶胞
在記憶胞的主動區中進行上述熔解及冷卻循環。
依照本發明之一種相變記憶裝置，包括第一電極及第二電極，以及與第一電極及第二電極接觸之相變記憶體材料主體，此相變記憶體材料包括摻雜氧化矽(或其他的介電質材料)的硫屬材料。此相變材料主體具有介於第一電極與第二電極之間之主動區(此主動區包含具有至少一個硫屬材料區域之介電質網格)，並且具有在主動區外且無介電質網格之區域，其中相變記憶體材料具有小晶粒尺寸的多結晶狀態。主動區中的介電質材料的濃度高於在主動區外且無介電質網格之區域中的介電質材料的濃度，且主動區中的硫屬材料的濃度高於在主動區外且無介電質網格之區域中的硫屬材料的濃度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明的下列說明將參考特定的實施例及方法。須知本發明不應視為侷限於特定的實施例及方法，相反地，可利用其他的特徵、元件、方法以及實施例來實施本發明。較佳實施例僅用以說明本發明，並未限定其範圍，因此本發明的權利保護範圍將由申請專利範圍予以定義。任何所屬技術領域中具有通常知識者將明瞭下列的說明可能存在各種等效及變化。各實施例中相同的元件將以相同的參考數字來表示。
在相變記憶體中，藉由使相變材料的主動區在非結晶
與結晶相之間轉換來儲存資料。圖1為具有兩種狀態(儲存單一位元的資料)之一的記憶胞的曲線圖，包括低電阻設定(程式化)狀態100及高電阻重置(抹除)狀態102，其中每一種狀態具有不重疊的電阻範圍。
低電阻設定狀態100的最高電阻R1與高電阻重置狀態102的最低電阻R2之間的差異定義用以區別處於設定狀態100的記憶胞與處於重置狀態102的記憶胞之讀取邊際(read margin)101。藉由測定記憶胞的電阻是否對應於低電阻設定狀態100或高電阻重置狀態102可測定記憶胞所儲存的資料，例如藉由測量記憶胞的電阻是否高於或低於讀取邊際101內的臨界電阻值(threshold resistance value)RSA 103。
為了可靠地區別重置狀態102與設定狀態100，維持較大的讀取邊際101很重要。然而，有人已經觀察到某些處於重置狀態102的相變記憶胞可能經歷飄忽不定的「拖尾位元(tailing bit)」效應，此效應為記憶胞的電阻經過一段時間將減少至低於臨界電阻值RSA 103，導致那些記憶胞產生資料保存問題及位元錯誤。
圖2A至圖2C是三種習知之相變記憶胞的示意圖，其中每一種具有相變材料記憶元件220(圖中以可變電阻器表示)且與例如電晶體或二極體(diode)的選擇裝置耦接。
圖2A是習知之包含場效電晶體(field effect transistor，FET)210作為選擇裝置的記憶胞200的示意圖。以第一方向延伸的字元線(word line)240與場效電晶體
(FET)210的閘極耦接，並且記憶元件220將場效電晶體(FET)210的汲極與以第二方向延伸的位元線(bit line)230耦接。
圖2B是類似於圖2A的記憶胞之記憶胞202的示意圖，除了存取裝置是雙載子接面電晶體(bipolar junction transistor，BJT)212之外，而圖2C則是類似於圖2A的記憶胞之記憶胞204的示意圖，除了存取裝置是二極體214之外。
藉由施加適合的電壓至字元線240及位元線230以引起電流穿越記憶元件220可達成讀取或寫入。所施加的電壓的準位及持續期間取決於所進行的操作，例如讀取操作或寫入操作。
在具有記憶元件220的記憶胞的重置(或抹除)操作中，將施加具適合的振幅及持續期間之重置脈衝至字元線240及位元線230以引起足以導致相變材料的主動區轉換成非結晶相之電流，藉以將相變材料設定成與重置狀態有關的電阻值範圍內的電阻。重置脈衝是較高能量的脈衝，足以至少提升記憶元件220的主動區的溫度至高於相變材料的轉換(結晶化)溫度且高於熔解溫度，因而至少將主動區置於液態。接著快速終止重置脈衝以獲得較快的淬火時間(quenching time)，主動區快速冷卻至低於轉換溫度以便至少將主動區穩定於非結晶相。
在具有記憶元件220之記憶胞的設定(或程式化)操作中，將施加具適合的振幅及持續期間之程式脈衝至字元線
240及位元線230以引起足以提升至少一部分的主動區的溫度至高於轉換溫度之電流，使得至少一部分的主動區從非結晶相轉換成結晶相，這轉換降低記憶元件220的電阻且將記憶胞設定成想要的狀態。
在具有記憶元件220之記憶胞的讀取(或感測)操作中，將施加具適合的振幅及持續期間之讀取脈衝至字元線240及位元線230以引起不使記憶元件220產生電阻狀態變化之電流。穿越記憶胞的電流取決於記憶元件220的電阻，因而取決於記憶胞所儲存的資料值。
如上所述，在陣列中某些處於高電阻重置狀態的記憶胞可能經歷拖尾位元效應，其中那些記憶胞經過一段時間將經歷電阻減少，因而導致資料保存問題及位元錯誤。
圖3及圖4繪示在重置狀態中記憶胞的拖尾位元效應之可能的早夭(early-fail)模型。因為經歷拖尾位元效應的記憶胞的初始重置電阻值高，所以小的或其他的有缺陷的主動區不被認為是可能的原因。在圖3及圖4所示之早夭模型中通常非結晶的主動區內的隨機分佈的結晶區反而將經歷成長一段時間。對於經歷拖尾位元效應的記憶胞而言，隨機排列的結晶區導致在形成穿越主動區的低電阻路徑之前需要非常微小的成長。
圖3A繪示習知之「蕈型(mushroom type)」記憶胞300，其中包括穿過介電質315延伸的第一電極314、包含相變材料的記憶元件220以及位於記憶元件220上的第二電極312。例如，第一電極314可與例如二極體或電晶體
的存取裝置的端子耦接，同時第二電極312可與位元線耦接。第一電極314的寬度316小於第二電極312及記憶元件220的寬度。因為這種寬度差異，所以在操作上鄰近第一電極314的區域有最大的電流密度，使得主動區310具有如圖所示之蕈形。
最好最小化第一電極314的寬度(在某些例子中是直徑)，以便利用穿越記憶元件220的小絕對電流值達成較高的電流密度。然而，嘗試減少第一電極314的寬度可能導致第一電極314與記憶元件220之間的介面的電性及機械可靠性問題，這是由於其間的小接觸表面。
在重置狀態中，記憶元件220具有一般非結晶的主動區310以及主動區310內的隨機分佈的結晶區320。如圖3B所示，經過一段時間主動區310內的結晶區320將經歷成長，但是不會形成穿越主動區310之完全低電阻路徑。因此，雖然圖3A及圖3B所示之記憶胞可能經歷電阻降低，但是不會經歷拖尾位元效應。
圖4A及圖4B繪示具有主動區410內的隨機分佈的結晶區420之記憶胞400，因而經過一段時間將如圖4B所示形成穿越主動區410的低電阻路徑450，導致圖4A及圖4B的記憶胞經歷拖尾位元效應。
圖5A及圖5B是記憶胞500的斷面圖，其主動區510包括富含介電質的網格(dielectric-rich mesh)512內的相變區域(phase change domains)511，記憶胞500解決上述拖尾位元及可靠性問題，並且獲得改良的資料保存、減少的位
元錯誤以及較高速的操作。
記憶胞500包括穿過介電質530延伸以接觸記憶元件516的底面之第一電極520，以及位於由摻雜介電質的相變材料主體所構成的記憶元件516上的第二電極540。第一電極520及第二電極540可包括例如氮化鈦(TiN)或氮化鉭(TaN)。另一方面，第一電極520及第二電極540每一個都可以是鎢(W)、氮化鎢(WN)、氮化鋁鈦(TiAlN)或氮化鋁鉭(TaAlN)，或者在另外的例子中包括由摻雜的矽(doped-Si)、矽(Si)、碳(C)、鍺(Ge)、鉻(Cr)、鈦(Ti)、鎢(W)、鉬(Mo)、鋁(Al)、鉭(Ta)、銅(Cu)、鉑(Pt)、銥(Ir)、鑭(La)、鎳(Ni)、氮(N)、氧(O)、釕(Ru)以及其組合所構成的群組當中選取的一個或多個成分。
在所示之實施例中，介電質530包括氮化矽(SiN)。另一方面，可使用其他的介電質材料。
在此例中，記憶元件516的相變材料包括摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料。也可使用其特徵為網格形成之其他的硫屬材料及介電質材料。從圖中可看出第一電極520的寬度522(在某些實施例中是直徑)小於記憶元件516及頂部電極540的寬度，因此電流將聚集於記憶元件516鄰近第一電極520的部分，導致如圖所示之主動區510。記憶元件516也包括主動區510外部的非主動區(inactive region)513，非主動區513是小晶粒尺寸的多結晶狀態，而且未形成介電質網格。
主動區510包括富含介電質的網格512內的相變區域
511。富含介電質的網格512的氧化矽材料濃度高於非主動區513的氧化矽材料濃度，並且相變區域511的硫屬材料濃度高於非主動區513的硫屬材料濃度。
圖5A繪示處於高電阻重置狀態的記憶胞500。在記憶胞500的重置操作中，與第一電極520及第二電極540耦接之偏壓電路(例如，參閱圖17的偏壓電路電壓及電流源1736連同控制器(controller)1734)引起電流經由記憶元件516在第一電極520與第二電極540之間流動，此電流足以在主動區510的相變區域511中引起通常非結晶相的高電阻，以便在記憶胞500中建立高電阻重置狀態。在主動區外部的非主動區513中，摻雜介電質的硫屬材料主體保持小晶粒尺寸的多結晶狀態。
圖5B繪示處於低電阻設定狀態的記憶胞500。在記憶胞500的設定操作中，與第一電極520及第二電極540耦接的偏壓電路引起電流經由記憶元件516在第一電極520與第二電極540之間流動，此電流足以在主動區510的相變區域511中引起通常結晶相的低電阻，以便在記憶胞500中建立低電阻設定狀態。處於低電阻狀態的區域的大小可不同於高電阻狀態，如圖5A及圖5B所示。然而，這尚未藉由實驗予以清楚地示範。
圖6是在圖5A的重置狀態下記憶胞500的示意圖，將參考此圖提供一種用以說明記憶胞的改良耐久力之理論。因為介電質網格512圍繞且隔離相變區域511，所以縱使通常非結晶的相變區域511內的結晶區經由某些區域
511提供低電阻路徑600，記憶胞500仍然可維持高電阻狀態。因此，介電質網格512經過一段時間將限制結晶區的再成長，並且藉以限制穿越主動區510之低電阻路徑的形成。因此明顯減少拖尾位元故障率，並且獲得改良的資料保存及減少的位元錯誤。
圖7是依照本發明之故障時間對溫度圖，且其中說明了記憶胞之改良的資料保存。線700表示包含摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料之記憶胞的測量資料的推斷，其主動區包括富含介電質的網格內的相變區域。
圖7也包括線710，此線表示包含未摻雜的鍺銻碲(GST)材料之記憶胞的測量資料的推斷。從圖7可看出，對於具有包括富含介電質的網格內的相變區域之主動區之記憶胞達成明顯改善故障時間。
圖8A及圖8B繪示根據未摻雜的鍺銻碲合金(Ge2Sb2Te5)相變材料的退火之X光繞射(x-ray diffraction，XRD)光譜資料。基於鍺銻碲(GST)的記憶體材料通常包括兩種結晶相，較低轉換溫度的面心立方(face-centered cubic，FCC)相及較高轉換溫度的六方最密堆積(hexagonal closed-packed，HCP)相，六方最密堆積(HCP)相的密度高於面心立方(FCC)相的密度。一般而言，最好不要從面心立方(FCC)相轉換成六方最密堆積(HCP)相，因為結果將減少記憶體材料體積而在記憶體材料內及在電極與記憶體材料之間的介面上產生應力。並且，面心立方(FCC)相材料
從非結晶相到結晶相的體積變化較小，因而轉換將以較高速率發生。
圖8A及圖8B繪示發生在低於400℃的退火溫度之未摻雜的鍺銻碲合金(Ge2Sb2Te5)從面心立方(FCC)相轉換成六方最密堆積(HCP)相。因為包含未摻雜的鍺銻碲合金(Ge2Sb2Te5)之記憶胞在設定操作期間可能經歷400℃或更高的溫度，所以可能由於轉換成六方最密堆積(HCP)狀態而引發記憶胞的可靠性問題。並且，轉換成六方最密堆積(HCP)相的速率比較低。
圖8A及圖8B也繪示依照本發明之摻雜10原子百分比與20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料的X光繞射(XRD)光譜資料，其中說明了摻雜的材料的結晶結構在高達400℃的退火溫度下保持面心立方(FCC)狀態。
並且，因為在圖8A及圖8B中摻雜10原子百分比與20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料的繞射峰值寬度大於未摻雜的鍺銻碲合金(Ge2Sb2Te5)的繞射峰值寬度，所以摻雜的鍺銻碲合金(Ge2Sb2Te5)的晶粒尺寸將小於未摻雜的鍺銻碲合金(Ge2Sb2Te5)的晶粒尺寸。
結果，相較於包含未摻雜的鍺銻碲合金(Ge2Sb2Te5)之記憶胞，在設定操作期間在高達400℃的溫度下退火的依照本發明之包含摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料之記憶胞避免了較高密度的六方最密堆積(HCP)狀態，因此經歷較小的機械應力，且具有較大
的可靠性及較高的切換速度(switching speed)。
先前技藝包括摻雜氮於鍺銻碲(GST)材料以修改記憶元件的特性，圖9繪示摻雜各種原子百分比氮的鍺銻碲合金(Ge2Sb2Te5)材料的X光繞射(XRD)資料。圖9說明了發生在低於400℃的退火溫度之摻雜氮的鍺銻碲合金(Ge2Sb2Te5)從面心立方(FCC)狀態轉換成六方最密堆積(HCP)。因此，相較於包含摻雜氮的鍺銻碲合金(Ge2Sb2Te5)之記憶胞，依照本發明之包含摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料之記憶胞將經歷較小的機械應力，且具有較大的可靠性及較高的速度。
圖10是依照本發明之一種製程的流程圖，並且圖11A至圖11D是依照本發明之一種製造包含摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料之記憶胞的製程的步驟，此記憶胞具有包括富含介電質的網格內的相變區域之主動區。
在步驟1000，形成具有寬度或直徑522且穿過介電質530延伸之第一電極520，因而獲得如圖11A的橫斷面圖所示之結構。在所示之實施例中，第一電極520包括氮化鈦(TiN)，且介電質530包括氮化矽(SiN)。在某些實施例中，第一電極520具有次微影寬度(sublithographic width)或直徑522。
第一電極520穿過介電質530延伸至下面的存取電路(未繪示)。藉由所屬技術領域中眾所周知的標準的製程可形成下面的存取電路，並且存取電路的元件的組態取決於
實施依照本發明之記憶胞的陣列組態。通常，存取電路可包括例如電晶體和二極體的存取裝置、字元線和源極線、導電插塞(conductive plugs)以及半導體基底(semiconductor substrate)內的摻雜區域。
例如，可利用2007年6月18日提出申請且名為「Method for Manufacturing a Phase Change Memory Device with Pillar Bottom Electrode」之美國專利申請案第11/764,678號所揭露的方法、材料以及製程來形成第一電極520及介電質層530，此專利申請案的內容將併入本案供參考。例如，可在存取電路(未繪示)的頂面上形成電極材料層，然後利用標準的光微影技術(photo lithographic techniques)在電極層上製作一層的光阻(photoresist)圖案，以便形成覆蓋第一電極520的位置的光阻的罩幕(mask)。而後，利用例如氧電漿(plasma)來修整光阻罩幕，以便形成覆蓋第一電極520的位置的次微影尺寸的罩幕結構。然後，利用修整過的光阻罩幕來蝕刻電極材料層，藉以形成具有次微影直徑522的第一電極520。之後，形成及平坦化介電質材料530，因而獲得圖11A所示之結構。
於另一例，可利用2007年9月14日提出申請且名為「Phase Change Memory Cell in Via Array with Self-Aligned,Self-Converged Bottom Electrode and Method for Manufacturing」之美國專利申請案第11/855,979號所揭露之方法、材料以及製程來形成第一電極520及介電質530，此專利申請案的內容將併入本案供參考。例如，可在
存取電路的頂面上形成介電質530，然後依序形成絕緣層與犧牲層(sacrificial layer)。而後，在犧牲層上形成其開口接近或等於用以產生罩幕的製程的最小特徵大小之罩幕，此開口位於第一電極520的位置上方。然後利用罩幕選擇性蝕刻絕緣層及犧牲層，藉以在絕緣層及犧牲層中形成通孔(via)且曝露介電質層530的頂面。在移除罩幕之後，在通孔上進行選擇性底切蝕刻(undercutting etch)，以便蝕刻絕緣層同時讓犧牲層及介電質層530完整無缺。然後在通孔中形成填充材料，其由於選擇性底切蝕刻製程而導致填充材料之自行對準的空洞(self-aligned void)形成在通孔內。之後，在填充材料上進行非等向性蝕刻製程(anisotropic etching process)以打開空洞，並且蝕刻持續到曝露介電質層530於空洞下方的區域為止，藉以形成包含通孔內的填充材料之側壁隔層(sidewall spacer)。側壁隔層具有實質上藉由空洞尺寸決定之開口尺寸，因此可能小於微影製程的最小特徵大小。然後，利用側壁隔層作為蝕刻罩幕來蝕刻介電質層530，藉以在介電質層530中形成其直徑小於最小特徵大小之開口。接著，在介電質層530的開口內形成電極層。然後進行例如化學機械研磨(chemical mechanical polishing，CMP)之平坦化製程，以移除絕緣層及犧牲層且形成第一電極520，因而獲得圖11A所示之結構。
在步驟1010，在圖11A的第一電極520及介電質530上沈積包含摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料之相變材料層1100，因而獲得圖11B所示
之結構。藉由鍺銻碲(GST)靶材的共濺鍍(co-sputtering)可實行鍺銻碲合金(Ge2Sb2Te5)及氧化矽的沈積，舉例來說，在氬氣環境下10瓦(Watts)的直流(DC)功率及具10至115瓦(Watts)的射頻(RF)功率之二氧化矽(SiO2)靶材。
然後，在步驟1020，進行退火以結晶化相變材料。在所示之實施例中，在氮氣環境下以300℃進行熱退火步驟達100秒。另一方面，因為執行完成裝置之後續的後段(back-end-of-line，BEOL)製程根據用以完成裝置的製造技術可包括高溫循環及/或熱退火步驟，所以在某些實施例中可藉由下列製程完成步驟1020的退火，並且無單獨的退火步驟被加至生產線。
接著，在步驟1030，形成第二電極540，因而獲得圖11C所示之結構。在所示之實施例中，第二電極540包括氮化鈦(TiN)。
然後，在步驟1040，進行後段(BEOL)製程以完成晶片的半導體製程步驟。後段(BEOL)製程可以是所屬技術領域中眾所周知的標準製程，並且根據實施記憶胞的晶片的組態來進行製程。通常，後段(BEOL)製程所形成的結構在包含耦接記憶胞與周邊電路的電路之晶片上可包括用於內連線之接觸窗、層間介電質以及各種金屬層。這些後段(BEOL)製程可包括在高溫沈積介電質材料，例如在400℃下的氮化矽(SiN)沈積或在500℃或更高的溫度下的高密度電漿(high density plasma，HDP)氧沈積。這些製程的結果是在裝置上形成圖17所示之控制電路及偏壓電路。
之後，在步驟1050，施加電流至陣列的記憶胞以熔解主動區，並且容許冷卻以形成介電質網格，例如利用控制電路及偏壓電路在記憶胞500上藉由重置循環(或設定/重置循環)熔解及冷卻主動區至少一次或足夠的次數以形成介電質網格。形成包括富含介電質的網格512內的相變區域511之主動區510所需之循環次數可以是例如1至100次。所獲得的結構繪示於圖11D。此循環包含施加適當的電壓脈衝至第一電極520及第二電極540以便在記憶元件中引起足以熔解主動區材料之電流，後續期間則無電流或僅有小電流以容許主動區冷卻。藉由施加一個或多個足以熔解主動區的重置脈衝或一連串的設定及重置脈衝，可利用裝置上的設定/重置電路來實施熔解/冷卻循環。此外，利用與在裝置操作期間使用的正常設定/重置循環不同的電壓準位及脈衝長度，可實施控制電路及偏壓電路以執行網格形成模式。在另外的實施例中，利用在製造期間連接晶片的生產線設備(例如測試設備)可執行熔解/冷卻循環，以便設定電壓大小及脈衝高度。
圖12至圖14也繪示包含摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料之記憶胞，其主動區包括富含介電質的網格內的相變區域。以上參考圖5A及圖5B的元件所述之材料可實施於圖12至圖14的記憶胞，因此不再重複這些材料的詳細說明。
圖12是第二記憶胞1200的斷面圖，其主動區1210包括富含介電質的網格1212內的相變區域1211。
記憶胞1200包括隔離第一電極1220與第二電極1240之介電質隔層(dielectric spacer)1215。記憶元件1216延伸跨越介電質隔層1215以接觸第一電極1220及第二電極1240，藉以定義介於第一電極1220與第二電極1240之電極間電流路徑，此路徑具有由介電質隔層1215的寬度1217所定義的路徑長度。在操作上，當電流在第一電極1220與第二電極1240之間流通且經過記憶元件1216時，主動區1210比記憶元件1216的剩餘部分1213更快變熱。
圖13是第三記憶胞1300的斷面圖，其主動區1310包括富含介電質的網格1312內的相變區域1311。
記憶胞1300包括分別在頂部1322與底面1324接觸第一電極1320與第二電極1340之柱狀(pillar)記憶元件1316。記憶元件1316的寬度1317實質上與第一電極1320及第二電極1340的寬度相同，以便定義由介電質(未繪示)所圍繞的多層柱。當在此使用時，術語「實質上」打算包括製造容忍度(manufacturing tolerance)。在操作上，當電流在第一電極1320與第二電極1340之間流通且經過記憶元件1316時，主動區1310比記憶元件的剩餘部分1313更快變熱。
圖14是第四記憶胞1400的斷面圖，其主動區1410包括富含介電質的網格1412內的相變區域1411。
記憶胞1400包括由分別在頂部與底面接觸第一電極1420與第二電極1440的介電質(未繪示)所圍繞之孔洞型記憶元件(pore-type memory element)1416。記憶元件的寬
度小於第一及第二電極的寬度，並且在操作上當電流在第一電極與第二電極之間流通且經過記憶元件時，主動區比記憶元件的剩餘部分更快變熱。
須知本發明並未侷限於在此所述之記憶胞結構，並且通常包括具有主動區的記憶胞，此主動區包括富含介電質的網格內的相變區域。
圖15A及圖15B分別是在10次循環之後於重置與設定狀態下依照本發明之一種包含摻雜氧化矽的相變材料之蕈型記憶胞的橫斷面的穿透式電子顯微鏡(transmission electron microscope，TEM)影像。圖15A及圖15B的記憶胞的形成方式如同以上參考圖10及圖11所述，因此包括摻雜10至20原子百分比氧化矽的鍺銻碲合金(Ge2Sb2Te5)材料，且具有包括富含介電質的網格內的相變區域之主動區。從圖15A及圖15B可看出在重置及設定兩種狀態下主動區的相變區域。在照片中，摻雜的相變材料在中央呈現中間灰色水平棒，在相變材料上面具有深灰色的頂部電極，並且具有穿過相變材料下方的黑棒延伸之模糊可見的底部電極柱。具有半徑恰小於膜層厚度之圓頂狀主動區經仔細檢視可看出具有不同於此主動區外部的材料主體之物理排列。相變材料的主體顯現非常均勻的邊界，其特徵為小晶粒尺寸的多結晶結構。
圖16A至圖16C是在重置狀態下圖15A及圖15B之記憶胞的其他穿透式電子顯微鏡(TEM)影像。圖16A是記憶元件的主動區(位於長方形內部)的擴展影像，其中顯示
相變區域之間的邊界。在圖16A中，可看見介電質網格內的區域。圖16B與圖16C分別是矽(Si)與氧(O)的電子能量損失能譜儀(electron energy loss spectroscopy，EELS)的影像。圖16B及圖16C顯示矽(Si)與氧(O)的位置的清楚相關性，並且顯示在圖16A中可見的相變區域邊界之間的矽(Si)與氧(O)。並且，相變區域呈現無矽(Si)及氧(O)。
圖17是依照本發明之一種包括利用記憶胞來實施的記憶體陣列(memory array)1712之積體電路1710的簡化方塊圖，所述記憶胞具有包括富含介電質的網格內的相變區域之主動區。具有讀取、設定以及重置模式的字元線解碼器(word line decoder)1714與沿著記憶體陣列1712的列排列之多條字元線1716耦接且電性通訊(electrical communication)。位元線(行)解碼器1718與沿著陣列1712的行排列之多條位元線1720電性通訊，以便讀取、設定以及重置陣列1712的相變記憶胞(未繪示)。匯流排(bus)1722提供位址(addresses)給字元線解碼器及驅動器1714及位元線解碼器(bit line decoder)1718。包含讀取、設定以及重置模式之電壓及/或電流源之方塊1724的感測電路(感測放大器(amplifiers))及資料輸入(data-in)結構經由資料匯流排1726與位元線解碼器1718耦接。資料從積體電路1710的輸入/輸出埠或積體電路1710的其他內部或外部資料源經由資料輸入線1728到方塊1724的資料輸入結構。其他的電路1730可包含於積體電路1710上，例如一般用途處理器(processor)或特殊用途電路，或者是提供陣列1712有
支援的單晶片系統(system-on-a-chip)功能之模組的組合。資料從方塊1724的感測放大器經由資料輸出線1732提供給積體電路1710的輸入/輸出埠或資料積體電路1710的其他內部或外部資料目標(data destinations)。
在此例中所實施的控制器1734利用偏壓安排狀態機來控制偏壓電路電壓及電流源1736的應用，以便應用於包含讀取、程式化、抹除、抹除驗證以及程式化驗證字元線及位元線的電壓及/或電流之偏壓安排。此外，可利用上述方式來實施熔解/冷卻循環之偏壓排列。可利用所屬技術領域中眾所周知的特殊用途邏輯電路來實施控制器1734。在另外的實施例中，控制器1734包括可在相同的積體電路上實施以執行電腦程式來控制裝置的操作之一般用途處理器。在其他的實施例，可利用特殊用途邏輯電路與一般用途處理器的組合來實施控制器1734。
如圖18所示，陣列1712的每一個記憶胞包括存取電晶體(或其他的存取裝置，例如二極體)以及具有主動區的記憶元件，此主動區包括富含介電質的網格內的相變區域。在圖18中，繪示分別具有記憶元件1840、1842、1844以及1846的四個記憶胞1830、1832、1834以及1836，代表可包括數百萬個記憶胞的陣列的小區塊。
記憶胞1830、1832、1834以及1836的每一個存取電晶體的源極共同連接源極線(source line)1854，源極線1854終止於源極線終端電路1855，例如接地端子。在其他的實施例中，存取裝置的源極線並未電性連接，而是可獨立控
制的。在某些實施例中，源極線終端電路1855可包括例如電壓源及電流源之偏壓電路，以及將除了接地以外的偏壓安排應用於源極線1854之解碼電路。
包含字元線1856、1858的多條字元線沿著第一方向平行延伸。字元線1856、1858與字元線解碼器1714電性通訊。記憶胞1830及記憶胞1834的存取電晶體的閘極連接字元線1856，並且記憶胞1832及記憶胞1836的存取電晶體的閘極共同地連接字元線1858。
包含位元線1860、1862的多條位元線以第二方向平行延伸且與位元線解碼器1718電性通訊。在所示之實施例中，將每一個記憶元件排列在相對應的存取裝置的汲極與相對應的位元線之間。另一方面，記憶元件可位於相對應的存取裝置的源極端上。
須知記憶體陣列1712並未侷限於圖18所示之陣列組態，也可使用其他的陣列組態。此外，在某些實施例中，可使用雙載子電晶體或二極體來取代金屬氧化物半導體(MOS)電晶體作為存取裝置。
在操作中，陣列1712的每一個記憶胞根據相對應的記憶元件的電阻來儲存資料。可測定上述資料值，例如藉由感測電路1724的感測放大器來比較所選擇的記憶胞的位元線電流與適合的參考電流。可將參考電流設定為預定範圍的電流對應於邏輯「0」，而不同範圍的電流則對應於邏輯「1」。
因此，可達成讀取或寫入陣列1712的記憶胞，其方
式為施加適合的電壓至字元線1858、1856之一且將位元線1860、1862之一與電壓源耦接，以使電流流經所選擇的記憶胞。例如，建立穿越所選擇的記憶胞(在此例是記憶胞1830及相對應的記憶元件1840)之電流路徑1880，其方式為施加電壓至位元線1860、字元線1856以及源極線1854，足以導通記憶胞1830的存取電晶體，且在路徑1880中引起電流從位元線1860流到源極線1854，反之亦然。所施加的電壓的準位及持續期間取決於所進行的操作，例如讀取操作或寫入操作。
在記憶胞1830的重置(或抹除)操作中，字元線解碼器1714促使提供適合的電壓脈衝給字元線1856以導通記憶胞1830的存取電晶體。位元線解碼器1718促使供應具適合的振幅及持續期間之電壓脈衝給位元線1860以引起電流流經記憶元件1840，此電流提高記憶元件1840的主動區的溫度至高於相變材料的轉換溫度且高於熔解溫度，以便將主動區的相變材料置於液態中。接著終止電流(例如藉由終止位元線1860及字元線1856上的電壓脈衝)以獲得較快的淬火時間，在主動區的相變區域中主動區冷卻至通常高電阻的非結晶相以便在記憶胞1830中建立高電阻重置狀態。重置操作也可包括多於一個脈衝，例如使用一對脈衝。
在所選擇的記憶胞1830的設定(或程式化)操作中，字元線解碼器1714促使提供適合的電壓脈衝給字元線1856以導通記憶胞1830的存取電晶體。位元線解碼器1718促
使供應具適合的振幅及持續期間之電壓脈衝給位元線1860以引起電流流經記憶元件1840，此電流脈衝足以提升主動區的溫度至高於轉換溫度，且使主動區的相變區域從通常高電阻的非結晶狀態轉換成通常低電阻的結晶狀態，這轉換降低所有的記憶元件1840的電阻，且設定記憶胞1530至低電阻狀態。
在記憶胞1830所儲存的資料值的讀取(或感測)操作中，字元線解碼器1714促使提供適合的電壓脈衝給字元線1856以導通記憶胞1830的存取電晶體。位元線解碼器1718促使供應具適合的振幅及持續期間之電壓給位元線1860以引起電流流經記憶元件1840，其不會使記憶元件產生電阻狀態變化。位元線1860上的電流及穿越記憶胞1830的電流取決於記憶胞的電阻，因而取決於與記憶胞有關的資料狀態。因此，藉由偵測記憶胞1830的電阻是否對應於高電阻狀態或低電阻狀態可測定記憶胞的資料狀態，例如藉由感測電路1724的感測放大器來比較位元線1860上的電流與適合的參考電流。
依照本發明的實施例所使用之材料包含氧化矽及鍺銻碲合金(Ge2Sb2Te5)。也可使用其他的硫屬材料。硫族元素(chalcogens)包括氧(O)、硫(S)、硒(Se)以及碲(Te)等四種元素之任一種(形成週期表(periodic table)的VIA族元素的一部分)。硫屬材料包括具有較多的正電元素或自由基(radical)之硫族元素的化合物。硫屬合金包括硫屬材料與例如過渡金屬(transition metals)的其他材料之組合。硫屬合金
通常包含元素週期表的IVA族元素當中一個或多個元素，例如鍺(Ge)及錫(Sn)。硫屬合金通常包括銻(Sb)、鎵(Ga)、銦(In)以及銀(Ag)當中一個或多個的組合。許多基於相變的記憶體材料已經在科技文獻中予以說明，其中包括下列合金：鎵(Ga)/銻(Sb)、銦(In)/銻(Sb)、銦(In)/硒(Se)、銻(Sb)/碲(Te)、鍺(Ge)/碲(Te)、鍺(Ge)/銻(Sb)/碲(Te)、銦(In)/銻(Sb)/碲(Te)、鎵(Ga)/硒(Se)/碲(Te)、錫(Sn)/銻(Sb)/碲(Te)、銦(In)/銻(Sb)/鍺(Ge)、銀(Ag)/銦(In)/銻(Sb)/碲(Te)、鍺(Ge)/錫(Sn)/銻(Sb)/碲(Te)、鍺(Ge)/銻(Sb)/硒(Se)/碲(Te)以及碲(Te)/鍺(Ge)/銻(Sb)/硫(S)。在鍺(Ge)/銻(Sb)/碲(Te)合金的族群裡，可使用廣泛範圍的合金組合。此組合的特徵可表示為TeaGebSb100(a+b)。一名研究人員已經表示最有用的合金是在沈積的材料中碲(Te)的平均濃度最好低於70%，通常低於大約60%，且一般而言其範圍從低至大約23%到高達大約58%的碲(Te)，並且最好是大約48%至58%的碲(Te)。在材料中鍺(Ge)的平均濃度高於大約5%，且其範圍從低至大約8%到高達大約30%，剩下的元素通常低於50%。鍺(Ge)的濃度範圍最好從大約8%到大約40%。在這組合中剩餘的主要構成元素是銻(Sb)。這些百分比是構成元素的原子之合計為100%的原子百分比(Ovshinsky所提出的第5,687,112號專利之第10至11行)。其他的研究人員所評估的特殊合金包括下列鍺銻碲合金：Ge2Sb2Te5、GeSb2Te4以及GeSb4Te7(參閱Noboru Yamada在1997年發表於SPIE
第3109卷第28至37頁之「Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording」)。更常見的是可將例如鉻(Cr)、鐵(Fe)、鎳(Ni)、鈮(Nb)、鈀(Pd)、鉑(Pt)之過渡金屬以及其混合物或合金與鍺(Ge)/銻(Sb)/碲(Te)組合而形成具有可程式化電阻特徵的相變合金。可能有用的記憶體材料的特定例子見於Ovshinsky所提出的第5,687,112號專利之第11至13行，其例子特此併入本案供參考。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧設定狀態
101‧‧‧讀取邊際
102‧‧‧重置狀態
103、RSA‧‧‧臨界電阻值
200、202、204、300、400、500、1200、1300、1400、1830、1832、1834、1836‧‧‧記憶胞
210‧‧‧場效電晶體
212‧‧‧雙載子接面電晶體
214‧‧‧二極體
220、516、1216、1316、1416、1840、1842、1844、1846‧‧‧記憶元件
230、1720、1860、1862‧‧‧位元線
240、1716、1856、1858‧‧‧字元線
310、410、510、1210、1310、1410‧‧‧主動區
312、540、1240、1340、1440‧‧‧第二電極
314、520、1220、1320、1420‧‧‧第一電極
315、530‧‧‧介電質
316、522、1217、1317‧‧‧寬度
320、420‧‧‧結晶區
450、600‧‧‧低電阻路徑
511、1211、1311、1411‧‧‧相變區域
512、1212、1312、1412‧‧‧富含介電質的網格
513‧‧‧非主動區
700、710‧‧‧線
1000、1010、1020、1030、1040、1050‧‧‧步驟
1100‧‧‧相變材料層
1213、1313‧‧‧剩餘部分
1215‧‧‧介電質隔層
1322‧‧‧頂面
1324‧‧‧底面
1710‧‧‧積體電路
1712‧‧‧記憶體陣列
1714‧‧‧字元線解碼器
1718‧‧‧位元線解碼器
1722‧‧‧匯流排
1724‧‧‧感測電路
1726‧‧‧資料匯流排
1728‧‧‧資料輸入線
1730‧‧‧其他的電路
1732‧‧‧資料輸出線
1734‧‧‧控制器
1736‧‧‧偏壓電路電壓及電流源
1854‧‧‧源極線
1855‧‧‧源極線終端電路
1880‧‧‧電流路徑
R1‧‧‧低電阻設定狀態的最高電阻
R2‧‧‧高電阻重置狀態的最低電阻
圖1是一種相變記憶胞之記憶狀態的電阻分佈圖。
圖2A至圖2C是一種包含各種存取裝置的相變記憶裝置的示意圖。
圖3A及圖3B是習知之一種具有主動區的蕈狀(mushroom style)記憶胞，此主動區通常是具有結晶塊的非結晶相。
圖4A及圖4B是習知之一種具有主動區的蕈狀記憶胞，此主動區通常是具有一起成長導致故障模式之結晶塊的非結晶相。
圖5A及圖5B分別是在設定與重置狀態下依照本發明之一實施例之一種具有主動區的蕈狀記憶胞，此主動區包
含具有相變材料區域的介電質網格。
圖6是在重置狀態下依照本發明之一實施例之一種記憶胞的主動區的示意圖，此主動區具有以介電質材料薄層隔離來避免圖4A及圖4B所述之故障模式的相變材料區域。
圖7是藉由依照本發明之一實施例之一種記憶胞達成之改良的資料保存。
圖8A及圖8B是依照本發明之一實施例之一種X光繞射(x-ray diffraction，XRD)光譜資料，其中顯示抑制具有摻雜氧化矽的鍺銻碲(GST)的六方最密堆積(HCP)結晶相。
圖9是一種用以比較之摻雜氮的鍺銻碲(GST)相變材料的X光繞射(XRD)光譜資料，其中顯示未抑制任一結晶相。
圖10是依照本發明之一實施例之一種製程的簡化流程圖。
圖11A至圖11D是依照本發明之一實施例之一種形成在主動區中具有介電質網格之記憶胞的製程的步驟。
圖12是依照本發明之一實施例之一種在主動區中使用具有介電質網格之相變材料的橋型記憶胞結構。
圖13是依照本發明之一實施例之一種在主動區中使用具有介電質網格之相變材料的「主動通孔(active in via)」型記憶胞結構。
圖14是依照本發明之一實施例之一種在主動區中使用具有介電質網格之相變材料的孔洞型記憶胞結構。
圖15A及圖15B分別是在重置與設定狀態下依照本發明之一實施例之一種包含摻雜氧化矽的鍺銻碲(GST)之蕈型記憶胞的橫斷面的穿透式電子顯微鏡(TEM)影像。
圖16A至圖16C是在重置狀態下圖15A及圖15B之記憶胞的穿透式電子顯微鏡(TEM)影像，其中圖16A是記憶元件的主動區(位於長方形內部)的擴展影像，而圖16B與圖16C則分別是矽與氧的電子能量損失能譜儀(EELS)的影像。
圖17是依照本發明之一實施例之一種包含相變記憶胞的積體電路記憶裝置的簡化方塊圖。
圖18是依照本發明之一實施例之一種包含相變記憶胞的記憶體陣列的簡化電路圖。
1000、1010、1020、1030、1040、1050‧‧‧步驟
Claims (22)
- 一種記憶裝置的製造方法，包括：形成第一電極及第二電極；在所述第一電極與所述第二電極之間形成主體，所述主體由相變記憶體材料形成，所述相變記憶體材料包括摻雜介電質材料的硫屬材料，所述介電質材料在所述硫屬材料中的含量介於10原子百分比至20原子百分比之間；以及所述主體在所述第一電極與所述第二電極之間具有主動區，並且具有在所述主動區外且無介電質網格之區域，所述主動區包括具有至少一個硫屬材料區域之所述介電質網格，所述介電質網格是藉由熔解及冷卻所述主動區至少一次而形成，其中所述主動區中的所述介電質材料的濃度高於在所述主動區外且無所述介電質網格之區域中的所述介電質材料的濃度，且所述主動區中的所述硫屬材料的濃度高於在所述主動區外且無所述介電質網格之區域中的所述硫屬材料的濃度。
- 如申請專利範圍第1項所述之記憶裝置的製造方法，更包括：形成多結晶狀態的所述主體，其中包括與所述第一電極接觸的部分，所述相變記憶體材料包括摻雜所述介電質材料的所述硫屬材料；以及在所述主體的所述主動區內熔解及固化所述相變記 憶體材料至少一次，但是不會干擾在所述主動區外的所述多結晶狀態，因而在所述主動區中形成具有至少一個所述硫屬材料的區域之所述介電質材料的所述網格。
- 如申請專利範圍第1項所述之記憶裝置的製造方法，其中所述相變記憶體材料所使用的所述硫屬材料在不摻雜所述介電質材料時其特徵為具有第一體積的第一固態結晶相及具有第二體積的第二固態結晶相，所述相變記憶體材料具有較接近所述第二體積而非所述第一體積之非結晶相體積，其中所述硫屬材料中之所述介電質材料的濃度足以促使形成所述第二固態結晶相。
- 如申請專利範圍第3項所述之記憶裝置的製造方法，其中所述第一固態結晶相是六方最密堆積相，並且所述第二固態結晶相是面心立方相。
- 如申請專利範圍第1項所述之記憶裝置的製造方法，其中所述相變記憶體材料所使用的所述硫屬材料在不摻雜所述介電質材料時其特徵為多種固態結晶相，其中所述硫屬材料中之所述介電質材料的濃度足以避免在所述主動區中形成至少一種所述固態結晶相。
- 如申請專利範圍第1項所述之記憶裝置的製造方法，其中所述相變記憶體材料所使用的所述硫屬材料在不摻雜所述介電質材料時其特徵為多種固態結晶相，其中所述硫屬材料中之所述介電質材料的濃度足以避免在所述主動區外形成至少一種所述固態結晶相。
- 如申請專利範圍第1項所述之記憶裝置的製造方 法，其中所述硫屬材料中之所述介電質材料是氧化矽，所述介電質材料的濃度在10至20原子百分比的範圍內。
- 如申請專利範圍第2項所述之記憶裝置的製造方法，更包括在所述記憶裝置上形成電路以跨越所述第一電極與所述第二電極施加設定脈衝及重置脈衝來寫入資料，以及藉由跨越所述第一電極與所述第二電極施加重置脈衝來執行所述熔解及所述固化。
- 如申請專利範圍第2項所述之記憶裝置的製造方法，更包括在所述記憶裝置上形成電路以跨越所述第一電極與所述第二電極施加設定脈衝及重置脈衝來寫入資料，以及藉由跨越所述第一電極與所述第二電極施加設定脈衝及重置脈衝來執行所述熔解及所述固化。
- 如申請專利範圍第1項所述之記憶裝置的製造方法，其中所述相變記憶體材料所使用的所述硫屬材料包括GexSbyTez。
- 如申請專利範圍第1項所述之記憶裝置的製造方法，其中所述相變記憶體材料所使用的所述硫屬材料包括GexSbyTez，其中x=2、y=2以及z=5，並且其中所述硫屬材料中之所述介電質材料是氧化矽，所述介電質材料的濃度在10至20原子百分比的範圍內。
- 一種相變記憶裝置，包括：第一電極及第二電極；主體，由相變記憶體材料形成，位於所述第一電極與所述第二電極之間，所述相變記憶體材料包括摻雜介電質 材料的硫屬材料，所述介電質材料在所述硫屬材料中的含量介於10原子百分比至20原子百分比之間；以及所述主體在所述第一電極與所述第二電極之間具有主動區，並且具有在所述主動區外且無介電質網格之區域，所述主動區包括具有至少一個硫屬材料區域之所述介電質網格，其中所述主動區中的所述介電質材料的濃度高於在所述主動區外且無所述介電質網格之區域中的所述介電質材料的濃度，且所述主動區中的所述硫屬材料的濃度高於在所述主動區外且無所述介電質網格之區域中的所述硫屬材料的濃度。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述相變記憶體材料所使用的所述硫屬材料在不摻雜所述介電質材料時其特徵為具有第一體積的第一固態結晶相及具有第二體積的第二固態結晶相，所述相變記憶體材料具有較接近所述第二體積而非所述第一體積之非結晶相體積，其中所述硫屬材料中之所述介電質材料的濃度足以促使形成所述第二固態結晶相。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述第一固態結晶相是六方最密堆積相，並且所述第二固態結晶相是面心立方相。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述相變記憶體材料所使用的所述硫屬材料在不摻雜所述介電質材料時其特徵為多種固態結晶相，其中所述硫屬 材料中之所述介電質材料的濃度足以避免在所述主動區中形成至少一種所述固態結晶相。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述相變記憶體材料所使用的所述硫屬材料在不摻雜所述介電質材料時其特徵為多種固態結晶相，其中所述硫屬材料中之所述介電質材料的濃度足以避免在所述主動區外形成至少一種所述固態結晶相。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述硫屬材料中之所述介電質材料是氧化矽，所述介電質材料的濃度在10至20原子百分比的範圍內。
- 如申請專利範圍第12項所述之相變記憶裝置，更包括位於所述相變記憶裝置上的電路，所述電路跨越所述第一電極與所述第二電極施加設定脈衝及重置脈衝來寫入資料，以及藉由跨越所述第一電極與所述第二電極施加至少一個重置脈衝來熔解及固化所述主動區。
- 如申請專利範圍第12項所述之相變記憶裝置，更包括位於所述相變記憶裝置上的電路，所述電路跨越所述第一電極與所述第二電極施加設定脈衝及重置脈衝來寫入資料，以及藉由跨越所述第一電極與所述第二電極施加至少一個設定脈衝及至少一個重置脈衝來熔解及固化所述主動區。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述相變記憶體材料所使用的所述硫屬材料包括GexSbyTez。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述相變記憶體材料所使用的所述硫屬材料包括GexSbyTez，其中x=2、y=2以及z=5，並且其中所述介電質材料是氧化矽，所述介電質材料的濃度在10至20原子百分比的範圍內。
- 如申請專利範圍第12項所述之相變記憶裝置，其中所述硫屬材料在所述主動區外具有多結晶狀態。
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