TWI429158B - 負電壓保護之電子系統、資料通信系統與方法 - Google Patents

Description

負電壓保護之電子系統、資料通信系統與方法 相互參照的相關申請案

本申請案於此主張於2009年10月7日提出申請，案名「CMOS開關的負電壓偵測及箝制」的美國暫時專利申請案第61/249,362號(代理人文件編號SE-2720-AN)的權益。美國暫時專利申請案第61/249,362號並於此併入做為參考。

本發明一般係有關於互補金屬氧化物半導體(CMOS，Complementary Metal-Oxide Semiconductor)積體電路(IC)開關，特別是針對CMOS IC的負電壓偵測及保護電路。

開關可以被用於各種應用中，其中，到達/來自該等開關的輸入/輸出(I/Os)會透過電纜而被連接至外部的電壓源，由於電纜插頭的高通用性以及可交換性，電纜有可能會因錯誤的操作而被***不適當的電壓源中，舉例而言，若被連接至一開關的一I/O終端的一電纜被***一負電壓源時，則就會有過量的電流產生，且其將會損害連接至該開關的其他終端(例如，在該開關的下游側上)的電子電路。

本發明的實施例可以快速地偵測到位於一開關的一終端處的一負電壓，並且，可以將該開關關閉，以保護耦接至該開關的一第二終端的電路系統，藉此，本發明的實施例可以在不需要一負電荷幫浦、或負電源供給的情形下而致能對所使用之開關的負電壓保護。

在接下來的詳細敘述中，是以形成敘述的一部份且利用特殊舉例實施例來進行顯示的所附圖式而作為參考，然而，可以理解的是，也可以採用其他的實施例，並且，也可以進行邏輯上、機械上、以及電性上的改變，再者，在所繪圖式以及說明書中所呈現的方法並非被建構來限制個別動作的執行順序，因此，接下來的詳細敘述也並非是著眼於限制而進行建構。

第1圖是顯示利用開關104的系統100的實施例的方塊圖，在實施例中，開關104是一積體電路(IC)開關。請參閱第1圖，系統100包括一連接器102，一開關104，以及一電子電路106，其中，開關104包括一負電壓偵測/保護單元108，以及一電晶體開關110，再者，第1圖亦顯示一主機系統112，其藉由一線路114而連接至連接器102的一輸入/輸出終端，舉例而言，該線路114可以是在系統100外部的電纜，另外，主機系統112可以是個人電腦(PC)，一般用途電腦，網路電腦或伺服器，或音頻系統、視頻系統、混合媒體系統，或可用來經由開關104而與電子電路進行溝通的任何型態數位或類比通信系統。

連接器102的輸入/輸出終端是利用線路116而被連接至電晶體開關110的一第一輸入/輸出終端，以及利用線路118而被連接至負電壓偵測/保護單元108的一輸入，而電晶體開關110的一第二輸入/輸出終端則是利用線路122而被連接至電子電路106的一輸入/輸出終端，另外，負電壓偵測/保護單元的一輸出是利用線路120而被連接至電晶體開關120的一控制終端，正如所示，透過電晶體開關110以及電纜114，連接器102可以被用來將電子電路106耦接至一外部系統，例如，舉例而言，主機系統112。

在操作時，連接器102會直接、或間接地(例如，透過電纜114)被***包括一信號及/或電壓源的主機系統112的一連接器中，舉例而言，若連接器102被***包括一電壓源的主機系統112的一連接器中，且該連接器、或電壓源的資料終端被反向時，負電壓偵測/保護單元108就會在耦接至電晶體開關110的輸入/輸出開關的線路116上偵測到負電壓。然後，負電壓偵測/保護單元108會產生以及輸出適當的信號電壓以作為回應，並經由線路120傳送至電晶體開關110的一控制輸入。接著，電晶體開關110會回應在線路120上接收到的信號電壓而阻擋電流，並有效地開啟電晶體開關110的接觸。因此，藉由快速地偵測負輸入電壓以及關閉該電晶體開關110，就可以讓開關104被致能於保護電子電路106。

第2圖顯示利用開關204(例如，一積體電路)的系統200的一實施例的方塊圖。舉例而言，系統200可以被用來實行在第1圖中所顯示的系統100。請參閱第2圖，系統200包括一連接器202，一開關204，以及一可攜式媒體裝置206。在一實施例中，連接器202可以實施為採用一通用序列匯流排(USB)連接器，以及開關204可以實施為採用一類比互補金屬氧化物半導體(CMOS，Complementary Metal-Oxide Semiconductor)開關。開關204包括一邏輯電路208，一電壓偵測/保護電路210，以及一電晶體開關212。可攜式媒體裝置206包括一微控制器214，一第一收發器216，一第二收發器218，連接至該第一收發器216的一第一資料儲存單元220，以及連接至該第二收發器218的一第二資料儲存單元222。舉例而言，可攜式媒體裝置206可以是會儲存以及回播(plays back)數位視頻、數位音頻、或來自一個人電腦(PC)或其他資料儲存裝置的數位內容的一可攜式裝置。在一些實施例中，開關204可以是在應用及/或產品中的USB開關、音頻開關、視頻開關、數位資料開關、或一般目的開關。而就此而言，連接器202則是可以實施為分別採用USB連接器，音頻連接器，視頻連接器，資料連接器、或是一般目的連接器。

在一實施例中，連接器202的第一終端(VBUS)是藉由線路202a而被連接至微控制器214的第一I/O終端。一第二終端(D-)是藉由線路202b而被連接至電壓偵測/保護電路210的第一終端(D-)以及電晶體開關212的第一接觸。第三終端(D+)是藉由線路202c而被連接至電壓偵測/保護電路210的第二終端(D+)以及電晶體開關212的第二接觸。第四終端(GND)是藉由線路202d而被連接至開關204的接地終端，並且，電壓偵測/保護電路210的輸出終端是藉由線路209而被連接至邏輯電路208的輸入，再者，在一實施例中，複數條線路202a-202d可以是會集合在一起形成電纜(例如，USB電纜、音頻電纜、視頻電纜、資料電纜、或是混合媒體電纜)的電流傳導電線。在其他的實施例中，線路202a-202d中每一個都是分開的傳導電線(例如，在印刷電路板上的傳導線)。

在操作時，連接器202會直接、或間接地(例如，透過電纜延長器)被***包括訊號及/或電壓源的連接器中，舉例而言，若連接器202被***包括電壓源的連接器中，且該連接器的、或電壓源的D+以及D-終端被反向(reversed)時，則電壓偵測/保護電路210就會在線路202c上及開關204的終端D+偵測負電壓。電壓偵測/保護電路210產生以及輸出適當的訊號電壓(例如，OUT)以作為回應，此訊號電壓會在線路209上被傳送至邏輯電路208的輸入。為了回應在線路209上接收到該訊號電壓，邏輯電路208會產生以及輸出控制訊號電壓至電晶體開關212的輸入，以阻擋電流以及有效地開啟該開關的該等接觸。因此，藉由快速地偵測負輸入電壓以及關閉該電晶體開關，就可以讓開關204被致能於保護可攜式媒體裝置106。

第3圖顯示開關300的實施例的方塊圖，舉例而言，開關300可以採用在第1圖中所顯示的開關104、或是在第2圖中所顯示的開關204。在一實施例中，開關300是被製造在單獨的半導體晶片上。在一些實施例中，開關300會使用被形成為複數個半導體裝置的零件。在一實施例中，開關300會包括N通道電晶體開關，例如，舉例而言，利用一三重井(triple-well)半導體製造程序所形成的N通道場效電晶體(NFET，N-channel Field Effect Transistor)開關。

請參閱第3圖，開關300包括一驅動器電路302，一電晶體開關304，一感測電路306，一控制邏輯電路308，以及一電阻器310。驅動器電路302的第一輸出是藉由線路312而被連接至電晶體開關304的閘極，驅動器電路302的第二輸出是藉由線路314而被連接至電晶體開關304的有效源極(effective source)以及藉由線路316而被連接至感測電路306的輸入。電晶體開關304的源極會被耦接至該開關的電路系統下游(需要注意的是，在MOSFET開關中，相較於在閘極上的電壓，源極以及汲極的真實位置可以依據在這些電極上的電壓極性而被反向或交換，所以，就這方面而言，源極可以比在N通道開關中的汲極更負(negative))，另外，感測電路306的輸出是藉由線路318而被連接至控制邏輯電路308的第一輸入，控制邏輯電路308的第二輸入是藉由線路319而被連接至被用來控制開關300的on/off狀態的一終端(ON)。控制邏輯電路308的第一輸出是藉由線路320而被連接至驅動器電路302的第一輸入，第二輸出是藉由線路322而被連接至驅動器電路302的第二輸入，以及第三輸出是藉由線路324而被連接至驅動器電路302的第三輸入。

在一實施例中，電阻器310被連接在N通道電晶體開關304的P井主體(P-well body)以及電路接地之間，該電路接地於該開關的該P井主體上產生一偏壓。若在該開關的該P井主體上的偏壓被下拉至一負電位(例如，低於電路接地)時，則電阻器310的數值就會被選擇來阻擋通過電晶體開關304的電流。就此而言，若在其P井主體上的電壓是負值時，則電晶體開關304會被調整為關閉。

在操作時，若感測電路306在線路316上偵測到負電壓(例如，在第2圖中的開關204的該D+終端處)時，感測電路306會產生以及輸出耦接至控制邏輯電路308的一訊號電壓，OUT。而作為回應，控制邏輯電路308則是會產生以及輸出耦接至驅動器電路302的複數個訊號電壓，INB，EN，以及NEGOV。作為回應，驅動器電路302會產生以及輸出耦接至電晶體開關304的閘極的一訊號電壓，NGATE。根據NGATE訊號電壓的狀態(之後會依據第6圖而進行敘述)，電晶體開關304會被致能於阻擋電流的通過，並在感測電路306於線路316上偵測到一負電壓時關閉。

第4圖是顯示感測電路400的實施例的電路圖，其可以被用來實行在第3圖中所顯示的感測電路306，另外，舉例而言，感測電路400也可以被用來實行在第1圖中所顯示的負電壓偵測/保護單元108，或是在第2圖中所顯示的電壓偵測/保護單元210。請參閱第4圖，感測電路400包括一第一NFET電晶體402，以及一第二NFET電晶體404。在一實施例中，每一個電晶體402，404都是一三重井NFET或N通道裝置，電晶體402的源極會被連接至電晶體404的汲極，以形成一級聯/疊接架構(cascaded/cascoded configuration)，以及它們的閘極會被連接至電路接地。電晶體402的汲極會被連接至第一節點406以及上拉電阻器(pull-up resistor)408的一終端，以及電阻器408的第二終端會被連接至供給電壓，VDD。電晶體404的源極會被連接至終端410(IN)，以及電晶體404的P井主體會被連接至第二電阻器412的一終端。電阻器412的第二終端會被連接至電路接地。舉例而言，顯示在第4圖中的終端(IN)可以是連接至在第3圖中所顯示的線路316(IN)的一終端。

在一實施例中，該等級聯/疊接電晶體402，404的該等主體終端會被連接至相對的供給電壓，以消除在這些電晶體的該等P井主體中的不適當寄生二極體動作(parasitic diode action)。每一個NFET電晶體402，404的P井主體以及其分別的N+源極(或汲極)會形成寄生二極體，其可以在該源極(或汲極)低於接地電位時產生正向偏壓(forward-biased)。因此，若在終端410上偵測到負電壓時，電阻器412會被用來限制電流流入電晶體404的該源極終端。

節點406會被連接至第一PFET(例如，P通道)電晶體414、第三NFET電晶體416、以及第四NFET電晶體418分別的閘極。電晶體414的源極會被連接至參考電壓，VREF，以及其汲極會被連接至電晶體416的汲極以及第二節點422。電晶體416的源極會被連接至第五NFET電晶體420的汲極，以及電晶體420的源極會被連接至電路接地。電晶體420的閘極會被連接至其汲極。因此，電晶體414以及416是被建構來作用為一對反相器，以及電晶體420是被建構來作用為二極體。正如所顯示的建構方式，電晶體420(例如，二極體)會被用來限制NFET電晶體416的閘源電壓(VGS，gate-to-source voltage)。

節點422會被連接至第六NFET電晶體424的閘極，電晶體424的汲極會被連接至第二PFET電晶體426的汲極以及第三節點428。電晶體426的源極會被連接至參考電壓，VREF，以及電晶體424的源極會被連接至電路接地。電晶體426的閘極會被連接至第四節點430，電晶體426的汲極會被連接至第三PFET電晶體432的閘極，以及電晶體432的汲極會被連接至電晶體426的閘極。節點428會將電晶體426的汲極連接至電晶體432的閘極，以及節點430會將電晶體432的汲極連接至電晶體426的閘極。電晶體432的源極會被連接至參考電壓，以及電晶體418的源極會被連接至電路接地，而正如所示，電晶體424以及418是被建構來作用為差分對(differential pair)，其會利用交叉耦接的(cross-coupled)電晶體426，432作為負載。

額外地，節點430會被連接至一PFET電晶體434的閘極以及一NFET電晶體436的閘極。電晶體434的源極會被連接至該供給電壓，VDD，以及電晶體436的源極會被連接至電路接地。電晶體434的汲極會被連接至電晶體436的汲極以及輸出終端438(OUT)。舉例而言，顯示在第4圖中的終端438(OUT)可以是連接至第3圖中所顯示的線路318的一終端。

需要注意的是，在一些實施例中，每一個PFET電晶體414，426，以及432的源極都可以被連接至該供給電壓，VDD。然而，正如在第4圖中所示，為了最大化感測電路400的電壓掌控能力，每一個電晶體414，426以及432的源極都會被連接至參考電壓，VREF，而其則是比供給電壓，VDD，的數值更低的一內部產生正電壓。另外，正如先前所敘述，雖然在一實施例中，電晶體402，404是三重井NFET、或N通道裝置，然而，其他的NFET電晶體416，418，420，424以及436則是可以被實施為利用標準的(例如，非三重井)或三重井裝置。

在正常操作情況下，在線路410上的電壓(IN)會是介於零(GND)以及供給電壓，VDD，之間的一正數值。因此，級聯/疊接電晶體402以及404會被關閉，以及節點406會在該供給電壓，VDD，處產生偏壓。接著，電晶體414，416形成的反相器對的輸出(節點422)會被拉低。該對反相器的輸入以及輸出會被連接來驅動電晶體424，418的該差分對。因此，節點430會被拉低至接地電位(GND)，以及節點428會被拉高至參考電壓，VREF，交叉耦接的電晶體426，432會被用來將節點406以及422處的電壓閂鎖(latch)為穩定狀態。因此，在前述的偏壓狀態下，在終端438(OUT)處有高的輸出電壓。

然而，若在線路410上的電壓IN降至負的數值(低於接地)，也就是在上下文中的不正常操作狀態時，則電晶體402以及404就會開始傳導。因為上拉電阻器408的阻抗數值相對為高，所以在節點406的電壓會被拉低。因此，在節點422的電壓會被上拉至參考電壓，VREF，並接著會切換交叉耦接閂鎖，電晶體426，432的狀態。因此，若是在線路410上的電壓(IN)被拉至負的電位時，在終端438(OUT)處的輸出電壓就會被拉低至接地電位。需要注意的是，可以理解感測電路400的切換點是可以藉由選擇用於上拉電阻器408的適當阻抗數值，以及用於在第4圖中所顯示的該等電晶體的適當寬度及通道尺寸而進行調整。

第5圖是顯示一控制邏輯電路500的一實施例的一電路圖，其可以被用來實行在第3圖中所顯示的控制邏輯電路308。另外，舉例而言，控制邏輯電路500也可被用來實行在第2圖中所顯示的邏輯電路208。請參閱第5圖，控制邏輯電路500包括一第一輸入終端(ON)，其藉由一線路502而被連接至一AND閘極504的一第一輸入。舉例而言，該第一輸入終端(ON)可以被連接至顯示於第3圖中的線路319。AND閘極504的輸出是藉由一線路505而被連接至第一位準偏移器506的輸入。位準偏移器506的輸出藉由線路508而連接到控制邏輯電路500的一第一輸出終端(INB)。

控制邏輯電路500亦包括一第二輸入終端(OUT)，其藉由一線路510而連接至一第一反相器512的輸入。舉例而言，該第二輸入終端(OUT)可以被連接至顯示於第4圖中的終端438，或是顯示於第3圖中的線路318。反相器512的輸出是藉由一線路513而被連接至第二反相器514的輸入。反相器514的輸出是藉由一線路516而被連接至AND閘極504的該第二輸入，以及藉由一線路518而被連接至一第二位準偏移器(level shifter)520的一輸入。位準偏移器520的輸出是藉由一線路522而被連接至控制邏輯電路500的一第二輸出終端(EN)。

額外地，該第二輸入終端(OUT)是藉由一線路524而被連接至一第三反相器526的輸入。反相器526的輸出是藉由一線路528而被連接至控制邏輯電路500的一第三輸出終端(NEGOV)。另外，每一個位準偏移器506、520會被調適來接收一偏移控制電壓(6V_CP或VDD)，以用來將於該位準偏移器506、520的分別輸入IN處所接收的電壓的位準偏移至該等電壓位準VDD、或6V_CP的其中之一。

在操作中，控制邏輯電路500會被致能而接收該等輸入電壓ON、OUT，以及產生與輸出該等電壓INB、EN、及/或NEGOV。就此方面而言，表1(下方)是列出關連於控制邏輯電路500的邏輯功能的可能數值的一示範性真值表(truth table)：

舉例而言，請參閱表1，若控制邏輯電路500接收了一第一輸入電壓ON以及一第二輸入電壓OUT，控制邏輯電路500就會輸出該等電壓INB、EN。作為另一個例子，若控制邏輯電路500接收了一第一輸入電壓ON並且沒有接收第二輸入電壓OUT，則控制邏輯電路500就會輸出電壓NEGOV。

第6圖是顯示一驅動器電路600的一實施例的一電路圖，其可被用來實行在第3圖中所顯示的該驅動器電路302。另外，舉例而言，驅動器電路600也可以被實行在第2圖所顯示的開關204之中(例如，作為邏輯電路208的一零件部分、或是電晶體開關212的一零件部分)。在第1圖中，驅動器電路600可以被實行於開關104之中、作為負電壓偵測/保護單元108的一零件部分、或是電晶體開關110的一零件部分。請參閱第6圖，驅動器電路600包括一第一輸入終端(INB)602、一第二輸入終端(EN)604、以及一第三輸入終端(NEGOV)606。舉例而言，輸入終端602、604、以及606可以分別被連接至在第3圖中所顯示的線路320、322、以及324。

第一輸入終端(INB)602會被連接至一第一反相緩衝器608的訊號輸入，該第一反相緩衝器608的輸出會被連接至一第二反相緩衝器610的訊號輸入，以及一第二參考電壓6V_CP會被連接至第一以及第二反相緩衝器608、610的分別電壓供給終端。第二反相緩衝器610的輸出會被連接至一第三反相緩衝器612以及一第四反相緩衝器614的分別訊號輸入。該參考電壓VREF會被連接至第三反相緩衝器612的該電壓供給終端，以及該第二參考電壓6V_CP會被連接至第四反相緩衝器614的該電壓供給終端。再者，第二輸入終端(EN)604會被連接至一第五反相緩衝器615的訊號輸入，以及該第二參考電壓6V_CP會被連接至第五反相緩衝器615的該電壓供給終端。

第五反相緩衝器615的輸出會被連接至一第一P通道電晶體616的閘極，第四反相緩衝器614的輸出會被連接至一第二P通道電晶體618的閘極，以及第三反相緩衝器612的輸出會被連接至一第三P通道電晶體620的閘極。第一P通道電晶體616的源極會被連接至該第二參考電壓6V_CP以及其汲極會被連接至第二P通道電晶體618的源極。相似地，第二P通道618的汲極會被連接至第三P通道電晶體620的源極。正如所示，該等P通道電晶體616、618、620會被連接為一級聯架構(cascaded configuration)。第三反相緩衝器612的輸出亦會被連接至一第一N通道電晶體622的閘極，以及該第一N通道電晶體622的汲極會被連接至第三P通道電晶體620的汲極以及驅動器電路600的一第一輸出終端(NGATE)634。舉例而言，第一輸出終端(NGATE)634可以會被連接至顯示於第3圖中的線路312。

額外地，第二輸入終端(EN)604會被連接至一第六反相緩衝器626的訊號輸入。第六反相緩衝器626的電壓供給終端會被連接至該參考電壓VREF。第六反相緩衝器626的輸出會被連接至一第四P通道電晶體628、一第二N通道電晶體630、以及一第三N通道電晶體632的分別閘極。第四P通道電晶體628的源極會被連接至該參考電壓VREF以及其汲極會被連接至第二N通道電晶體630的汲極以及一第四N通道電晶體624的閘極。第二N通道電晶體630的源極會被連接至第三N通道電晶體632的汲極，以及第三N通道電晶體632的源極會被連接至驅動器電路600的一第二輸出終端(NSOURCE)640。舉例而言，第二輸出終端(NSOURCE)640可以被連接至顯示於第3圖中的線路314、316。再者，第一N通道電晶體622的源極會被連接至第四N通道電晶體624的汲極，以及第四N通道電晶體624的源極會被連接至電路接地。

第三輸入終端(NEGOV)606會被連接至一第七反相緩衝器642的訊號輸入。第七反相緩衝器642的電壓供給終端會被連接至該供給電壓VDD以及其輸出會被連接至一第八反相緩衝器644的訊號輸入。第八反相緩衝器644的該電壓供給終端會被連接至該參考電壓VREF以及其輸出會被連接至一第五N通道電晶體636以及一第六N通道電晶體638的分別閘極。第五通道電晶體636的汲極會被連接至第一輸出終端(NGATE)634，以及其源極會被連接至第六N通道電晶體638的汲極。第六N通道電晶體638的源極會被連接至第二輸出終端(NSOURCE)640。正如所示，第五以及第六N通道電晶體636、638會被使用作為電壓箝位(voltage clamps)。

在一實施例中，顯示於第6圖中的該等P通道電晶體較佳地為PFET裝置，以及該等N通道電晶體較佳地為NFET裝置。三對的NFET裝置(630，632)、(622，624)、(636，638)會分別被配置為級聯架構(cascaded configurations)。另外，該等三對級聯NFET裝置的該等P井主體亦會被連接為相對的方向，以避免在每一個級聯對中出現任何的寄生P井/N+源極二極體。再者，在一實施例中，三重井NFET裝置可以被用來實行在第6圖中所顯示的三對NFET裝置。

額外地，在一實施例中，一CMOS反相器會被用來實行顯示於第6圖中的該等八個反相緩衝器的每一個。舉例而言，每一個反相器都可以實行為利用源極連接至最正供電軌(most positive rail)的一單獨PFET裝置來串聯源極連接至電路接地的一單獨NFET裝置。在任何情況下，用於該等反相緩衝器的該正供電軌會被選擇來攜帶介於該參考電壓VREF(例如，標稱(nominally)+2.2V)、該供給電壓VDD(例如，標稱+3.3V)、或是一第二供給電壓6V_VDD(例如，標稱+6V)之間的一電壓。對於NFET以及PFET電晶體的正供給電壓以及級聯配置的利用可最小化橫跨每一個電晶體的汲源電壓(drain-to-source voltage，VDS)以及閘源電壓(gate-to-source voltage，VGS)，以及因此會符合所使用的製造程序的最大電壓能力。

在操作中，請參閱第5圖以及第6圖，在第一輸出終端(NGATE)634上的一訊號電壓可以是三種狀態，亦即，“開(on)”、“關(off)”、或“箝位(clamped)”，的其中之一。舉例而言，若所涉及的該電晶體開關(例如，在第3圖中所顯示的電晶體開關304)被開啟(“開”狀態)時，在第一以及第二輸入終端(INB)602以及(EN)604處的訊號會皆為高，以及在第三輸入端(NEGOV)606處的訊號會為低。因此，該等P通道電晶體616、618、620、以及628會被開啟，以及該等N通道電晶體622、636、以及638會被關閉。在此“該”狀態期間，該等箝位電晶體636、638會被關閉。因此，該輸出訊號NGATE會在6V_CP(箝位電壓)處進行偏壓。由於N通道電晶體622被關閉，所以，其相對而言較低的洩漏就不會嚴重地影響該箝位電壓6V_CP的位準。因此，該箝位電壓6V_CP會有效地在驅動器電路600範圍內提供一正電荷幫浦電壓，之後，驅動器電路600會接著透過該電晶體開關而提供一適當的導通電阻(on-resistance)。

若所涉及的該電晶體開關被關閉(例如，“關”狀態)，在該第一輸入終端(INB)602以及該第三輸入終端(NEGOV)606的該等訊號電壓會為低，以及在該第二輸入終端(EN)604上的該訊號電壓會為高。因此，該等P通道電晶體618、620會被關閉，以及該等N通道電晶體622、624會被開啟。在此“關”狀態期間，該等箝位電晶體636、638會被關閉。因此，所涉及的該電晶體開關的該閘極終端會被連接至電路接地，以及因此，該電晶體開關會阻擋任何正訊號電壓通過其間。

該第三狀態(“箝位”)會被用來阻擋任何負的訊號電壓通過所涉及的該電晶體開關。在此“箝位”狀態期間，在該第一輸入終端(INB)602以及第二輸入終端(EN)604上的該等訊號電壓會為低，以及在該第三輸入終端(NEGOV)606上的該訊號電壓會為高。舉例而言，在該第三輸入終端(NEGOV)606上的該訊號電壓僅會於該第一輸入終端(IN)602上的該訊號電壓變得低於該接地電位時，才會變高。在此偏壓情況下，該等P通道電晶體618、620會被關閉，以及該等N通道電晶體630，632會被開啟，因此，N通道電晶體624的閘極會被箝位至一負電壓，並且被關閉。另外，該等N通道電晶體636、638會被開啟，以及所涉及的該電晶體開關(例如，在第3圖中所顯示的電晶體開關304)的閘極會被箝位至該負訊號電壓IN(例如，在第3圖中所顯示的線路314上)。藉由將該電晶體開關(例如，開關304)的閘極箝位至在其源極終端上所接收的該負訊號電壓，則該電晶體開關會被關閉(以藉此避免洩漏以及阻擋任何負訊號電壓通過其間)。

雖然已在此對特殊實施例進行圖說以及敘述，但本領域具通常知識者將可理解的是，被推測為可達成相同目的的任何配置都可被用來取代所顯示的特殊實施例。因此，本發明只意欲於藉由申請專利範圍及與其等義者而進行限制。

100．．．系統

102．．．連接器

104．．．開關

106．．．電子電路

108．．．負電壓偵測/保護單元

110．．．電晶體開關

112．．．主機系統

114,116,118,120,122．．．線路

200．．．系統

202．．．USB連接器

202a,202b,202c,202d．．．線路

204．．．開關

206．．．可攜式媒體裝置

208．．．邏輯電路

209．．．線路

210．．．電壓偵測/保護

IC switch．．．IC開關

212．．．電晶體開關

219．．．微控制器

216．．．USB高速、或全速收發器#1

218．．．USB高速、或全速收發器#2

220,222．．．資料儲存

300．．．開關

302．．．驅動器電路

304．．．電晶體開關

306．．．感測電路

308．．．控制邏輯電路

310．．．電阻器

312,314,316,318,319,320,322,324．．．線路

400．．．感測電路

402．．．第一NFET電晶體

404．．．第二NFET電晶體

406．．．第一節點

408．．．電阻器

410．．．終端

412．．．第二電阻器

414．．．第一PFET電晶體

416．．．第三NFET電晶體

418．．．第四NFET電晶體

420．．．第五NFET電晶體

422．．．第二節點

424．．．第六NFET電晶體

426．．．第二PFET電晶體

428．．．第三節點

430．．．第四節點

432．．．第三PFET電晶體

434．．．PFET電晶體

436．．．NFET電晶體

438．．．輸出終端

500．．．控制邏輯電路

502．．．線路

504．．．AND閘極

505．．．線路

506．．．第一位準偏移器

508．．．線路

510．．．線路

512．．．第一反相器

513．．．線路

514．．．第二反相器

516．．．線路

518．．．線路

520．．．第二位準偏移器

522．．．線路

524．．．線路

526．．．第三反相器

528．．．線路

600．．．驅動器電路

602．．．第一輸入終端

604．．．第二輸入終端

606．．．第三輸入終端

608．．．第一反相緩衝器

610．．．第二反相緩衝器

612．．．第三反相緩衝器

614．．．第四反相緩衝器

615．．．第五反相緩衝器

616．．．第一P通道電晶體

618．．．第二P通道電晶體

620．．．第三P通道電晶體

622．．．第一N通道電晶體

624．．．第四N通道電晶體

626．．．第六反相緩衝器

628．．．第四P通道電晶體

630．．．第二N通道電晶體

632．．．第三N通道電晶體

634．．．第一輸出終端

636．．．第五N通道電晶體

638．．．第六N通道電晶體

640．．．第二輸出終端

642．．．第七反相緩衝器

644．．．第八反相緩衝器

需要瞭解地是，圖式僅在於描繪示範性的實施例，並不因此被視為範圍限制，示範性實施例將會藉由利用所附圖式而進行額外的具體及詳細敘述，其中：

第1圖：其為顯示利用具有負電壓偵測及保護開關的系統的一實施例的方塊圖；

第2圖：其為顯示可被用來執行在第1圖中所顯示的系統的一系統的一方塊圖；

第3圖：其為具有負電壓偵測及保護的開關的一實施例的一方塊圖；

第4圖：其為顯示可被用來執行在第3圖中所顯示的感測電路的一實施例的一電路圖；

第5圖：其為顯示可被用來執行在第3圖中所顯示的控制邏輯電路的一實施例的一電路圖；以及

第6圖：其為顯示可被用來執行在第3圖中所顯示的驅動器電路的一實施例的一電路圖。

依照習慣的作法，各種敘述的特徵並未以符合比例的方式繪製，而是繪製為強調相關於示範性實施例的特殊特徵。

100．．．系統

102．．．連接器

104．．．開關

106．．．電子電路

108．．．負電壓偵測/保護單元

110．．．電晶體開關

112．．．主機系統

114,116,118,120,122．．．線路

Claims (20)

1. 一種電子系統，包括：一連接器單元，以與一主機系統溝通資料；一電子電路，以儲存該資料；以及一開關，以經由該連接器單元而將該資料傳送至該電子電路並從該電子電路對該資料進行傳送，其中，該開關包括：一負電壓保護單元，其耦接至該連接器單元之至少一資料終端；以及一電晶體開關，其耦接至該負電壓保護單元、該連接器單元、以及該電子電路，其中，該負電壓保護單元在該連接器單元之該至少一資料終端上偵測到一負電壓時強迫該電晶體開關關閉。
2. 根據申請專利範圍第1項所述的系統，其中，該負電壓保護單元偵測在該連接器單元中所接收的一負電壓，以及產生一訊號來指示該負電壓被接收。
3. 根據申請專利範圍第1項所述的系統，其中，該開關更包括一邏輯電路，其耦接至該負電壓保護單元以及該電晶體開關，以及其中，該負電壓保護單元偵測在該連接器單元上所接收的一負電壓，以及輸出一第一訊號來指示該負電壓被接收，以及該邏輯單元回應接收到該第一訊號而產生一第二訊號來強迫該電晶體開關關閉，並保護該電子電路免於接收該負電壓。
4. 根據申請專利範圍第1項所述的系統，其中，該開關 更包括：一邏輯電路，其耦接至該負電壓保護單元；以及一驅動器單元，其耦接至該邏輯電路以及該電晶體開關，以及其中，該負電壓保護單元偵測在該連接器單元中所接收的一負電壓，以及輸出一第一訊號來指示該負電壓被接收，以及該邏輯單元回應接收到該第一訊號而產生一第二訊號來關閉該電晶體開關，以及該驅動器單元回應該第二訊號被接收而產生一第三訊號來關閉該電晶體開關。
5. 根據申請專利範圍第1項所述的系統，其中，該電晶體開關是一N通道互補金屬氧化物半導體(CMOS)電晶體裝置。
6. 根據申請專利範圍第1項所述的系統，其中，該電晶體開關是一三重井(triple-well)N通道場效電晶體(NFET)裝置。
7. 根據申請專利範圍第1項所述的系統，其中，該電晶體是包括一P井主體的一三重井NFET裝置，以及在該電晶體開關中的該P井主體耦接至該開關中的一接地電位，以在該P井主體以及接地之間提供一偏壓。
8. 根據申請專利範圍第1項所述的系統，其中，該電晶體開關是包括一P井主體的一NFET裝置，以及若有一負電壓被施加至該電晶體開關的該P井主體，該電晶體開關可操作來阻擋電流並且關閉。
9. 根據申請專利範圍第1項所述的系統，其中，該連接器單元是一通用序列匯流排(USB)連接器，該電晶體開關 是一USB開關，以及該電子電路是一可攜式媒體裝置。
10. 一種具有負電壓保護的資料通信系統，包括：一系統，用以溝通資料；一電路，用以接收該資料；一連接器，用以在該系統及該電路之間傳送該資料；以及一開關，其耦接至該連接器，該開關包括；一電晶體，其包括一輸入資料終端以接收該資料、一控制終端、以及一輸出終端耦接至該電路；一感測電路，其耦接至該輸入資料終端；一邏輯電路，其耦接至該感測電路的一輸出；以及一驅動器電路，其耦接至該邏輯電路的一輸出以及該電晶體的該控制終端，其中，該邏輯電路在該感測電路於該輸入資料終端上偵測到一負電壓時，使該驅動器電路讓該電晶體失能。
11. 根據申請專利範圍第10項所述的資料通信系統，其中：若該感測電路在該輸入資料終端上偵測到一負電壓，該感測電路產生一第一訊號來指示對於該負電壓的一偵測，該邏輯電路接收該第一訊號，並產生至少一邏輯訊號，該驅動器電路接收該至少一邏輯訊號，並產生一控制訊號，以及該電晶體接收該控制訊號，並被關閉。
12. 根據申請專利範圍第10項所述的資料通信系統，其 中，該電晶體包括一P井主體，以及若一負電壓被耦接至該電晶體的該P井主體，該電晶體可操作來阻擋電流並且關閉。
13. 根據申請專利範圍第10項所述的資料通信系統，其中，該驅動器電路所產生一控制訊號電壓被箝位至一正電壓供給。
14. 根據申請專利範圍第10項所述的資料通信系統，其中，該驅動器電路產生一控制訊號電壓，以指示該電晶體開關的複數個操作狀態中的其中一個狀態。
15. 一種負電壓保護的方法，包括：自一系統傳送一電壓訊號；在一電子電路中接收該電壓訊號；在該系統及該電子電路之間傳送該電壓訊號；於一電晶體開關的一輸入資料終端上接收該電壓訊號；決定在該輸入資料終端上所接收的該電壓訊號是否為一負電壓；以及若在該電晶體開關的該輸入資料終端上所接收的該電壓訊號是一負電壓時，關閉該電晶體開關。
16. 根據申請專利範圍第15項所述的方法，其更包括：將一感測電路耦接至該電晶體開關的該輸入資料終端，其中，該決定的步驟是藉由該感測電路來執行。
17. 根據申請專利範圍第15項所述的方法，其中，接收該電壓訊號的步驟更包括在該電晶體開關的一P井主體上 接收該負電壓，以及關閉該電晶體開關的步驟包括阻擋電流通過該電晶體開關。
18. 根據申請專利範圍第15項所述的方法，其更包括：若在該電晶體開關的該輸入資料終端上所接收的該電壓訊號是一負電壓，產生一訊號電壓來指示在該輸入資料終端上所接收的該電壓訊號是一負電壓。
19. 根據申請專利範圍第15項所述的方法，其中，在該電晶體開關的該輸入資料終端上接收該電壓訊號的步驟包括在一三重井N通道電晶體的一輸入終端上接收該電壓訊號。
20. 根據申請專利範圍第15項所述的方法，其中，在該電晶體開關的該輸入資料終端上接收該電壓訊號的步驟包括在一USB開關、一音頻開關、一視頻開關、以及一媒體開關的至少其中之一的一輸入終端上接收該電壓訊號。