TWI417994B - 具有保護功能之半導體元件封裝結構 - Google Patents

Description

具有保護功能之半導體元件封裝結構

本發明係有關於一種半導體元件封裝結構，尤指一種具有保護功能之半導體元件封裝結構。

隨著科技的進步，各種電子設備產品皆朝向輕、薄、短、小的方向發展，而變阻器主要用途在於吸收外來突波而降低電壓至安全的範圍，以避免電源線或電子電路中的元件被突波電壓破壞。為了延長電子元件的壽命及提供安全的操作環境，因此有必要加裝變阻器來吸收突波電壓。

本發明所要解決的技術問題，在於提供一種半導體元件封裝結構，其能夠用來封裝任何的保護元件(例如具有防止突波電流或突波電壓之保護晶片)，以製作一種具有保護功能之半導體元件封裝結構。

為了解決上述技術問題，根據本發明之其中一種方案，提供一種具有保護功能之半導體元件封裝結構，其包括：一基板單元、一絕緣單元及一保護單元。該基板單元具有至少一頂層基板及至少一底層基板。該絕緣單元具有至少一填充於上述至少一頂層基板及上述至少一底層基板之間之絕緣層。該保護單元具有至少一電性地設置於上述至少一頂層基板與上述至少一底層基板之間且被上述至少一絕緣層所包覆之具有防止突波電流或突波電壓之保護晶片。

為了解決上述技術問題，根據本發明之其中一種方案，提供一種具有保護功能之半導體元件封裝結構，其包 括：一基板單元、一絕緣單元及一保護單元。該基板單元具有至少一頂層基板及至少一底層基板。該絕緣單元具有至少一設置於上述至少一頂層基板及上述至少一底層基板之間之絕緣層，且上述至少一絕緣層具有一開口。該保護單元具有至少一電性地設置於上述至少一頂層基板與上述至少一底層基板之間且容置於上述至少一絕緣層的開口內之具有防止突波電流或突波電壓之保護晶片。

因此，本發明的有益效果在於：上述至少一頂層基板與上述至少一底層基板之間具有一層容置空間以收容至少一被上述至少一絕緣層所包覆或容置於上述至少一絕緣層的開口內之具有防止突波電流或突波電壓之保護晶片。

為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。

請參閱第一A圖至第一D圖所示，本發明第一實施例提供一種具有保護功能之半導體元件封裝結構Z，其包括：一基板單元1、一絕緣單元2及一保護單元3。

其中，該基板單元1具有至少一頂層基板11及至少一底層基板12。舉例來說，上述至少一頂層基板11的上表面具有至少兩個頂層導電焊墊11A，上述至少一頂層基板11的下表面具有至少一頂層導電軌跡11B，上述至少一底層基板12的上表面具有至少一底層導電軌跡12A，且上述至少一底層基板12的下表面具有至少 兩個底層導電焊墊12B。

再者，該絕緣單元2具有至少一填充於上述至少一頂層基板11及上述至少一底層基板12之間之絕緣層20。此外，上述至少一頂層基板11、上述至少一絕緣層20及上述至少一底層基板12由上而下依序堆疊在一起。

另外，上述至少一頂層基板11的側邊具有至少兩個第一半穿孔11C，上述至少一絕緣層20的側邊具有至少兩個分別相對應上述至少兩個第一半穿孔11C之第二半穿孔20A，且上述至少一底層基板12的側邊具有至少兩個分別相對應上述至少兩個第二半穿孔20A之第三半穿孔12C。換言之，每一個第一半穿孔11C、每一個第二半穿孔20A及每一個第三半穿孔12C皆相連在一起以形成每一個貫穿孔P(如第一C圖所示的立體組合示意圖)。

此外，上述至少一頂層基板11具有至少兩個分別成形於上述至少兩個第一半穿孔11C的內表面上之第一導電層11D，上述至少一絕緣層20具有至少兩個分別成形於上述至少兩個第二半穿孔20A的內表面上且分別電性連接於該些第一導電層11D之第二導電層20B，且上述至少一底層基板12具有至少兩個分別成形於上述至少兩個第三半穿孔12C的內表面上且分別電性連接於上述至少兩個第二導電層20B之第三導電層12D。換言之，每一個第一導電層11D、每一個第二導電層20B及每一個第三導電層12D皆相連在一起以形成每一個導電層C(如第一C圖所示的立體組合示意圖 )。

再者，該保護單元3具有至少一電性地設置於上述至少一頂層基板11與上述至少一底層基板12之間且被上述至少一絕緣層20所完全包覆之具有防止突波電流或突波電壓之保護晶片30(例如變阻器)，其中上述至少一具有防止突波電流或突波電壓之保護晶片30電性連接於上述至少一頂層導電軌跡11B及上述至少一底層導電軌跡12A之間。

如第一D圖所示，上述至少一頂層基板11與上述至少一底層基板12之間具有一層容置空間以收容至少一被上述至少一絕緣層20所完全包覆之具有防止突波電流或突波電壓之保護晶片30(上述至少一絕緣層20完全貼緊上述至少一保護晶片30的周圍，亦即上述至少一絕緣層20與上述至少一保護晶片30之間沒有任何的間隙)，以使得本發明可達成具有保護功能之半導體元件封裝結構之製作。

請參閱第二圖所示，本發明第二實施例提供一種具有保護功能之半導體元件封裝結構Z，其包括：一基板單元1、一絕緣單元2及一保護單元3。其中，該基板單元1具有至少一頂層基板11及至少一底層基板12。該絕緣單元2具有至少一設置於上述至少一頂層基板11及上述至少一底層基板12之間之絕緣層20，且上述至少一絕緣層20具有一開口200。該保護單元3具有至少一電性地設置於上述至少一頂層基板11與上述至少一底層基板12之間且容置於上述至少一絕緣層20的開口200內之具有防止突波電流或突波電壓之保護晶片3 0。因此，本發明第二實施例與第一實施例最大的差別在於：在第二實施例中，上述至少一保護晶片30容置於上述至少一絕緣層20的開口200內，且上述至少一絕緣層20只是圍繞上述至少一保護晶片30的周圍，而並沒有像第一實施例一樣完全緊貼上述至少一保護晶片30。

請參閱第三圖所示，本發明第三實施例提供一種具有保護功能之半導體元件封裝結構Z，其包括：一基板單元1、一絕緣單元2及一保護單元3。其中，該基板單元1具有至少一頂層基板11及至少一底層基板12。該絕緣單元2具有至少一填充於上述至少一頂層基板11及上述至少一底層基板12之間之絕緣層20。該保護單元3具有至少一電性地設置於上述至少一底層基板12上且被上述至少一絕緣層20所包覆之具有防止突波電流或突波電壓之保護晶片30。因此，本發明第三實施例與第一實施例最大的差別在於：在第三實施例中，省略上述至少一頂層導電軌跡11B，而增加至少一底層導電軌跡12A，以使得上述至少一保護晶片30的底部直接電性連接於兩個底層導電軌跡12A。

請參閱第四圖所示，本發明第四實施例提供一種具有保護功能之半導體元件封裝結構Z，其包括：一基板單元1、一絕緣單元2及一保護單元3。其中，該基板單元1具有至少一頂層基板11及至少一底層基板12。該絕緣單元2具有至少一設置於上述至少一頂層基板11及上述至少一底層基板12之間之絕緣層20，且上述至少一絕緣層20具有一開口200。該保護單元3具有至少一電性地設置於上述至少一底層基板12上且容置於上述 至少一絕緣層20的開口200內之具有防止突波電流或突波電壓之保護晶片30。因此，本發明第四實施例與第三實施例最大的差別在於：在第四實施例中，上述至少一保護晶片30容置於上述至少一絕緣層20的開口200內，且上述至少一絕緣層20只是圍繞上述至少一保護晶片30的周圍，而並沒有像第三實施例(或第一實施例)一樣完全緊貼上述至少一保護晶片30。

綜上所述，上述至少一頂層基板與上述至少一底層基板之間具有一層容置空間以收容至少一被上述至少一絕緣層所包覆或容置於上述至少一絕緣層的開口內之具有防止突波電流或突波電壓之保護晶片。

以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利範圍，故舉凡運用本發明說明書及圖式內容所為之等效技術變化，均包含於本發明之範圍內。

Z‧‧‧半導體元件封裝結構

1‧‧‧基板單元

11‧‧‧頂層基板

11A‧‧‧頂層導電焊墊

11B‧‧‧頂層導電軌跡

11C‧‧‧第一半穿孔

11D‧‧‧第一導電層

12‧‧‧底層基板

12A‧‧‧底層導電軌跡

12B‧‧‧底層導電焊墊

12C‧‧‧第三半穿孔

12D‧‧‧第三導電層

2‧‧‧絕緣單元

20‧‧‧絕緣層

200‧‧‧開口

20A‧‧‧第二半穿孔

20B‧‧‧第二導電層

3‧‧‧保護單元

30‧‧‧保護晶片

P‧‧‧貫穿孔

C‧‧‧導電層

第一A圖為本發明第一實施例之其中一視角之立體分解示意圖；第一B圖為本發明第一實施例之另外一視角之立體分解示意圖；第一C圖為本發明第一實施例之立體組合示意圖；第一D圖為本發明第一實施例之剖面示意圖；第二圖為本發明第二實施例之剖面示意圖；第三圖為本發明第三實施例之剖面示意圖；以及第四圖為本發明第四實施例之剖面示意圖。

Z‧‧‧半導體元件封裝結構

1‧‧‧基板單元

11‧‧‧頂層基板

11A‧‧‧頂層導電焊墊

11B‧‧‧頂層導電軌跡

12‧‧‧底層基板

12A‧‧‧底層導電軌跡

12B‧‧‧底層導電焊墊

2‧‧‧絕緣單元

20‧‧‧絕緣層

3‧‧‧保護單元

30‧‧‧保護晶片

P‧‧‧貫穿孔

C‧‧‧導電層

Claims (10)

1. 一種具有保護功能之半導體元件封裝結構，其包括：一基板單元，其具有至少一頂層基板及至少一底層基板；一絕緣單元，其具有至少一設置於上述至少一頂層基板及上述至少一底層基板之間之絕緣層，且上述至少一絕緣層具有一開口；以及一保護單元，其具有至少一電性地設置於上述至少一頂層基板與上述至少一底層基板之間且容置於上述至少一絕緣層的開口內之具有防止突波電流或突波電壓之保護晶片；其中，該開口貫穿上述至少一絕緣層，且該開口連接於上述至少一頂層基板及上述至少一底層基板之間且連接於該保護晶片與上述至少一絕緣層之間。
2. 如申請專利範圍第1項所述之具有保護功能之半導體元件封裝結構，其中上述至少一頂層基板、上述至少一絕緣層及上述至少一底層基板由上而下依序堆疊在一起。
3. 如申請專利範圍第1項所述之具有保護功能之半導體元件封裝結構，其中上述至少一頂層基板的上表面具有至少兩個頂層導電焊墊，上述至少一頂層基板的下表面具有至少一頂層導電軌跡，上述至少一底層基板的上表面具有至少一底層導電軌跡，且上述至少一底層基板的下表面具有至少兩個底層導電焊墊。
4. 如申請專利範圍第3項所述之具有保護功能之半導體元件封裝結構，其中上述至少一具有防止突波電流或 突波電壓之保護晶片電性連接於上述至少一頂層導電軌跡與上述至少一底層導電軌跡之間。
5. 如申請專利範圍第3項所述之具有保護功能之半導體元件封裝結構，其中上述至少一頂層基板的側邊具有至少兩個第一半穿孔，上述至少一絕緣層的側邊具有至少兩個分別相對應上述至少兩個第一半穿孔之第二半穿孔，且上述至少一底層基板的側邊具有至少兩個分別相對應上述至少兩個第二半穿孔之第三半穿孔；上述至少一頂層基板具有至少兩個分別成形於上述至少兩個第一半穿孔的內表面上之第一導電層，上述至少一絕緣層具有至少兩個分別成形於上述至少兩個第二半穿孔的內表面上且分別電性連接於上述至少兩個第一導電層之第二導電層，且上述至少一底層基板具有至少兩個分別成形於上述至少兩個第三半穿孔的內表面上且分別電性連接於上述至少兩個第二導電層之第三導電層。
6. 一種具有保護功能之半導體元件封裝結構，其包括：一基板單元，其具有至少一頂層基板及至少一底層基板；一絕緣單元，其具有至少一設置於上述至少一頂層基板及上述至少一底層基板之間之絕緣層，且上述至少一絕緣層具有一開口；以及一保護單元，其具有至少一電性地設置於上述至少一底層基板上且容置於上述至少一絕緣層的開口內之具有防止突波電流或突波電壓之保護晶片；其中，該開口貫穿上述至少一絕緣層，且該開口連接於上述 至少一頂層基板及上述至少一底層基板之間且連接於該保護晶片與上述至少一絕緣層之間。
7. 如申請專利範圍第6項所述之具有保護功能之半導體元件封裝結構，其中上述至少一頂層基板、上述至少一絕緣層及上述至少一底層基板由上而下依序堆疊在一起。
8. 如申請專利範圍第6項所述之具有保護功能之半導體元件封裝結構，其中上述至少一頂層基板的上表面具有至少兩個頂層導電焊墊，上述至少一頂層基板的下表面具有至少一頂層導電軌跡，上述至少一底層基板的上表面具有至少一底層導電軌跡，且上述至少一底層基板的下表面具有至少兩個底層導電焊墊。
9. 如申請專利範圍第8項所述之具有保護功能之半導體元件封裝結構，其中上述至少一具有防止突波電流或突波電壓之保護晶片電性連接於上述至少一頂層導電軌跡與上述至少一底層導電軌跡之間。
10. 如申請專利範圍第8項所述之具有保護功能之半導體元件封裝結構，其中上述至少一頂層基板的側邊具有至少兩個第一半穿孔，上述至少一絕緣層的側邊具有至少兩個分別相對應上述至少兩個第一半穿孔之第二半穿孔，且上述至少一底層基板的側邊具有至少兩個分別相對應上述至少兩個第二半穿孔之第三半穿孔；上述至少一頂層基板具有至少兩個分別成形於上述至少兩個第一半穿孔的內表面上之第一導電層，上述至少一絕緣層具有至少兩個分別成形於上述至少兩個第二半穿孔的內表面上且分別電性連接於上述至少兩 個第一導電層之第二導電層，且上述至少一底層基板具有至少兩個分別成形於上述至少兩個第三半穿孔的內表面上且分別電性連接於上述至少兩個第二導電層之第三導電層。