TWI413209B - 半導體裝置及其製作方法 - Google Patents

Description

半導體裝置及其製作方法

本發明係有關於一種半導體裝置及其製造方法，特別係有關於深溝渠接觸結構及其製造方法。

於現今半導體技術中，為了達成單晶片系統(single-chip system)之操作，係將控制器、記憶體、低壓操作之電路以及高壓操作之功率元件高度整合至單一晶片上，其中功率元件的研發種類包含有垂直式雙擴散金氧半電晶體(VDMOS)、絕緣閘極雙載子電晶體(IGBT)、橫向式功率電晶體(LDMOS)等幾種，其研發目的在於提高電源轉換效率來降低能源的損耗。由於在單一晶片上需同時提供高壓電晶體元件以及低壓CMOS電路元件，因此在製程上需製作用以隔絕相鄰之元件的隔離結構，以及能夠通導造成寄生電容之寄生電荷的導體結構。

請參閱第1圖，其顯示習知高壓元件之剖面示意圖。可參考美國專利號案US 7,242,070 B2之專利。以一P型半導體基底10為例，其表面上具有一N型磊晶層40。N型磊晶層40內具有複數個P+型隔離結構50，係用以定義垂直式雙擴散N型金氧半電晶體(VDNMOS)及雙載子(Bipolar)電晶體之高壓元件的主動區域。N型磊晶層40之表面具有複數個場氧化層(field oxide，FOX)18，其係用以隔絕高壓元件主動區域內的元件結構。垂直式雙擴散N型金氧半電晶體包含位於N型磊晶層40內之P型體36，位於P型體36內之N型摻雜區32及P型摻雜區34，以及位於N型磊晶層40之表面上的閘極結構30。雙載子電晶體包含位於N型磊晶層40內之P型體36' ，以及位於P型體36' 內之N型摻雜區32' 及P型摻雜區34' 。高壓元件之主動區域內的N型磊晶層40中，還具有N+型溝道60及60' ，其貫穿N型磊晶層40，並部份嵌埋於N型磊晶層40及P型半導體基底10之間的N型埋藏層2及2' 中。N+型溝道60及60' 與位於層間介電層16內的接觸插塞19，以及位於接觸插塞19上方的金屬層21電連接。

N+型溝道60及60' 一般係以高劑量且高能量之N型雜質進行摻雜製程，及高熱預算(thermal budget)之活化製程形成。由於N+型溝道60及60' 具有高濃度雜質，其容易受到於活化製程中的釋放氣體(out gassing)及反應環境中污染物而被汙染，而造成其效能降低的問題。在元件撐壓及製程考量下，N+型溝道60及60' 必須遠離P+型隔離結構50，因此限制了單一晶圓內所能配置的元件數。

請參閱第2圖，其顯示習知高壓元件之剖面示意圖，其中係以由介電材料所形成的深溝渠絕緣結構70取代第1圖中的P+型隔離結構50。雖然使用深溝渠絕緣結構70能夠改善高壓元件之主動區域其面積大小的問題，但深溝渠絕緣結構70的深度一般需遠深於N型磊晶層40的深度，方能克服於高壓的操作環境下所造成的雜訊問題。具有高深度的深溝渠絕緣結構70其製造方法並不容易，而製程中深寬比的控制也是需要克服的挑戰。因此深溝渠絕緣結構70的深度極限，限制了高壓元件其操作電壓的大小。

因此有需要提供一種半導體裝置及其形成方法，以克服先前技藝之不足。

為達上述、其它與本發明之目的，本發明提供一種半導體裝置，包括：一基底；一埋藏層，位於該基底內；以及一第一深溝渠接觸結構，形成該基底內，其中該第一深溝渠接觸結構包含一導電材料，以及一位於該導電材料之側壁上的襯墊層，且該第一深溝渠接觸結構之底表面與該埋藏層接觸。

本發明也提供一種半導體裝置的製造方法，包括下列步驟：提供一基底，其具有一埋藏層位於其中；形成一第一深溝渠接觸結構，於該基底內，其中該第一深溝渠接觸結構包含一導電材料，以及一位於該導電材料之側壁上的襯墊層，且該第一深溝渠接觸結構之底表面與該埋藏層接觸。

本發明之實施例提供一種半導體裝置及其製造方法。有關各實施例之製造方式和使用方式係如下所詳述，並伴隨圖示加以說明。其中，圖式和說明書中使用之相同的元件編號係表示相同或類似之元件。而在圖式中，為清楚和方便說明起見，有關實施例之形狀和厚度或有不符實際之情形。而以下所描述者係特別針對本發明之裝置的各項元件或其整合加以說明，然而，值得注意的是，上述元件並不特別限定於所顯示或描述者，而是可以熟習此技藝之人士所得知的各種形式，此外，當一層材料層是位於另一材料層或基底之上時，其可以是直接位於其表面上或另外***有其他中介層。

第3圖至第6圖係顯示根據本發明實施例之製作一種半導體裝置的剖面圖。雖然，本發明之具體實施例係以垂直式雙擴散N型金氧半電晶體(VDNMOS)及雙載子(Bipolar)電晶體之高壓元件作為說明。可以了解的是，本發明概念當然也可以應用於其它半導體元件的製作。

請參考第3圖，提供一基底100，其上方可具有一磊晶層140，基底100與磊晶層140之間可具有埋藏層102。埋藏層102外側之磊晶層140內可具有隔離結構130。基底100可包含矽或其它合適之半導體材料的基材。基底100、磊晶層140及埋藏層102一般可具有不同的電性。於一具體實施例中，基底100可為P型導電型，磊晶層140可為N型導電型，埋藏層102可為N型導電型，隔離結構130可為P型導電型。請參考第3圖，可形成罩幕層150覆蓋於磊晶層140上方後，將罩幕層150圖案化，以露出待去除之區域的表面，例如位於欲去除之磊晶層140上方的場氧化層180其表面。

請參考第4圖，可將圖案化之罩幕層150所暴露之場氧化層180，及位於其下方的磊晶層140及部分深度之埋藏層102去除，以形成一深溝渠110A，其中深溝渠110A露出埋藏層102。於其他實施例中，可將圖案化之罩幕層150所暴露之場氧化層180及位於其下方的磊晶層140去除，以形成一深溝渠110A，其中深溝渠110A露出埋藏層102之上表面(未顯示於圖中)。接著，形成一襯墊層112A於深溝渠110A之底部及側壁上。再進行蝕刻製程將深溝渠110A之底部上的襯墊層112A去除，留下深溝渠110A之側壁上的襯墊層112A。襯墊層112A可包含例如四乙氧基矽烷(tetraethoxy silane,TEOS)的氧化物。

請參考第5圖，在形成襯墊層112A於深溝渠110A之側壁上後，可進行一摻雜製程以於深溝渠110A所暴露之埋藏層102內形成摻雜區116。摻雜區116可具有與埋藏層102相同的導電型。於一實施例中，摻雜區116與埋藏層102皆為N型導電型。在摻雜製程後，可對摻雜區116後進行一退火製程，使摻雜區116之雜質往橫向或縱向之方向，擴散至更外側或更深的區域，例如擴散至襯墊層112A下方的區域，如第5圖所示。在其他實施例中，可不在埋藏層102內形成摻雜區116。摻雜區116的形成可提供較佳的摻雜均勻度(uniformity)。摻雜區116之摻雜濃度一般可大於埋藏層102之摻雜濃度，以形成較佳之界面的電阻/電容，以及較穩定之導電構件。

請參考第6圖，接著形成導電材料114A以填充深溝渠110A，並形成深溝渠接觸結構120A，於一實施例中，可再進行一回蝕刻步驟，將形成於高於深溝渠110A之高度的部份導電材料114A予以去除。導電材料114A可包含例如摻雜之多晶矽的導電物質。於一較佳實施例中，導電材料114A係於具有摻雜雜質之氣體的臨場環境(in-situ)下，以化學氣相沉積法所形成的摻雜之多晶矽。導電材料114A、摻雜區116及埋藏層102可為相同的導電型。於一實施例中，導電材料114A、摻雜區116及埋藏層102皆為N型導電型。於一較佳實施例中，導電材料114A係以N型雜質摻雜之多晶矽。於其他實施例中，導電材料114A可包含例如鎢或鋁等的金屬。

在形成深溝渠接觸結構120A後，可在罩幕層150上方繼續形成層間介電層151，穿過層間介電層151且與深溝渠接觸結構120A及高壓元件電連接之接觸插塞153，例如鎢插塞。接觸插塞153之寬度可小於、等於或大於隔離結構130或深溝渠接觸結構120A。於一實施例中，接觸插塞153之側壁及底部可具有例如鈦或氮化鈦的阻障層152，以及位於接觸插塞153上方的金屬層154。埋藏層102、摻雜區116及深溝渠接觸結構120A能夠藉由接觸插塞153及金屬層154與外部電連接。因此，深溝渠接觸結構120A可傳導由於操作高壓元件於埋藏層102附近所造成之寄生電荷，以避免產生雜訊的問題。埋藏層102之電壓亦可經由深溝渠接觸結構120A由外部予以控制。

由於一般包含氧化物之襯墊層112A與磊晶層140彼此之間的晶格差異度大，因此在其接合界面處容易產生應力，尤其在後續製造步驟中所進行的高溫製程，更可能增大晶格的差異性而造成結構上的缺陷。選擇摻雜之多晶矽作為導電材料114A能夠緩衝上述材料之間的應力問題，進而提升元件的穩定性及其功效。

由於深溝渠接觸結構120A之導電材料114A可以在具有摻雜雜質之氣體的臨場環境下，以化學氣相沉積方式形成，而不需進行額外的摻雜製程，以避免進行摻雜製程可能產生之污染問題，或雜質擴散造成之元件效能降低的問題，因此深溝渠接觸結構120A能夠被設計在較靠近主要元件的位置。且由於深溝渠接觸結構120A之側壁具有例如氧化物之具有絕緣作用的襯墊層112A，因此深溝渠接觸結構120A亦可作為隔絕元件的隔離結構，於一實施例中，可以深溝渠接觸結構120A定義元件之主動區域。另外，深溝渠接觸結構120A之深度可不超過埋藏層102之深度。因此，深溝渠接觸結構120A能夠提供優異的隔絕效果，以增加元件能夠承受之電壓，並可減少單一元件所需要之主動區域的面積，而大幅提昇單一晶圓內所能配置的元件數以提高元件密度。

第7圖至第12圖其係根據上述第3圖至第6圖之實施例，所延伸出之其他實施例的剖面圖。其中與第3圖至第6圖相似的部份將不再加以贅述。請參考第7A圖至第7D圖，其顯示一基底100，其具有一埋藏層102及深溝渠接觸結構120A位於其中，其中深溝渠接觸結構120A具有導電材料114A及位於導電材料114A之側壁上的襯墊層112A，且深溝渠接觸結構120A之底部及部份深度之側壁可與埋藏層102接觸。在其他實施例中，深溝渠接觸結構120A下方之埋藏層102中可具有摻雜區(未顯示於圖中)。

埋藏層102可為單一摻雜濃度之埋藏層102，如第7A圖所示。在第7B圖至第7D圖所顯示之實施例中，埋藏層102可包含具有較高之摻雜濃度的第一埋藏區102A，以及具有較低之摻雜濃度的第二埋藏區102B。第一埋藏區102A可包覆於第二埋藏區102B中，如第7B圖及第7C圖所示。第一埋藏區102A亦可部份的位於第二埋藏區102B中，如第7D圖所示。由於第一埋藏區102A具有相較於第二埋藏區102B較高的摻雜濃度，故第一埋藏區102A之電阻較第二埋藏區102B之電阻低，因此第一埋藏區102A能提供較佳的導電效能。而位於第一埋藏區102A外側，且具有較低之摻雜濃度的第二埋藏區102B，由於其電阻較第一埋藏區102A之電阻高，因此其能夠在第一埋藏區102A具有較佳之導電效能的目的下，提升元件能夠承受之操作電壓。

在第7A圖至第7D圖所顯示之實施例中，可由深溝渠接觸結構120A及埋藏層102於基底100中定義井區104。於其他實施例中，可於井區104中形成例如高壓元件(未顯示於圖中)等的其他元件。於較佳實施例中，基底100可為P型導電型，埋藏層102可為N型導電型，井區104可為N型導電型。

第8A圖至第8D圖係分別對應於上述第7A圖至第7D圖之另一實施例的剖面圖，其中相似的部份將不再加以贅述。請參考第8A圖至第8D圖，基底100之表面上方可具有磊晶層140。埋藏層102可形成於基底100與磊晶層140之間。深溝渠接觸結構120A可形成於磊晶層140內，且深溝渠接觸結構120A之底部及部份深度之側壁可與埋藏層102接觸。可由深溝渠接觸結構120A及埋藏層102於磊晶層140中定義井區104。於一實施例中，深溝渠接觸結構120A下方之埋藏層102中可具有摻雜區(未顯示於圖中)。於一實施例中，基底100可為P型導電型，埋藏層102可為N型導電型，井區104可為P型導電型。於其他實施例中，基底100可為P型導電型，埋藏層102可為N型導電型，井區104可為N型導電型。在一具體實施例中，可於井區104內形成例如假垂直式雙擴散金氧半電晶體(pseudo-VDMOS)或其他元件。

第9A圖至第9D圖係分別對應於上述第8A圖至第8D圖之另一實施例的剖面圖，其中相似的部份將不再加以贅述。請參考第9A圖至第9D圖，可於埋藏層102及深溝渠接觸結構120A外側之磊晶層140內，形成隔離結構130於基底100上方。於一實施例中，深溝渠接觸結構120A下方之埋藏層102中可具有摻雜區(未顯示於圖中)。隔離結構130之導電型可與(但不限於)基底100之導電型相同。隔離結構130之導電型可與(但不限於)埋藏層102之導電型不同。於一實施例中，基底100可為P型導電型，埋藏層102可為N型導電型，井區104可為P型導電型，隔離結構130可為P型導電型。

第10A圖至第10D圖係分別對應於上述第8A圖至第8D圖之另一實施例的剖面圖，其中相似的部份將不再加以贅述。請參考第10A圖至第10D圖，可於埋藏層102及深溝渠接觸結構120A外側之磊晶層140內形成深溝渠接觸結構120B，且深溝渠接觸結構120B之深度可大於磊晶層140。於一實施例中，深溝渠接觸結構120A下方之埋藏層102中可具有摻雜區，或深溝渠接觸結構120B下方之基底100可具有摻雜區(未顯示於圖中)。深溝渠接觸結構120B之深度可大於、等於或小於深溝渠接觸結構120A。於一實施例中，可以深溝渠絕緣結構取代深溝渠接觸結構120B，且深溝渠絕緣結構之深度大於深溝渠接觸結構120A(未顯示)。深溝渠接觸結構120B之結構與深溝渠接觸結構120A相似，在此不再加以贅述。深溝渠接觸結構120B之導電材料114B可與(但不限於)深溝渠接觸結構120A之導電材料114A相同。深溝渠接觸結構120B之襯墊層112B可與(但不限於)深溝渠接觸結構120A之襯墊層112A相同。於一實施例中，基底100可為P型導電型，埋藏層102可為N型導電型，井區104可為N型導電型。

第11A圖至第11D圖係分別對應於上述第10A圖至第10D圖之另一實施例的剖面圖，其中相似的部份將不再加以贅述。請參考第11A圖至第11D圖，隔離結構130可形成於深溝渠接觸結構120A及深溝渠接觸結構120B之間的磊晶層140內。於一實施例中，深溝渠接觸結構120A下方之埋藏層102中可具有摻雜區，或深溝渠接觸結構120B下方之基底100可具有摻雜區(未顯示於圖中)。深溝渠接觸結構120B之深度可大於、等於或小於深溝渠接觸結構120A。於一實施例中，可以深溝渠絕緣結構取代深溝渠接觸結構120B，且深溝渠絕緣結構之深度大於深溝渠接觸結構120A(未顯示)。於一實施例中，基底100可為P型導電型，埋藏層102可為N型導電型，井區104可為N型導電型，隔離結構130可為P型導電型。

本發明之實施例所揭露之半導體裝置及其形成的方法中，係利於具有埋藏層於其中之基底內，形成深溝渠接觸結構，其中深溝渠接觸結構包含導電材料及位於導電材料之側壁上的襯墊層。深溝渠接觸結構之導電材料可以在具有摻雜雜質之氣體的臨場環境下，以化學氣相沉積方式形成，而不需進行額外的摻雜製程，以避免可能產生之污染或元件效能降低的問題，因此深溝渠接觸結構能夠被設計在較靠近主要元件的位置。且深溝渠接觸結構之側壁具有絕緣作用的襯墊層，因此能用作隔離元件，更可用以定義元件之主動區域，而能夠減少單一元件所需要之主動區域的面積，以大幅提昇單一晶圓內所能配置的元件數且提高元件密度。

深溝渠接觸結構之深度可在不超過埋藏層之深度的條件下，提供高壓元件良好的隔絕環境，使高壓元件能夠在更高之操作電壓的環境下表現出所期望之效能。且深溝渠接觸結構的形成較不受到溝渠之深寬比的控制問題，因此製程較簡單。當選擇摻雜之多晶矽作為深溝渠接觸結構內的導電材料時，其能夠緩衝包含氧化物之襯墊層與磊晶層之間由於晶格差異所造成的應力，以提升元件的穩定度及其功效。

埋藏層可藉由深溝渠接觸結構與外部電連接。因此，由於操作高壓元件於埋藏層附近所造成之寄生電荷可經由深溝渠接觸結構傳導至外部，以避免雜訊產生的問題。埋藏層之電壓亦可經由深溝渠接觸結構由外部予以控制。摻雜區可形成於深溝渠接觸結構下方之埋藏層內。由於摻雜區雜質濃度之大於埋藏層之雜質濃度，因此能提供較佳之界面的電阻/電容，並形成較穩定之導電構件。埋藏層可由具有較高之摻雜濃度的第一埋藏區，以及具有較低之摻雜濃度的第二埋藏區所構成，其中第一埋藏區可包覆於，或部分的位於第二埋藏區中，因此在第一埋藏區具有較佳之導電效能的目的下，第二埋藏區可提升元件所能夠承受之操作電壓。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2‧‧‧N型埋藏層

2' ‧‧‧N型埋藏層

10‧‧‧P型半導體基底

16‧‧‧層間介電層

17‧‧‧阻障層

18‧‧‧場氧化層

19‧‧‧接觸插塞

21‧‧‧金屬層

30‧‧‧閘極結構

40‧‧‧N型磊晶層

32‧‧‧N型摻雜區

32' ‧‧‧N型摻雜區

34‧‧‧P型摻雜區

34' ‧‧‧P型摻雜區

36‧‧‧P型體

36' ‧‧‧P型體

50‧‧‧P+型隔離結構

60‧‧‧N+型溝道

60' ‧‧‧N+型溝道

70‧‧‧深溝渠絕緣結構

100‧‧‧基底

102‧‧‧埋藏層

102A‧‧‧第一埋藏區

102B‧‧‧第二埋藏區

110A‧‧‧深溝渠

110B‧‧‧深溝渠

112A‧‧‧襯墊層

112B‧‧‧襯墊層

114A‧‧‧導電材料

114B‧‧‧導電材料

116‧‧‧摻雜區

120A‧‧‧深溝渠接觸結構

120B‧‧‧深溝渠接觸結構

130‧‧‧隔離結構

140‧‧‧磊晶層

150‧‧‧罩幕層

151‧‧‧層間介電層

152‧‧‧阻障層

153‧‧‧接觸插塞

154‧‧‧金屬層

180‧‧‧場氧化層

第1圖至第2圖顯示習知高壓元件的剖面圖。

第3圖至第6圖顯示根據本發明實施例之形成深溝渠接觸結構的剖面圖。

第7A圖至第7D圖顯示根據本發明實施例之半導體裝置的剖面圖。

第8A圖至第8D圖係分別對應於上述第7A圖至第7D圖之另一實施例的剖面圖。

第9A圖至第9D圖係分別對應於上述第8A圖至第8D圖之另一實施例的剖面圖。

第10A圖至第10D圖係分別對應於上述第8A圖至第8D圖之另一實施例的剖面圖。

第11A圖至第11D圖係分別對應於上述第10A圖至第10D圖之另一實施例的剖面圖。

100．．．基底

102．．．埋藏層

102A．．．第一埋藏區

102B．．．第二埋藏區

112A．．．襯墊層

112B．．．襯墊層

114A．．．導電材料

114B．．．導電材料

120A．．．深溝渠接觸結構

120B．．．深溝渠接觸結構

140．．．磊晶層

Claims (30)

1. 一種半導體裝置，包括：一基底；一埋藏層，位於該基底內，其中該埋藏層包含一第一埋藏區及一第二埋藏區，其中該第一埋藏區鄰接該第二埋藏區，該第一埋藏區及該第二埋藏區具有相同之導電類型，且該第一埋藏區之載子濃度大於該第二埋藏區之載子濃度，且該第一埋藏層係整體性的位於該第二埋藏層內；以及一第一深溝渠接觸結構，形成該基底內，其中該第一深溝渠接觸結構包含一導電材料以及一位於該導電材料之側壁上的襯墊層，且該第一深溝渠接觸結構之底表面與該埋藏層接觸。
2. 如申請專利範圍第1項所述之半導體裝置，其中該基底係P型導電型，該埋藏層係N型導電型。
3. 如申請專利範圍第1項所述之半導體裝置，其中更包含一第一摻雜區，位於該第一深溝渠接觸結構及該埋藏層之間。
4. 如申請專利範圍第1項所述之半導體裝置，其中該第一深溝渠接觸結構之底表面與該第一埋藏區或該第二埋藏區至少一者接觸。
5. 如申請專利範圍第1項所述之半導體裝置，其中部份該第一埋藏層係位於該第二埋藏層內。
6. 如申請專利範圍第1項所述之半導體裝置，其中更包含該第一摻雜區，位於該第一深溝渠接觸結構及該第一 埋藏區或該第二埋藏區至少一者之間。
7. 如申請專利範圍第1項所述之半導體裝置，其中更包含一井區，鄰接該第一深溝渠接觸結構及該埋藏層。
8. 如申請專利範圍第7項所述之半導體裝置，其中該基底係P型導電型，該埋藏層係N型導電型，該井區104係為N或P型導電型。
9. 如申請專利範圍第1項所述之半導體裝置，其中該基底之上部具有一磊晶層。
10. 如申請專利範圍第9項所述之半導體裝置，其中該基底係P型導電型，該埋藏層係N型導電型，該磊晶層係N或P型導電型。
11. 如申請專利範圍第9項所述之半導體裝置，更包含一隔離結構，位於該埋藏層及該第一深溝渠接觸結構外側之該磊晶層中。
12. 如申請專利範圍第11項所述之半導體裝置，其中該隔離結構鄰接該埋藏層或該第一深溝渠接觸結構至少一者。
13. 如申請專利範圍第11項所述之半導體裝置，其中該隔離結構與該埋藏層及該第一深溝渠接觸結構隔開。
14. 如申請專利範圍第9項所述之半導體裝置，更包含：一第二深溝渠接觸結構，形成於該磊晶層內，其中該第二深溝渠接觸結構包含該導電材料，及位於該導電材料之側壁上的該襯墊層。
15. 如申請專利範圍第14項所述之半導體裝置，其中 第二深溝渠接觸結構之深度係大於、等於或小於該第一深溝渠接觸結構。
16. 如申請專利範圍第14項所述之半導體裝置，更包含該第二摻雜區，位於該第二深溝渠接觸結構及該基底之間。
17. 如申請專利範圍第14項所述之半導體裝置，其中該第二深溝渠接觸結構與該第一深溝渠接觸結構隔開。
18. 如申請專利範圍第14項所述之半導體裝置，更包括一隔離結構位於該第一深溝渠接觸結構及該第二深溝渠接觸結構之間。
19. 如申請專利範圍第9項所述之半導體裝置，更包含：一第二深溝渠絕緣結構，形成於該磊晶層內。
20. 如申請專利範圍第19項所述之半導體裝置，其中第二深溝渠絕緣結構之深度大於該第一深溝渠接觸結構。
21. 一種半導體裝置的製造方法，包括下列步驟：提供一基底，其具有一埋藏層位於其中，其中該埋藏層包含一第一埋藏區及一第二埋藏區，其中該第一埋藏區鄰接該第二埋藏區，該第一埋藏區及該第二埋藏區具有相同之導電類型，且該第一埋藏區之載子濃度大於該第二埋藏區之載子濃度，且該第一埋藏層係整體性的位於該第二埋藏層內；形成一第一深溝渠接觸結構，於該基底內，其中該第一深溝渠接觸結構包含一導電材料以及一位於該導電材料之側壁上的襯墊層，且該第一深溝渠接觸結構之底表面與 該埋藏層接觸。
22. 如申請專利範圍第21項所述之半導體裝置的製造方法，其中該第一深溝渠接觸結構的製造方法包括下列步驟：形成一第一深溝渠，於該基底內，其中該第一深溝渠暴露該埋藏層；形成該襯墊層，於該第一深溝渠之側壁上；以及形成該導電材料，以填充該第一深溝渠。
23. 如申請專利範圍第21項所述之半導體裝置的製造方法，更包含形成一第一摻雜區，於該第一深溝渠所暴露之該埋藏層中。
24. 如申請專利範圍第21項所述之半導體裝置的製造方法，更包含形成一井區，鄰接該第一深溝渠接觸結構及該埋藏層。
25. 如申請專利範圍第21項所述之半導體裝置的製造方法，其中該基底之上部分具有一磊晶層，該埋藏層位該磊晶層下方，該第一深溝渠接觸結構係形成於該磊晶層內，且該第一深溝渠接觸結構之底表面與該埋藏層接觸。
26. 如申請專利範圍第25項所述之半導體裝置的製造方法，其中該第一深溝渠接觸結構的製造方法包括下列步驟：形成一第一深溝渠於該磊晶層內，其中該第一深溝渠暴露該埋藏層；形成該襯墊層，於該第一深溝渠之側壁上；以及形成該導電材料，以填充該第一深溝渠。
27. 如申請專利範圍第26項所述之半導體裝置的製造方法，更包含形成一第一摻雜區於該第一深溝渠所暴露之該埋藏層中。
28. 如申請專利範圍第25項所述之半導體裝置的製造方法，更包含形成一第二深溝渠接觸結構於該磊晶層內，其中該第二深溝渠接觸結構包含該導電材料，以及位於該導電材料之側壁上的該襯墊層，且該第二深溝渠接觸結構之底表面與該基底接觸。
29. 如申請專利範圍第28項所述之半導體裝置的製造方法，其中該第二深溝渠接觸結構的製造方法包括下列步驟：形成一第二深溝渠於該磊晶層內，其中該第二深溝渠暴露該基底；形成該襯墊層，於該第二深溝渠之側壁上；以及形成該導電材料，以填充該第二深溝渠。
30. 如申請專利範圍第29項所述之半導體裝置的製造方法，更包含形成一第二摻雜區，於該第二深溝渠所暴露之該基底中。