JP2018113501A

JP2018113501A - 電圧制御発振回路及び電圧制御発振回路の制御方法

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Publication number: JP2018113501A
Application number: JP2017001180A
Authority: JP
Inventors: 峻川田; Shun Kawada; 伸逸山下; Nobuitsu Yamashita
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2017-01-06
Filing date: 2017-01-06
Publication date: 2018-07-19

Abstract

【課題】位相雑音の小さな電圧制御発振回路を提供することを課題とする。【解決手段】電圧制御発振回路は、制御電圧により制御された周波数のクロック信号を出力する電圧制御発振器（１１０）と、クロック信号を分周した分周クロック信号を出力する分周器（１２０）と、クロック信号に同期して、分周クロック信号を遅延させた第１の遅延クロック信号を出力する第１の遅延器（１２５）と、周波数制御信号に応じた遅延量で分周クロック信号を遅延させた第２の遅延クロック信号を出力する可変遅延器（１３０）と、第１の遅延クロック信号と第２の遅延クロック信号の位相を比較する位相比較器（１４０）と、位相比較器の比較の結果に応じて、第１のノードへ電流を流し込み、又は、第１のノードから電流を引き抜くチャージポンプ（１５０）と、第１のノードの電圧を平滑化し、制御電圧を電圧制御発振器にフィードバックするローパスフィルタ（１６０）とを有する。【選択図】図１

Description

本発明は、電圧制御発振回路及び電圧制御発振回路の制御方法に関する。

高速シリアル通信技術において、位相雑音の小さい高品質なクロック信号が求められる。高品質なクロック信号を生成するには、位相同期回路を用いて電圧制御発振器（ＶＣＯ）の雑音を抑圧する手段が知られている。ＶＣＯの雑音の抑圧は、位相同期回路のループ帯域に依存し、ループ帯域を広くすることで、より高周波のＶＣＯの雑音を抑圧できるようになる。一般に、位相同期回路に入力するリファレンスクロック信号の周波数は、位相ロックループ（ＰＬＬ）回路のサンプリング周波数となる。そのため、ループ帯域を広げるためには、リファレンスクロック信号の周波数を高くすることが望ましいが、安価な水晶発振器でそれを実現するのは難しい。

上記に述べたように、位相同期回路でＶＣＯの雑音を抑圧するには限りがあることから、位相雑音の小さいクロック信号を生成するには、ＶＣＯの雑音そのものを小さくする手段が取られる。ＶＣＯに、より多くの電流を流すことで、ＶＣＯ内の素子が出す雑音を減らし、ＶＣＯの雑音を低減する手段は有効ではあるが、消費電力が増加するという課題がある。これに対し、回路のアーキテクチャーを工夫することでＶＣＯの雑音を低減する手段が有効である。例えば、特許文献１に記載の電圧制御発振回路では、遅延器を用いたフィードバックループにより位相雑音が低減できる。

特開平８−１９５６７６号公報

しかしながら、特許文献１に記載の電圧制御発振回路では、遅延器の雑音に起因する位相雑音は抑圧されないという課題がある。

本発明の目的は、位相雑音の小さな電圧制御発振回路及び電圧制御発振回路の制御方法を提供することである。

本発明の電圧制御発振回路は、制御電圧により制御された周波数のクロック信号を出力する電圧制御発振器と、前記クロック信号を分周した分周クロック信号を出力する分周器と、前記クロック信号に同期して、前記分周クロック信号を遅延させた第１の遅延クロック信号を出力する第１の遅延器と、周波数制御信号に応じた遅延量で前記分周クロック信号を遅延させた第２の遅延クロック信号を出力する可変遅延器と、前記第１の遅延クロック信号と前記第２の遅延クロック信号の位相を比較する位相比較器と、前記位相比較器の比較の結果に応じて、第１のノードへ電流を流し込み、又は、前記第１のノードから電流を引き抜くチャージポンプと、前記第１のノードの電圧を平滑化し、前記平滑した電圧を前記制御電圧として前記電圧制御発振器にフィードバックするローパスフィルタとを有する。

本発明によれば、位相雑音の小さな電圧制御発振回路を提供することができる。

第１の実施形態による電圧制御発振回路の構成例を示す図である。第１の実施形態によるＶＣＯの構成例を示す図である。第１の実施形態による可変遅延器の構成例を示す図である。チャージポンプ及びローパスフィルタの構成例を示す図である。第１の実施形態による電圧制御発振回路のタイミングチャートである。

図１は、本発明の実施形態による電圧制御発振回路１００の構成例を示す図である。電圧制御発振回路１００は、電圧制御発振器（ＶＣＯ）１１０と、分周器１２０と、可変遅延器１３０と、第１の遅延器１２５と、位相比較器１４０と、チャージポンプ１５０と、ローパスフィルタ１６０とを有する。ＶＣＯ１１０は、電圧制御発振回路１００の制御ループの一部である。可変遅延器１３０の遅延量は、周波数制御信号入力端子１０２に入力される周波数制御信号により制御される。周波数制御信号入力端子１０２に入力される周波数制御信号を制御することにより、ＶＣＯ１１０の発振周波数を制御することが可能である。クロック信号出力端子１０１は、ＶＣＯ１１０が出力するクロック信号１１１を外部に出力する。周波数制御信号入力端子１０２は、周波数制御信号を外部から入力する。ＶＣＯ１１０は、ローパスフィルタ１６０が出力する制御電圧１６１により制御された周波数のクロック信号１１１を出力する。クロック信号１１１は、電圧制御発振回路１００の出力としてクロック信号出力端子１０１から出力される。

図２は、図１のＶＣＯ１１０の構成例を示す回路図である。ＶＣＯ１１０は、インバータ２０１〜２０３と、可変電流源２０４とを有する。インバータ２０１、２０２、２０３は、リング状に接続されたリングオシレータであり、クロック信号１１１を出力する。可変電流源２０４は、電源電圧ノードとインバータ２０１〜２０３の電源端子との間に接続され、ローパスフィルタ１６０の出力電圧１６１に応じて、インバータ２０１〜２０３に供給する電流を変化させる。すなわち、可変電流源２０４は、インバータ２０１〜２０３の駆動能力を変化させることにより、インバータ２０１〜２０３の１段当たりの遅延時間を調節し、クロック信号１１１の発振周波数を変化させる。なお、ＶＣＯ１１０の構成は、図示した限りではなく、インバータ２０１〜２０３の負荷を変化させることにより遅延制御するリングオシレータ、差動構成にしたリングオシレータ、ＬＣタンク方式又はその他の構成でもよい。

図１において、分周器１２０は、クロック信号１１１を入力し、クロック信号１１１を４分周した分周クロック信号１２１を出力する。分周器１２０の分周比は、４である。分周器１２０の分周比は大きい方が、後述するクロック信号消失を回避する観点で可変遅延器１３０の設計が易化する。しかし、分周器１２０の分周比が大きすぎると、電圧制御発振回路１００の制御ループで抑圧できる位相雑音の帯域が狭まるため、むやみに大きくせず、クロック信号消失が生じない程度に設定することが望ましい。

第１の遅延器１２５は、分周クロック信号１２１を入力し、分周クロック信号１２１をクロック信号１１１の１サイクル分遅延させた第１の遅延クロック信号１２６を出力する。なお、第１の遅延器１２５が遅延させるサイクル数は１に限らないが、後述するクロック信号消失を回避することを考慮すると、小さい方が設計上望ましい。第１の遅延器１２５は、クロック信号１１１に同期して、分周クロック信号１２１をクロック信号１１１の１サイクル又は複数サイクル分遅延させた第１のクロック信号１２６を出力してもよい。第１の遅延器１２５が遅延させるクロック信号１１１のサイクル数は、分周器１２０の分周比（例えば４）より少ない。可変遅延器１３０は、周波数制御信号入力端子１０２からの周波数制御信号に応じた遅延量で、分周クロック信号１２１を遅延させた第２の遅延クロック信号１３１を出力する。

図３は、図１の可変遅延器１３０の構成例を示す回路図である。可変遅延器１３０は、抵抗３０１，３０２と、ＭＯＳバラクタ３０３，３０４と、バッファ３０５，３０６，３０７とを有する。ＭＯＳバラクタ３０３及び３０４は、容量である。抵抗３０１及びＭＯＳバラクタ３０３は、１段目のＲＣフィルタのＲＣ遅延器を構成する。抵抗３０２及びＭＯＳバラクタ３０４は、２段目のＲＣフィルタのＲＣ遅延器を構成する。可変遅延器１３０は、抵抗３０１，３０２及びＭＯＳバラクタ３０３，３０４のＲＣ遅延器が複数段接続されている。一般に、受動素子である抵抗３０１及び３０２は、能動素子に比べて１／ｆ雑音を持たないため、雑音が小さい。バッファ３０５は、抵抗３０１及びＭＯＳバラクタ３０３のＲＣ遅延器の前段に設けられる。バッファ３０６は、抵抗３０１及びＭＯＳバラクタ３０３のＲＣ遅延器の後段に設けられる。バッファ３０７は、抵抗３０２及びＭＯＳバラクタ３０４のＲＣ遅延器の後段に設けられる。バッファ３０５〜３０７は、３個に限定されない。可変遅延器１３０は、ＲＣ遅延器の前後のいずれか、又はＲＣ遅延器の前後の両方に設けられるバッファ３０５〜３０７を有する。バッファ３０５は分周クロック信号１２１を入力し、バッファ３０７は第２の遅延クロック信号１３１を出力する。バッファ３０５〜３０７は、クロック信号に対して波形成形する。周波数制御信号入力端子１０２からの周波数制御電圧信号は、ＭＯＳバラクタ３０３，３０４の容量値を変化させることにより、可変遅延器１３０の遅延量を制御する。可変遅延器１３０は、抵抗３０１，３０２及びＭＯＳバラクタ３０３，３０４のＲＣフィルタの充放電により分周クロック信号１２１を遅延させる。そのため、可変遅延器１３０に入力される分周クロック信号１２１のパルス幅は、充放電が充分に完了するだけの時間を確保する必要がある。分周クロック信号１２１のパルス幅が短い場合、ＲＣフィルタによるローパスフィルタ（ＬＰＦ）効果で十分なパルスの振幅が確保できず、遅延させたクロック信号の波形がバッファ３０６，３０７をドライブさせることができない。その結果として、クロック信号波形が消失する。

本実施形態では、充分な充放電時間を確保するために、可変遅延器１３０は、分周器１２０によって４分周した分周クロック信号１２１の波形を入力している。なお、分周器１２０を用いずに、遅延時間の短い遅延器を多段に連結することで、クロック信号波形の消失は回避できるが、バッファの段数が増えることで、バッファ自体が発生する雑音が加算される。その結果として、可変遅延器１３０の位相雑音が大きくなるため、分周器１２０を用いる方が望ましい。

なお、可変遅延器１３０の遅延量を変化させる手段として、ＭＯＳバラクタ３０３，３０４の容量値を変化させる構成を示したが、抵抗３０１，３０２の抵抗値を変化させる構成でもよく、それらを組み合わせた構成でもよい。ＲＣ遅延器の抵抗３０１，３０２の抵抗値及びＭＯＳバラクタ３０３，３０４の容量値のいずれか一方又は両方は、周波数制御信号入力端子１０２の周波数制御信号により制御される。

上記の複数段のＲＣ遅延器のすべてが、周波数制御信号入力端子１０２の周波数制御信号により遅延量が制御される場合を説明したが、これに限定されない。複数段のＲＣ遅延器のうちの一部のＲＣ遅延器の遅延量は、クロック信号１１１の周期より短く、複数段のＲＣ遅延器のうちの残りのＲＣ遅延器の遅延量は、周波数制御信号入力端子１０２の周波数制御信号により制御されるようにしてもよい。

図１において、位相比較器１４０は、第１の遅延クロック信号１２６と第２の遅延クロック信号１３１を入力し、第１の遅延クロック信号１２６と第２の遅延クロック信号１３１の位相を比較し、比較の結果として、アップ信号ＵＰ又はダウン信号ＤＮを出力する。位相比較器１４０は、図５（ａ）に示すように、第２の遅延クロック信号１３１の位相が第１の遅延クロック信号１２６の位相より進んでいる場合には、ハイレベルパルスのアップ信号ＵＰをチャージポンプ１５０に出力する。また、位相比較器１４０は、図５（ｂ）に示すように、第２の遅延クロック信号１３１の位相が第１の遅延クロック信号１２６の位相より遅れている場合には、ハイレベルパルスのダウン信号ＤＮをチャージポンプ１５０に出力する。

図４は、図１のチャージポンプ１５０及びローパスフィルタ１６０の構成例を示す回路図である。チャージポンプ１５０は、電流源４０１，４０４と、スイッチ４０２，４０３とを有する。電流源４０１及びスイッチ４０２は、電源電圧ノード及び第２のノード４０８間に直列に接続される。スイッチ４０３及び電流源４０４は、第２のノード４０８及びグランド電位ノード間に直列に接続される。位相比較器１４０のアップ信号ＵＰがハイレベルの場合には、スイッチ４０２がオンし、電流源４０１は、ローパスフィルタ１６０の第１のノード４０７へソース電流を流し込む。また、位相比較器１４０のダウン信号ＤＮがハイレベルの場合には、スイッチ４０３がオンし、電流源４０４は、ローパスフィルタ１６０の第１のノード４０７からシンク電流を引き抜く。

ローパスフィルタ１６０は、抵抗４０５及び容量４０６のＲＣフィルタを有し、第１のノード４０７の電圧を平滑化し、その平滑化した電圧を制御電圧１６１としてＶＣＯ１１０にフィードバックする。抵抗４０５は、第１のノード４０７及び第２のノード４０８間に接続される。容量４０６は、第１のノード４０７及びグランド電位ノード間に接続される。ローパスフィルタ１６０は、チャージポンプ１５０のソース電流とシンク電流を積分して電圧値に変換し、第１のノード４０７の電圧１６１をＶＣＯ１１０に出力する。なお、ローパスフィルタ１６０の構成は、図４の構成に限らない。

図５（ａ）及び（ｂ）は、図１の電圧制御発振回路１００の制御方法を示すタイミングチャートである。図５（ａ）は可変遅延器１３０の遅延量がクロック信号１１１の１サイクルよりも小さい場合の動作を示し、図５（ｂ）は可変遅延器１３０の遅延量がクロック信号１１１の１サイクルよりも大きい場合の動作を示す。可変遅延器１３０の遅延量は、周波数制御信号入力端子１０２からの周波数制御信号により制御される。

まず、図５（ａ）を参照しながら、可変遅延器１３０の遅延量がクロック信号１１１の１サイクルよりも小さい場合の動作を説明する。可変遅延器１３０は、分周クロック信号１２１を入力し、第２の遅延クロック信号１３１を出力する。分周クロック信号１２１に対する第２の遅延クロック信号１３１の遅延量は、クロック信号１１１の１サイクルより小さい。これに対し、第１の遅延器１２５は、分周クロック信号１２１をクロック信号１１１の１サイクル分遅延させた第１の遅延クロック信号１２６を出力する。可変遅延器１３０の遅延量がクロック信号１１１の１サイクルよりも小さい場合、第２の遅延クロック信号１３１は、第１の遅延クロック信号１２６に対して位相が進んだ波形となる。このとき、位相比較器１４０は、第２の遅延クロック信号１３１の進み位相分だけ、ハイレベルのアップ信号ＵＰを出力する。アップ信号ＵＰがハイレベルの期間に、スイッチ４０２がオンし、チャージポンプ１５０のソース電流が流れ、ローパスフィルタ１６０の出力電圧１６１が上昇する。このとき、ＶＣＯ１１０は、クロック信号１１１の周波数を上昇させる。以上のように、位相比較器１４０は、第２の遅延クロック信号１３１の位相が第１の遅延クロック信号１２６の位相より進んでいる場合には、ハイレベルのアップ信号ＵＰを出力し、ＶＣＯ１１０が出力するクロック信号１１の周波数が上昇する。すなわち、周波数制御信号入力端子１０２からの周波数制御信号により、可変遅延器１３０の遅延量が小さくなると、ＶＣＯ１１０が出力するクロック信号１１１の周波数が高くなる。

次に、図５（ｂ）を参照しながら、可変遅延器１３０の遅延量がクロック信号１１１の１サイクルよりも大きい場合の動作を説明する。可変遅延器１３０は、分周クロック信号１２１を入力し、第２の遅延クロック信号１３１を出力する。分周クロック信号１２１に対する第２の遅延クロック信号１３１の遅延量は、クロック信号１１１の１サイクルより大きい。これに対し、第１の遅延器１２５は、分周クロック信号１２１をクロック信号１１１の１サイクル分遅延させた第１の遅延クロック信号１２６を出力する。可変遅延器１３０の遅延量がクロック信号１１１の１サイクルよりも大きい場合、第２の遅延クロック信号１３１は、第１の遅延クロック信号１２６よりも遅れた波形となる。このとき、位相比較器１４０は、第２の遅延クロック信号１３１の遅れ位相分だけ、ハイレベルのダウン信号ＤＮを出力する。ダウン信号ＤＮがハイレベルの期間に、スイッチ４０３がオンし、チャージポンプ１５０のシンク電流が流れ、ローパスフィルタ１６０の出力電圧１６１が下降する。このとき、ＶＣＯ１１０は、クロック信号１１１の周波数を下降させる。以上のように、位相比較器１４０は、第２の遅延クロック信号１３１の位相が第１の遅延クロック信号１２６の位相より遅れている場合には、ハイレベルのダウン信号ＤＮを出力し、ＶＣＯ１１０が出力するクロック信号１１１の周波数が下降する。すなわち、周波数制御信号入力端子１０２からの周波数制御信号により、可変遅延器１３０の遅延量が大きくなると、ＶＣＯ１１０が出力するクロック信号１１１の周波数が低くなる。

以上のように、電圧制御発振回路１００は、ＶＣＯ１１０に対してフィードバックループを形成して、全体で電圧制御発振回路としてふるまう。この電圧制御発振回路１００は、ＶＣＯ１１０に比べて雑音が抑制される。そのため、電圧制御発振回路１００を用いることにより、位相同期回路の出力クロック信号の位相雑音低減に寄与することができる。

本実施形態によれば、電圧制御発振回路１００の周波数制御信号入力端子１０２からの周波数制御電圧信号によって、クロック信号出力端子１０１から出力されるクロック信号１１１の周波数を制御可能である。電圧制御発振回路１００を構成する可変遅延器１３０を受動素子で構成したことにより、電圧制御発振回路１００は、位相雑音を低減することができる。本実施形態は、可変遅延器１３０の雑音を小さくすることにより、位相雑音の小さな電圧制御発振回路１００を提供することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１００電圧制御発振回路、１０１クロック信号出力端子、１０２周波数制御信号入力端子、１１０ＶＣＯ、１１１クロック信号、１２０分周器、１２１分周クロック信号、１２５第１の遅延器、１２６第１の遅延クロック信号、１３０可変遅延器、１３１第２の遅延クロック信号、１４０位相比較器、１５０チャージポンプ、１６０ローパスフィルタ

Claims

制御電圧により制御された周波数のクロック信号を出力する電圧制御発振器と、
前記クロック信号を分周した分周クロック信号を出力する分周器と、
前記クロック信号に同期して、前記分周クロック信号を遅延させた第１の遅延クロック信号を出力する第１の遅延器と、
周波数制御信号に応じた遅延量で前記分周クロック信号を遅延させた第２の遅延クロック信号を出力する可変遅延器と、
前記第１の遅延クロック信号と前記第２の遅延クロック信号の位相を比較する位相比較器と、
前記位相比較器の比較の結果に応じて、第１のノードへ電流を流し込み、又は、前記第１のノードから電流を引き抜くチャージポンプと、
前記第１のノードの電圧を平滑化し、前記平滑した電圧を前記制御電圧として前記電圧制御発振器にフィードバックするローパスフィルタと
を有する電圧制御発振回路。
前記可変遅延器は、抵抗及び容量のＲＣ遅延器を有する請求項１に記載の電圧制御発振回路。
前記可変遅延器は、抵抗及び容量のＲＣ遅延器が複数段接続されている請求項１又は２に記載の電圧制御発振回路。
前記可変遅延器は、前記ＲＣ遅延器の前後のいずれか、又は前記ＲＣ遅延器の前後の両方に設けられるバッファを有する請求項２又は３に記載の電圧制御発振回路。
前記複数段のＲＣ遅延器のすべては、前記周波数制御信号により遅延量が制御される請求項３に記載の電圧制御発振回路。
前記複数段のＲＣ遅延器のうちの一部のＲＣ遅延器の遅延量は、前記クロック信号の周期より短く、
前記複数段のＲＣ遅延器のうちの残りのＲＣ遅延器の遅延量は、前記周波数制御信号により制御される請求項３に記載の電圧制御発振回路。
前記ＲＣ遅延器の前記抵抗の抵抗値及び前記容量の容量値のいずれか一方又は両方は、前記周波数制御信号により制御される請求項２乃至６のいずれか１項に記載の電圧制御発振回路。
前記第１の遅延器は、前記分周クロック信号を前記クロック信号の１サイクル又は複数サイクル分遅延させる請求項１乃至７のいずれか１項に記載の電圧制御発振回路。
前記第１の遅延器が遅延させる前記クロック信号のサイクル数は、前記分周器の分周比より少ない請求項８に記載の電圧制御発振回路。
前記第２の遅延クロック信号の位相が前記第１の遅延クロック信号の位相より進んでいる場合には、前記電圧制御発振器が出力する前記クロック信号の周波数が上昇し、
前記第２の遅延クロック信号の位相が前記第１の遅延クロック信号の位相より遅れている場合には、前記電圧制御発振器が出力する前記クロック信号の周波数が下降する請求項１乃至９のいずれか１項に記載の電圧制御発振回路。
前記ローパスフィルタは、前記第１のノードに接続される容量を有し、
前記チャージポンプは、前記第２の遅延クロック信号の位相が前記第１の遅延クロック信号の位相より進んでいる場合には、前記第１のノードへ電流を流し込み、前記第２の遅延クロック信号の位相が前記第１の遅延クロック信号の位相より遅れている場合には、前記第１のノードから電流を引き抜く請求項１乃至１０のいずれか１項に記載の電圧制御発振回路。
さらに、前記電圧制御発振器が出力する前記クロック信号を外部に出力するクロック信号出力端子と、
前記周波数制御信号を外部から入力する周波数制御信号入力端子とを有する請求項１乃至１１のいずれか１項に記載の電圧制御発振回路。
電圧制御発振器により、制御電圧により制御された周波数のクロック信号を出力するステップと、
分周器により、前記クロック信号を分周した分周クロック信号を出力するステップと、
第１の遅延器により、前記クロック信号に同期して、前記分周クロック信号を遅延させた第１の遅延クロック信号を出力するステップと、
可変遅延器により、周波数制御信号に応じた遅延量で前記分周クロック信号を遅延させた第２の遅延クロック信号を出力するステップと、
位相比較器により、前記第１の遅延クロック信号と前記第２の遅延クロック信号の位相を比較するステップと、
チャージポンプにより、前記比較の結果に応じて、第１のノードへ電流を流し込み、又は、前記第１のノードから電流を引き抜くステップと、
ローパスフィルタにより、前記第１のノードの電圧を平滑化し、前記平滑した電圧を前記制御電圧として前記電圧制御発振器にフィードバックするステップと
を有する電圧制御発振回路の制御方法。