TWI410947B - 移位暫存器 - Google Patents

Description

移位暫存器

本發明係相關於一種移位暫存器，尤指一種可降低漏電流之移位暫存器。

液晶顯示器之閘極驅動器利用移位暫存器來產生循序之掃描訊號。目前移位暫存器可透過非晶矽(amorphous silicon,a-Si)薄膜電晶體(thin film transistors,TFTs)以及低溫多晶矽(low temperature polycrystalline silicon,LTPS)薄膜電晶體製造於液晶顯示器之玻璃基板上。移位暫存器通常具有多級的電路，所以某些薄膜電晶體會導通一段很長的時間。然而，當電壓持續或頻繁的施加至薄膜電晶體以及低溫多晶矽薄膜電晶體一段很長的時間時，將使得薄膜電晶體退化而無法適當的運作，降低了移位暫存器的可靠度。

請參考第1圖，第1圖為先前技術之移位暫存器之示意圖。在第N個移位暫存器100中，第一電晶體Q1用來驅動第二電晶體Q2。第一電晶體Q1之控制端與第一端電性連接於移位暫存器的輸入端，用以接收來自上一級SR(N-1)之輸出訊號。第一電晶體Q1之第二端電性連接於第二電晶體Q2之控制端。第二電晶體Q2之第一端用來接收第一訊號CK1，第二電晶體Q2之第二端電性連接於移位暫存器的輸出端OUT，以根據驅動節點G之電壓將第一訊號CK1傳輸至輸出端OUT。移位暫存器100包含一第一下拉模組110以及一第二下拉模組120。第三電晶體Q3以及第九電晶體Q9電性連接於輸出端OUT，用來在輸出端OUT輸出高準位電壓後，將輸出端OUT之電壓拉至低準位電壓VSS。第六電晶體Q6以及第十電晶體Q10電性連接於驅動節點G，用來在輸出端OUT輸出高準位電壓後將驅動節點G之電壓拉至低準位電壓VSS以關閉第二電晶體Q2。第一下拉模組110以及第二下拉模組120根據第一訊號CK1以及第二訊號CK2分別執行下拉任務約50%的時間。在第一下拉模組110中，第九電晶體Q9與第十電晶體Q10之控制端電性連接於節點K，節點K之電壓由第十二電晶體Q12與第十三電晶體Q13所決定。在第二下拉模組中，第三電晶體Q3與第六電晶體Q6之控制端電性連接於節點P，節點P之電壓由第四電晶體Q4與第五電晶體Q5所決定。第十一電晶體Q11用來將節點K之電壓拉至低準位電壓VSS。第七電晶體Q7用來在輸出端OUT輸出高準位電壓時，將節點P之電壓拉至低準位電壓VSS。另外，第八電晶體Q8電性連接於節點P，用來在輸出端OUT輸出高準位電壓時，將節點P之電壓拉至低準位電壓VSS。

第二訊號CK2與第一訊號CK1為互補訊號。因此，當第一訊號CK1為高準位電壓，第二訊號CK2為之低準位電壓VSS時，節點P之電壓為低準位電壓VSS，節點K之電壓為高準位電壓，除了在輸出端OUT為高準位電壓時，節點K之電壓將被第十一電晶體Q11拉至低準位電壓VSS。同樣地，當第一訊號CK1為低準位電壓VSS，第二訊號CK2為之高準位電壓時，節點K之電壓為低準位電壓VSS，節點P之電壓為高準位電壓，除了在輸出端OUT為高準位電壓時，節點P之電壓將被第七電晶體Q7以及第八電晶體Q8拉至低準位電壓VSS。

節點K及節點P之電壓分別約50%的時間在高準位電壓以及約50%的時間在低準位電壓VSS。在高準位電壓時，電晶體導通，此時電晶體之臨界值漂移增加，而在低準位電壓時，電晶體之臨界值漂移減少。當高準位電壓與低準位電壓為反相時，臨界值漂移增加量等於臨界值漂移減少量，臨界值漂移之淨值大體上為零，移位暫存器之運作便視為穩定的。然而，目前的高準位電壓約等於+18V，而低準位電壓VSS約等於-6V。因此，由節點K以及節點P所控制之第三電晶體Q3、第六電晶體Q6、第九電晶體Q9以及第十電晶體Q10之臨界值漂移將隨時間而增加，使得移位暫存器不穩定。

因此，本發明之一目的在於提供一種移位暫存器。

本發明係提供一種移位暫存器，包含複數個電性連接之移位單元，其中第n個移位單元包含一提升電路、一提升驅動電路、一下拉電路以及一下拉驅動電路。該提升電路用來根據一第一訊號及一驅動節點之電壓輸出該第一訊號至一輸出節點。該提升驅動電路電性連接於該提升電路，用來根據第(n-1)個移位單元之驅動節點之電壓輸出一第二訊號至該驅動節點。該下拉電路電性連接於該提升電路，用來根據第(n+2)個移位單元之驅動節點之電壓輸出一低準位電壓至該輸出節點。該下拉驅動電路電性連接於該提升驅動電路，用來根據該第一訊號及一第三訊號輸出該低準位電壓至該驅動節點。其中n為正整數。

請參考第2圖，第2圖為本發明之移位暫存器之示意圖。移位暫存器包含複數個電性連接之移位單元200，每一個移位單元200包含一提升電路210、一提升驅動電路220、一下拉電路230以及一下拉驅動電路240。提升電路210包含一第一電晶體M1。提升驅動電路220包含一第二電晶體M2以及一第三電晶體M3。下拉電路230包含一第四電晶體M4以及一第五電晶體M5。下拉驅動電路包含一第一下拉驅動模組、一第二下拉驅動模組以及一第六電晶體M6。第一下拉驅動模組包含一第七電晶體M7、一第八電晶體M8、一第9電晶體M9以及一第十電晶體M10。第二下拉驅動模組包含一第十一電晶體M11、一第十二電晶體M12、第十三電晶體M13、一第十四電晶體M14以及一第十五電晶體M15。提升電路210根據第一訊號CKO及驅動節點Q之電壓輸出第一訊號CKO至輸出節點OUT。第n個移位單元(n為正整數)之提升驅動電路220根據第(n-1)個移位單元之驅動節點Q之電壓輸出第二訊號XCKO至驅動節點Q。下拉電路230根據第(n+2)個移位單元之驅動節點Q之電壓輸出低準位電壓VSS至輸出節點OUT。下拉驅動電路240包含一第一下拉驅動模組241，一第二下拉驅動模組242，以及一第六電晶體M6。第六電晶體M6電性連接於第一下拉驅動模組241及第二下拉驅動模組242之間。下拉驅動電路240根據第一訊號CKO及第三訊號CKE輸出低準位電壓VSS至驅動節點Q。

第一電晶體M1之第一端用來接收第一訊號CKO，第一電晶體M1之第二端電性連接於輸出節點OUT。第二電晶體M2之第一端用來接收第二訊號XCKO，第二電晶體M2之控制端電性連接於第(n-1)個移位單元之驅動節點Q，第二電晶體M2之第一端電性連接於驅動節點Q。第三電晶體M3之第一端電性連接於輸出節點OUT，第三電晶體M3之控制端用來接收第三訊號CKE，第三電晶體M3之第二端用來接收低準位電壓VSS。第四電晶體M4之第一端電性連接於輸出節點OUT，第四電晶體M4之控制端電性連接於第(n+2)個移位單元之驅動節點Q，第四電晶體M4之第二端用來接收低準位電壓VSS。第五電晶體M5之第一端電性連接於驅動節點Q，第五電晶體M5之控制端電性連接於第(n+2)個移位單元之驅動節點Q，第五電晶體M5之第二端用來接收低準位電壓VSS。第七電晶體M7之第一端用來接收第三訊號CKE，第七電晶體M7之控制端電性連接於第七電晶體M7之第一端，第七電晶體M7之第二端電性連接於第一節點P。第八電晶體M8之第一端電性連接於驅動節點Q，第八電晶體M8之控制端電性連接於第一節點P，第八電晶體M8之第二端用來接收低準位電壓VSS。第九電晶體M9之第一端電性連接第一節點p，第九電晶體M9之控制端用來接收該第一訊號CKO，第九電晶體M9之第二端用來接收低準位電壓VSS。第十電晶體M10之第一端電性連接於第一節點P，第十電晶體M10之控制端電性連接於驅動節點Q，第十電晶體M10之第二端用來接收低準位電壓VSS。第十一電晶體M11之第一端用來接收第一訊號CKO，第十一電晶體M11之控制端電性連接於第十一電晶體M11之第一端，第十一電晶體M11之第二端電性連接於第二節點K。第十二電晶體M12之第一端電性連接於驅動節點Q，第十二電晶體M12之控制端電性連接於第二節點K，第十二電晶體M12之第二端用來接收低準位電壓VSS。第十三電晶體M13之第一端電性連接於第二節點K，第十三電晶體M13之控制端用來接收第三訊號CKE，第十三電晶體M13之第二端用來接收低準位電壓VSS。第十四電晶體M14之第一端電，性連接於第二節點K，第十四電晶體M14之控制端電性連接於驅動節點Q，第十四電晶體M14之第二端用來接收低準位電壓VSS。第十五電晶體M15之第一端電性連接於輸出節點OUT，第十五電晶體M15之控制端電性連接於第二節點K，第十五電晶體M15之第二端用來接收低準位電壓VSS。

請參考第3圖，第3圖為第2圖之移位暫存器之訊號之波形圖。第一訊號CKO與第二訊號XCKO為互補訊號。第三訊號CKE與第四訊號XCKE為互補訊號。在時序t0時，第(n-1)個移位單元之驅動節點Q(n-1)為為高準位電壓VDD，所以第二電晶體M2導通，但此時第二訊號XCKO為低準位電壓VSS，所以驅動節點Q為低準位電壓VSS。在時序t1時，驅動節點Q(n-1)為第二高準位電壓VD2，所以第二電晶體M2導通，因此第二訊號XCKO之高準位電壓VDD傳輸至驅動節點Q。在本發明中，移位單元利用驅動節點Q(n-1)之第二高準位電壓VD2來驅動第二電晶體M2，可降低第二電晶體M2之導通電阻，提升高準位電壓VDD傳輸至驅動節點Q之速度。另外，在時序t1時，第一訊號CKO為低準位電壓VSS，第三訊號CKE為高準位電壓VDD，第三訊號CKE之高準位電壓VDD傳輸至節點P，然而此時第六電晶體M6、第十電晶體M10以及第十四電晶體M14因為驅動節點Q(n-1)為高準位電壓VDD而導通，所以節點P以及節點K之電壓將被拉至低準位電壓VSS，使得第八電晶體M8、第十二電晶體M12以及第十五電晶體M15關閉。在時序t2時，第一訊號CKO為高準位電壓VDD，因為第一電晶體M1之第一端以及控制端之間的電容耦合，所以驅動節點Q之電壓會被提升至第二高準位電壓VD2，第一電晶體M1之導通電阻將更低，此時第一訊號CKO為高準位電壓VDD，所以輸出節點OUT為高準位電壓VDD。另外，在時序t2時，第一訊號CKO為高準位電壓VDD，第三訊號CKE為低準位電壓VSS，第一訊號CKO之高準位電壓VDD傳輸至節點K，然而此時第六電晶體M6、第十電晶體M10以及第十四電晶體M14因為驅動節點Q(n-1)之電壓為第二高準位VD2而導通，所以節點P以及節點K之電壓將被拉至低準位電壓VSS，使得第八電晶體M8、第十二電晶體M12以及第十五電晶體M15關閉。在本發明中，第六電晶體M6電性連接於第一下拉驅動模組以及第二下拉驅動模組之間，當第六電晶體M6導通時，可幫助拉低節點P以及節點K之電壓，減少第八電晶體M8、第十二電晶體M12以及第十五電晶體M15關閉產生漏電流效應。

接著，移位單元將根據第(n+2)個電晶體之驅動節點Q(n+2)之電壓進行重置。在時序t3時，驅動節點Q(n+2)為高準位電壓VDD，使得第四電晶體M4以及第五電晶體M5導通，所以驅動節點Q以及輸出節點OUT之電壓被拉至低準位電壓VSS。同時，第一訊號CKO為低準位電壓VSS，第三訊號CKE訊號為高準位電壓VDD，所以第七電晶體M7導通，因此節點P為高準位電壓VDD，使得第八電晶體M8導通，所以驅動節點Q之電壓被拉至低準位電壓VSS。另外，第三電晶體T3亦導通，將輸出節點OUT拉至低準位電壓VSS。在時序t4時，驅動節點Q(n+2)之電壓為第二高準位電壓VD2，將使得第四電晶體M4以及第五電晶體M5之導通電阻更低，可以更有效地將驅動節點Q以及輸出節點OUT拉至低準位電壓VSS。同時，第一訊號CKO為高準位電壓VDD，第三訊號CKE訊號為低準位電壓VSS，所以第十一電晶體M11導通，因此節點K為高準位電壓VDD，使得第十二電晶體M12以及第十五電晶體M15導通，所以驅動節點Q以及輸出節點OUT皆為低準位電壓VSS。在本發明中，第四電晶體M4以及第五電晶體M5利用第(n+2)個電晶體之驅動節點Q(n+2)之電壓作控制，而非第(n+1)個電晶體之驅動節點Q(n+1)，主要是因為驅動節點Q(n+1)在時序t2時就被拉至高準位電壓VDD，此時若第四電晶體M4以及第五電晶體M5導通將使輸出節點OUT之電壓被拉低。

綜上所述，本發明之移位暫存器利用驅動節點Q(n-1)之第二高準位電壓VD2來推動第n個移位單元，可使驅動節點Q(n)之電壓的上升加速。另外，移位單元利用驅動節點Q(n+2)作為重置的驅動節點Q(n)或輸出節點OUT(n)之電壓，因為驅動節點Q具有第二高準位電壓VD2，可以降低電晶體的導通電阻而幫助將電壓拉低。本發明之移位暫存器提供電晶體M16作為節點K與節點P連接之橋樑，可幫助拉低節點P以及節點K之電壓，減少第八電晶體M8、第十二電晶體M12以及第十五電晶體M15關閉產生漏電流效應。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．移位單元

110．．．第一下拉模組

120．．．第二下拉模組

200．．．移位單元

210．．．提升電路

220．．．提升驅動電路

230．．．下拉電路

240．．．下拉驅動電路

241．．．第一下拉模組

242．．．第二下拉模組

Q1~Q13．．．電晶體

M1~M15．．．電晶體

G、Q．．．驅動節點

OUT．．．輸出節點

K、P．．．節點

CKO．．．第一訊號

XCKO．．．第二訊號

CKE．．．第三訊號

XCKE．．．第四訊號

VSS．．．低準位電壓

VDD．．．高準位電壓

VD2．．．第二高準位電壓

第1圖為先前技術之移位暫存器之示意圖。

第2圖為本發明之移位暫存器之示意圖。

第3圖為第2圖之移位暫存器之訊號之波形圖。

200．．．移位單元

210．．．提升電路

220．．．提升驅動電路

230．．．下拉電路

240．．．下拉驅動電路

241．．．第一下拉模組

242．．．第二下拉模組

M1~M15．．．電晶體

Q．．．驅動節點

OUT．．．輸出節點

K、P．．．節點

CKO．．．第一訊號

XCKO．．．第二訊號

CKE．．．第三訊號

VSS．．．低準位電壓

Claims (10)

1. 一種移位暫存器，包含複數個電性連接之移位單元，其中第n個移位單元包含：一提升電路，用來根據一第一訊號及一驅動節點之電壓輸出該第一訊號至一輸出節點；一提升驅動電路，電性連接於該提升電路，用來根據第(n-1)個移位單元之驅動節點之電壓輸出一第二訊號至該驅動節點；一下拉電路，電性連接於該提升電路，用來接收第(n+2)個移位單元之驅動節點之電壓，以輸出一低準位電壓至該輸出節點；以及一下拉驅動電路，電性連接於該提升驅動電路，用來根據該第一訊號及一第三訊號輸出該低準位電壓至該驅動節點；其中n為正整數。
2. 如請求項1所述之移位暫存器，其中該提升電路包含：一第一電晶體，具有一第一端用來接收該第一訊號，一控制端，及一第二端電性連接於該輸出節點。
3. 如請求項1所述之移位暫存器，其中該提升驅動電路包含：一第二電晶體，具有一第一端用來接收該第二訊號，一控制端電性連接於第(n-1)個移位單元之驅動節點，及一第一端電性連接於該驅動節點；以及 一第三電晶體，具有一第一端電性連接於該輸出節點，一控制端用來接收該第三訊號，及一第二端用來接收該低準位電壓。
4. 如請求項1所述之移位暫存器，其中該下拉電路包含：一第四電晶體，具有一第一端電性連接於該輸出節點，一控制端電性連接於第(n+2)個移位單元之驅動節點，及一第二端用來接收該低準位電壓；以及一第五電晶體，具有一第一端電性連接於該驅動節點，一控制端電性連接於第(n+2)個移位單元之驅動節點，及一第二端用來接收該低準位電壓。
5. 如請求項1所述之移位暫存器，其中該下拉驅動電路包含一第一下拉驅動模組，一第二下拉驅動模組，及一第六電晶體電性連接於該第一下拉驅動模組及該第二下拉驅動模組之間。
6. 如請求項5所述之移位暫存器，其中該第一下拉驅動模組包含：一第七電晶體，具有一第一端用來接收該第三訊號，一控制端電性連接於該第一端，及一第二端電性連接於一第一節點；一第八電晶體，具有一第一端電性連接於該驅動節點，一控制端電性連接於該第一節點，及一第二端用來接收該低準位電壓；一第九電晶體，具有一第一端電性連接該第一節點，一控制端用來接收該第一訊號，及一第二端用來接收該低準位電壓；以及 一第十電晶體，具有一第一端電性連接於該第一節點，一控制端電性連接於該驅動節點，及一第二端用來接收該低準位電壓。
7. 如請求項6所述之移位暫存器，其中該第二下拉驅動模組包含：一第十一電晶體，具有一第一端用來接收該第一訊號，一控制端電性連接於該第一端，及一第二端電性連接於一第二節點；一第十二電晶體，具有一第一端電性連接於該驅動節點，一控制端電性連接於該第二節點，及一第二端用來接收該低準位電壓；一第十三電晶體，具有一第一端電性連接於該第二節點，一控制端用來接收該第三訊號，及一第二端用來接收該低準位電壓；一第十四電晶體，具有一第一端電性連接於該第二節點，一控制端電性連接於該驅動節點，及一第二端用來接收該低準位電壓；以及一第十五電晶體，具有一第一端電性連接於該輸出節點，一控制端電性連接於該第二節點，及一第二端用來接收該低準位電壓。
8. 如請求項7所述之移位暫存器，其中該第六電晶體具有一第一端電性連接於該第一節點，一控制端電性連接於該驅動節點，及一第二端電性連接於該第二節點。
9. 如請求項1所述之移位暫存器，另包含： 一電壓源，用來提供該低準位電壓。
10. 如請求項1所述之移位暫存器，其中該第一訊號及該第二訊號為互補訊號。