CN109920730B - 一种图案化方法 - Google Patents
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Abstract
本发明公开一种图案化方法。首先提供一基底，包含阵列区和周边区。在基底上形成一材料层，完全覆盖阵列区和周边区。形成第一图案化掩模层，并以第一图案化掩模层进行第一自对准双重图案化制作工艺，将覆盖阵列区和周边区的材料层分别图案化成第一阵列图案和第一周边图案。形成第二图案化掩模层并以第二图案化掩模层进行第二自对准双重图案化制作工艺，将第一阵列图案图案化成第二阵列图案。形成第三图案化掩模层并以第三图案化掩模层为蚀刻掩模蚀刻移除部分第一周边图案，将第一周边图案图案化成第二周边图案。后续，以第二阵列图案和第二周边图案为蚀刻掩模蚀刻其下方的图案转移层，将第二阵列图案和第二周边图案的图案同时转移至图案转移层中。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种半导体元件的图案化方法。
背景技术
半导体元件的制造过程中，布局设计图案是通过图案化制作工艺而被转移制作到半导体材料中。常规的图案化制作工艺通常包含光刻与蚀刻步骤，例如先通过光刻步骤将制作在一光掩模上的布局图案转移制作到半导体材料层上的一掩模层中，形成图案化掩模层，然后再以该图案化掩模层为蚀刻掩模对半导体材料层进行蚀刻，进一步将图案转移制作到半导体材料层中。随着半导体元件尺寸微缩以及功能提升，布局设计图案不仅具有更小的关键尺寸，还可能包含了多种不同型态的密集图案，使得图案化制作工艺更加困难与复杂。图案化制作工艺常是半导体制造领域往更小技术结点发展的关键因素。
发明内容
有鉴于此，本发明提供了一种改良的图案化方法，可用较简单的步骤同时制作出不同型态的紧密图案。
根据本发明一实施例的图案化方法，包含下列步骤。首先提供一基底，包含一阵列区和一周边区。在基底上形成一材料层，完全覆盖该阵列区和该周边区。接着形成一第一图案化掩模层，覆盖该阵列区和该周边区的部分该材料层。以该第一图案化掩模层进行一第一自对准双重图案化制作工艺，将该阵列区和该周边区的该材料层分别图案化成一第一阵列图案和一第一周边图案。形成一第二图案化掩模层，部分覆盖该第一阵列图案，完全覆盖该第一周边图案。以该第二图案化掩模层进行一第二自对准双重图案化制作工艺，将该第一阵列图案图案化成一第二阵列图案。形成一第三图案化掩模层，显露部分该第一周边图案，完全覆盖该第二阵列图案。以该第三图案化掩模层为蚀刻掩模蚀刻移除该第一周边图案显露的部分，将该第一周边图案图案化成一第二周边图案。后续，第二阵列图案和第二周边图案的图案被同时转移至该基底以及该材料层之间的一目标层中，再同时被转移至一目标层中，由此获得理想的图案化目标层。
附图说明
图1至图15为本发明一优选实施例的图案化方法的步骤示意图。
主要元件符号说明
10 基底 160 材料层
101 阵列区 160a 第一阵列图案
102 周边区 160a' 第二阵列图案
110 层间介电层 160b 第一周边图案
112 接触插塞 160b' 第二周边图案
114 接触插塞 170a、170b 第一图案化掩模层
120 目标层 172 第一间隙壁材料层
120a 目标层图案 182 第一平坦化层
120b 目标层图案 190a、190b 第二图案化掩模层
L1 图案转移层 192 第二间隙壁材料层
130 硬掩模层 202 第二平坦化层
140 先进图案化薄膜 212a、212b 第三图案化掩模层
150 抗反射层 213 开口图案
A-A' 切线 P1、P2、P3、 间距
P4、P5、P6
B-B' 切线 X 第一方向
C-C' 切线 Y 第二方向
具体实施方式
本发明的图案化方法可同时制作出不同型态的紧密图案，例如用来制作动态随机存取存储器(DRAM)阵列区的存储节点接触垫(storage node pad)和周边区的接触插塞接触垫(contact plug pad)。
图1至图15为本发明一优选实施例的图案化方法的步骤示意图，其中图1至图6上部为顶视图，下部为沿着顶视图中切线A-A’和切线B-B’的剖面示意图；图7至图15上部为顶视图，下部为沿着顶视图中切线C-C’和切线B-B’的剖面示意图。切线A-A’和切线C-C’分别沿着第一方向X和第二方向Y切过阵列区101，切线B-B’沿着第一方向X切过周边区102。所述实施例中，第一方向X与第二方向Y互相垂直。在其他实施例中，第一方向Y与第二方向X可不垂直，两者夹有一小于90度的锐角。
请参考图1，首先提供一基底10，包含一阵列区101与一周边区102。基底10例如是硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不限于此。基底10可包含晶体管、字符线和位线形成其中，为了简化图示并未绘示出来。基底10上形成有层间介电层110以及位在层间介电层110中的接触插塞112和接触插塞114。层间介电层110材料可包含氧化硅、氮化硅等介电材料，但不限于此。接触插塞112例如是位于阵列区101的存储节点接触插塞(storage node contact)，用来连接晶体管的源/漏区与后续形成的电容。接触插塞114则位于周边区102，用来连接周边电路晶体管的源/漏区与金属内连线。一目标层120形成在层间介电层110上并且与接触插塞112和接触插塞114直接接触。目标层120和接触插塞112和114可以是一体成形构成，例如在层间介电层110中定义出多个开口后，沉积一导电材料(例如铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料)填满该些开口形成接触插塞112和114，导电材料还覆盖至层间介电层110表面，形成目标层120。目标层120后续将会被图案化，在阵列区101形成对位于接触插塞112的存储节点接触垫，在周边区102形成对位于接触插塞114的接触插塞接触垫。接着，在目标层120上形成一图案转移层L1以及一材料层160，用来将预计的存储节点接触垫和接触插塞接触垫的图案转移至目标层120中。图案转移层L1可以是包含硬掩模层130、先进图案化薄膜(advanced patterning film,APF)140以及抗反射层150的迭层。硬掩模层130例如是氮化硅，先进图案化薄膜(advanced patterning film,APF)140例如是可灰化非晶相含碳层(ashable amorphous carbon film)，抗反射层150例如是氮氧化硅，但不限于此。材料层160例如是一氮化硅层或一多晶硅层，但不限于此。接着，在材料层160上形成第一图案化掩模层170a和170b。第一图案化掩模层170a位于阵列区101正上方，第一图案化掩模层170b位于周边区102的正上方。形成第一图案化掩模层170a和170b的方法例如全面性地形成一第一掩模材料层(图未示)，例如光致抗蚀剂或有机介电层，完全覆盖阵列区101和周边区102的材料层160，然后图案化该第一掩模材料层，形成第一图案化掩模层170a和170b。如顶视图所示，第一图案化掩模层170a和170b包含沿着第二方向Y延伸的线型图案，分别具有间距P1和P2，根据本发明一实施例，间距P1与P2大致相等。根据本发明一实施例，第一图案化掩模层170b还包含长度小于线型图案的线段图案。
接下来的图2至图5说明以第一图案化掩模层170a和170b进行第一自对准双重图案化(self-aligned double patterning,SADP)制作工艺，以将阵列区101和周边区102正上方的材料层160同时图案化成第一阵列图案160a和第一周边图案160b。第一自对准双重图案化制作工艺的步骤包含，首先，请参考图2，形成第一间隙壁材料层172，例如氧化硅，共型地覆盖第一图案化掩模层170a和170b的顶面和侧壁以及显露出来的材料层160。接着，参考图3，形成第一平坦化层182，例如光致抗蚀剂或有机介电层，完全覆盖第一间隙壁材料层172并填满第一间隙壁材料层172之间的间隙，然后以化学机械研磨制作工艺或回蚀刻制作工艺由上往下移除多余的第一平坦化层182至显露出覆盖第一图案化掩模层170a和170b顶部的第一间隙壁材料层172，且需剩余第一平坦化层182填充在第一间隙壁材料层172之间，并且与覆盖第一图案化掩模层170a和170b顶部的第一间隙壁材料层172大致上齐平。然后，请参考图4，移除第一间隙壁材料层172显露的部分至完全显露出第一图案化掩模层170a和170b以及部分材料层160。剩余的第一平坦化层182和第一图案化掩模层170a交替排列，覆盖阵列区101正上方的部分材料层160。剩余的第一平坦化层182和第一图案化掩模层170b替排列，覆盖周边区102正上方的部分材料层160。剩余的第一平坦化层182和第一图案化掩模层170a具有一间距P3，约是间距P1二分之一。第一平坦化层182和第一图案化掩模层170b有一间距P4，约是间距P2的二分之一。当P1与P2大致相等时，P3与P4较佳也大致相等。请参考图5，接着以第一图案化掩模层170a和170b以及剩余的平坦化层182为蚀刻掩模对材料层160进行蚀刻，移除显露出来的材料层160，将阵列区101和周边区102的材料层160分别图案化成第一阵列图案160a和第一周边图案160b。然后，如图6上部顶示图所示，移除剩余的第一图案化掩模层170a和170b和第一平坦化层182，显露出第一阵列图案160a和第一周边图案160b。根据本发明一实施例，第一阵列图案160a包含多条沿着第二方向Y延伸的线型(line-shaped)图案，第一周边图案160b包含一环形图案及其包围一线段图案以及多条沿着第二方向Y延伸的线型(line-shaped)图案。
请参考图7。接着形成第二图案化掩模层190a和190b分别覆盖第一阵列图案160a和第一周边图案160b。第二图案化掩模层190a包含沿着第一方向X延伸的线型图案，具有间距P5，覆盖住部分(即显露出其他部分)第一阵列图案160a。第二图案化掩模层190b则完全覆盖住第一周边图案160b，并未显露出第一周边图案160b的任何部分。形成第二图案化掩模层190a和190b的方法例如全面性地形成一第二掩模材料层(图未示)，例如光致抗蚀剂或有机介电层，完全覆盖阵列区101和周边区102的第一阵列图案160a和第一周边图案160b以及显露出来的图案转移层L1，然后图案化该第二掩模材料层，形成第二图案化掩模层190a和190b。
接着的图8至图11说明以第二图案化掩模层190a和190b进行第二自对准双重图案化(self-aligned double patterning,SADP)制作工艺，以将阵列区101正上方的第一阵列图案160a图案化成第二阵列图案160a’。第二自对准双重图案化制作工艺的步骤包含，首先，请参考图8，形成第二间隙壁材料层192，例如氧化硅，共型地覆盖第二图案化掩模层190a和190b的顶面和侧壁以及显露出来的图案转移层L1，然后形成第二平坦化层202，例如光致抗蚀剂或有机介电层，完全覆盖第二间隙壁材料层192并填满第二间隙壁材料层192之间的间隙，再以化学机械研磨制作工艺或回蚀刻制作工艺由上往下移除多余的第二平坦化层202至显露出覆盖第二图案化掩模层190a和190b顶部的第二间隙壁材料层192。阵列区101正上方还包含剩余的第二平坦化层202填充在第二间隙壁材料层192之间，并且与覆盖第二图案化掩模层190a顶部的第二间隙壁材料层192大致上齐平。然后，请参考图9，移除第二间隙壁材料层192显露的部分至完全显露出第二图案化掩模层190a和190b。阵列区101正上方包含剩余的第二平坦化层202图案化掩模层190a交替排列，覆盖住部分第一阵列图案160a和部分图案转移层L1(即显露出其他部分的第一阵列图案160a和图案转移层L1)。周边区102正上方的第一周边图案160b以及图案转移层L1仍然完全被第二图案化掩模层190b覆盖住，并未显露出任何部分。交替排列的第二平坦化层202和第二图案化掩模层190a具有一间距P6，较佳为间距P5的二分之一。接着，请参考图10，以第二图案化掩模层190a和190b和剩余的第二平坦化层202为蚀刻掩模，蚀刻移除第一阵列图案160a显露出来的部分，以将第一阵列图案160a图案化成第二阵列图案160a’。然后，如图11所示，移除剩余的第二图案化掩模层190a和190b和第二平坦化层202，完全显露出第二阵列图案160a’和第一周边图案160b。第二阵列图案160a’包含多个岛状图案，较佳具有相同尺寸，即该些岛状图案在X方向上具有相同宽度，在Y方向上也具有相同宽度。
请参考图12。接着形成第三图案化掩模层212a和212b分别覆盖第二阵列图案160a'和第一周边图案160b。第三图案化掩模层212a完全覆盖住第二阵列图案160a'，并且未显露出第二阵列图案160a'的任何部分。第三图案化掩模层212b则包含多个开口图案213，显露出部分第一周边图案160b，例如是第一周边图案160b的环形图案和线段图案的部分区域。形成第三图案化掩模层212a和212b的方法例如全面性地形成一第三掩模材料层(图未示)，例如光致抗蚀剂或有机介电层，完全覆盖阵列区101和周边区102的第二阵列图案160a'和第一周边图案160b以及显露出来的图案转移层L1，然后图案化该第三掩模材料层，形成第三图案化掩模层212a和212b。
请参考图13。接着以第三图案化掩模层212a和212b为蚀刻掩模，蚀刻移除第一周边图案160b自开口图案213显露出来的部分，因此将第一周边图案160b图案化成第二周边图案160’，然后移除第三图案化掩模层212a和212b。如图13上部的顶视图所示，第二周边图案160’包含通过移除部分环形图案而形成的弧形图案，以及多个通过开口图案213移除部分线段图案而形成的长度不等的线段图案。
请参考图14。接着以第二阵列图案160a’和第二周边图案160b’为蚀刻掩模对图案转移层L1进行蚀刻，将第二阵列图案160a’和第二周边图案160b’的图案同时往下转移至图案转移层L1中。
请参考图15。接者以图案转移层L1为蚀刻掩模对目标层120进行蚀刻，再将第二阵列图案160a’和第二周边图案160b’的图案转移至目标层120中，分别在阵列区101和周边区102形成目标层图案120a和目标层图案120b。图案化目标层120时可同时在层间介电层110中形成凹陷区域，确保没有残留的目标层120。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (18)
1.一种图案化方法，其特征在于，包含:
提供一基底，包含阵列区和周边区；
在基底上形成一材料层，完全覆盖该阵列区和该周边区；
形成一第一图案化掩模层，覆盖该阵列区和该周边区的部分该材料层；
以该第一图案化掩模层进行一第一自对准双重图案化制作工艺，将该阵列区和该周边区的该材料层分别图案化成一第一阵列图案和一第一周边图案；
形成一第二图案化掩模层，部分覆盖该第一阵列图案，完全覆盖该第一周边图案；
以该第二图案化掩模层进行一第二自对准双重图案化制作工艺，将该第一阵列图案图案化成一第二阵列图案；
形成一第三图案化掩模层，显露部分该第一周边图案，完全覆盖该第二阵列图案；以及
以该第三图案化掩模层为蚀刻掩模蚀刻移除该第一周边图案显露的部分，将该第一周边图案图案化成一第二周边图案。
2.如权利要求1所述的图案化方法，其中该第一图案化掩模层包含多条沿着一第二方向延伸的线形图案，该第二图案化掩模层包含多条沿着一第一方向延伸的线形图案。
3.如权利要求2所述的图案化方法，其中该第一方向与该第二方向垂直。
4.如权利要求2所述的图案化方法，其中该第一方向与该第二方向夹有小于90度的锐角。
5.如权利要求1所述的图案化方法，其中该第一周边图案包含一环形图案以及由该环形图案包围的一线段图案。
6.如权利要求5所述的图案化方法，其中部分该环形图案以及部分该线段图案自该第三图案化掩模层显露出来。
7.如权利要求1所述的图案化方法，其中该第二阵列图案包含多个相同尺寸的岛状图案，该第二周边图案包含多个长度不等的线段图案。
8.如权利要求1所述的图案化方法，其中该第一自对准双重图案化制作工艺包含:
形成一第一间隙壁材料层，共型地覆盖该第一图案化掩模层；
形成一第一平坦化层完全覆盖该第一间隙壁材料层；
回蚀刻该第一平坦化层至显露出该第一间隙壁材料层，剩余的该第一平坦化层填充在该第一间隙壁材料层之间；
移除该第一间隙壁材料层显露的部分，显露出该第一图案化掩模层和部分该材料层；
以该第一图案化掩模层和剩余的该第一平坦化层为蚀刻掩模蚀刻该材料层，在该材料层中形成该第一阵列图案以及该第一周边图案；以及
移除该第一图案化掩模层和剩余的该第一平坦化层。
9.如权利要求8所述的图案化方法，其中该第一平坦化层与该第一图案化掩模层包含光致抗蚀剂或有机介电层。
10.如权利要求8所述的图案化方法，其中该第一间隙壁材料层包含氧化硅。
11.如权利要求1所述的图案化方法，其中该第二自对准双重图案化制作工艺包含:
形成一第二间隙壁材料层，共型地覆盖该第二图案化掩模层；
形成一第二平坦化层完全覆盖该第二间隙壁材料层；
回蚀刻该第二平坦化层至显露出部分该第二间隙壁材料层，剩余的该第二平坦化层填充在该第二间隙壁材料层之间的间隙；
移除该第二间隙壁材料层显露的部分，显露出该第二图案化掩模层和部分该第一阵列图案；
以该第二图案化掩模层和剩余的该第二平坦化层为蚀刻掩模蚀刻该第一阵列图案，形成该第二阵列图案；以及
移除该第二图案化掩模层和剩余的该第二平坦化层。
12.如权利要求11所述的图案化方法，其中该第二平坦化层与该第二图案化掩模层包含光致抗蚀剂或有机介电层。
13.如权利要求11所述的图案化方法，其中该第二间隙壁材料层包含氧化硅。
14.如权利要求1所述的图案化方法，其中该材料层包含氮化硅或多晶硅。
15.如权利要求1所述的图案化方法，其中该第三图案化掩模层包含光致抗蚀剂或有机介电层。
16.如权利要求1所述的图案化方法，另包含:
移除该第三掩模层；以及
以该第二阵列图案和该第二周边图案为蚀刻掩模蚀刻该基底与该材料层之间的一图案转移层进行一蚀刻制作工艺，将该第二阵列图案和该第二周边图案的图案转移至该图案转移层中。
17.如权利要求16所述的图案化方法，另包含:
以该图案转移层为蚀刻掩模蚀刻该基底与该图案转移层之间的一目标层，再将该第二阵列图案和该第二周边图案的图案转移至该目标层中。
18.如权利要求17所述的图案化方法，该目标层包含导电材料。
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