TWI406393B - 具有額外電容結構之半導體元件及其製作方法 - Google Patents

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Description

具有額外電容結構之半導體元件及其製作方法
本發明關於一種半導體元件及其製作方法，尤指一種具有額外電容結構之半導體元件及其製作方法。
功率半導體元件主要用於電源管理的部分，例如應用於切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器以及馬達控制等等用途，其種類包含有金氧半導體場效電晶體(metal-oxide-semiconductor thin film transistor，MOSFET)與絕緣閘雙極性電晶體(insulated gate bipolar transistor，IGBT)等元件。為了降低功率上的損耗，一般功率半導體元件係為溝槽式的結構。
然而，隨著電子產品日益朝向輕、薄、短、小發展，溝槽式MOSFET元件設計的尺寸與間距亦不斷縮小，以符合高積集度和高密度之潮流。以溝槽式NMOSFET元件來說，於縮減溝槽寬度後，作為溝槽式NMOSFET元件之閘極的閘極導電層與作為溝槽式NMOSFET元件之汲極的N型磊晶層之耦合面積會隨之縮減，且溝槽式NMOSFET元件之P型基體摻雜區與N型磊晶層之接觸面積亦會減少，因此溝槽式NMOSFET元件於閘極與汲極間之電容與源極與汲極間之電容亦隨著縮小。所以，由閘極與汲極間之電容以及源極與汲極間之電容所構成之NMOSFET元件的輸出電容亦相對應地降低，其中源極與汲極間之電容遠大於閘極與汲極間之電容。
由於溝渠式NMOSFET元件係用於電源管理電路之轉換器，例如：同步降壓轉換器(Synchronous Buck Converter)中，且作為轉換器之開關元件，因此需常常進行開或關之動作。當關閉溝渠式NMOSFET元件時，溝渠式NMOSFET元件之輸出電容會被充電至與一外界變壓器同一電壓。但因轉換器中亦同時包含電感元件，所以於關閉時輸出電容與電感元件會構成LC震盪電路，進而產生電壓脈衝(voltage spike)。並且，因溝渠式NMOSFET元件之輸出電容隨著元件整體尺寸及溝渠寬度之縮減而下降，於關閉溝渠式NMOSFET元件時對所造成之電壓脈衝亦隨之增加，進而產生較高之能量損耗。
為了解決電壓脈衝增加之問題，一般係於溝渠式NMOSFET元件10之源極與汲極之間並聯一緩衝電路，且緩衝電路可由一電容與一電阻之串聯所組成。請參考第1圖，第1圖為習知降低電壓脈衝之電路示意圖。如第1圖所示，溝渠式NMOSFET元件10之源極S與汲極D之間係並聯一緩衝電路12，且緩衝電路12由一電容C與一電阻R之串聯所組成。藉此，位於溝渠式NMOSFET元件外部之電容可用來提升溝渠式NMOSFET元件10之輸出電容值，以減緩電壓脈衝。然而，額外之電路元件會產生額外的電路成本，並增加額外焊接之製作過程，造成製作成本增加。
因此，仍需要一種新穎的製造功率半導體元件的方法，以簡便及經濟的方式解決如上述電壓脈衝的問題。
本發明之主要目的在於提供一種具有額外電容結構之功率半導體元件及其製作方法，以解決上述電壓脈衝之問題。
為達上述之目的，本發明提供一種具有額外電容結構之半導體元件。半導體元件包括一半導體基底、一源極金屬層、一閘極金屬層、一汲極金屬層、至少一電晶體元件、一重摻雜區、一電容介電層、一導電層以及一層間介電層。半導體基底具有一上表面與一下表面，且半導體基底具有一第一導電類型。源極金屬層覆蓋於半導體基底的上表面，且閘極金屬層覆蓋於半導體基底的上表面。汲極金屬層設於半導體基底之下表面。電晶體元件設於源極金屬層與汲極金屬層間之半導體基底內，且電晶體元件具有一源極、一閘極以及一汲極。源極電性連接源極金屬層，閘極電性連接閘極金屬層，且汲極電性連接汲極金屬層。重摻雜區設於閘極金屬層與汲極金屬層間之半導體基底內，且重摻雜區具有第一導電類型。電容介電層覆蓋於半導體基底上，且與重摻雜區相接觸。導電層設於電容介電層與閘極金屬層之間，且電性連接至源極金屬層。重摻雜區、電容介電層以及導電層構成一電容結構。層間介電層設於源極金屬層與半導體基底之間，以及設於閘極金屬層與導電層之間。
為達上述之目的，本發明提供一種具有額外電容結構之半導體元件之製作方法。首先，提供一半導體基底，半導體基底上定義有一第一銲墊區以及一第二銲墊區，且半導體基底具有一上表面與一下表面，其中半導體具有一第一導電類型，且第一銲墊區之半導體基底的上表面具有至少一溝槽。然後，於第一銲墊區之半導體基底內形成至少一電晶體元件，以及於第二銲墊區之半導體基底內形成一重摻雜區，其中重摻雜區具有第一導電類型。接著，於半導體基底上覆蓋一電容介電層。之後，於第二銲墊區之電容介電層上形成一導電層，其中位於第二銲墊區之重摻雜區、電容介電層以及導電層構成一電容結構。然後，於導電層以及電容介電層上覆蓋一層間介電層。隨後，於第一銲墊區之層間介電層上覆蓋一源極金屬層，以及於第二銲墊區之層間介電層上覆蓋一閘極金屬層，其中源極金屬層與閘極金屬層分別電性連接電晶體元件之一源極與一閘極。最後，於半導體基底之下表面形成一汲極金屬層，其中汲極金屬層電性連接至電晶體元件之一汲極。
本發明將電晶體元件與額外電容結構製作於同一半導體元件中，並使本發明半導體元件之額外電容結構與電晶體元件電性連接至同一汲極金屬層與源極金屬層，進而增加半導體元件之輸出電容值。藉此，於關閉時之電壓脈衝可被降低，並減少關閉時之能量損耗。並且，本發明之半導體元件將由N型重摻雜區、電容介電層以及導電層所構成之額外電容結構設置在閘極金屬層正下方，使額外電容結構並未佔據設於源極金屬層下方之電晶體元件的設置空間，更可有效避免因設置額外電容結構而縮減電晶體元件之大小。
請參考第2圖至第7圖，第2圖至第7圖為本發明第一實施例之具有額外電容結構之半導體元件的製作方法示意圖。如第2圖所示，首先，提供一半導體基底102，其中半導體基底102具有一上表面104與一下表面106，且半導體基底102之上表面104定義有一第一銲墊區108以及一第二銲墊區110。並且，第一銲墊區108之半導體基底102的上表面104具有至少一溝槽112。於本實施例中，第一銲墊區108定義為設置一源極銲墊之區域，且第二銲墊區110定義為設置一閘極銲墊之區域，但不以此為限。半導體基底102係具有一第一導電類型，且第一導電類型以N型為例，但不限於此。此外，提供N型半導體基底102之步驟更詳述如下。提供一N型基材114，然後於N型基材114上形成一N型磊晶層116。接著，再進行一蝕刻與微影製程，於第一銲墊區108之N型磊晶層116上形成溝槽112。N型基材114可包括例如矽基材之材料，且N型基材114之摻雜劑量係高於N型磊晶層116之摻雜劑量。由於半導體元件之耐壓能力隨著N型磊晶層116之厚度增加及摻雜劑量降低而增加，因此N型磊晶層116之厚度可視耐壓需求加以調整。並且，溝槽112之數量係根據所欲形成電晶體元件之數量來做相對應之調整。於本實施例中，溝槽112之數量以兩個為例，但不以此為限。
接著，於第一銲墊區108之N型半導體基底102內形成至少一電晶體元件，以及於第二銲墊區110之N型半導體基底102內形成一N型重摻雜區。以下將進一步說明形成電晶體元件以及N型重摻雜區之步驟。如第3圖所示，進行一沉積製程，於N型半導體基底102之上表面104以及各溝槽112之側壁與底面覆蓋一絕緣層118。本實施例之絕緣層118可包括例如硼磷矽玻璃(BPSG)或其他矽氧化物等材料所形成之介電層。並且，本發明不限以沉積製程來製作絕緣層118，亦可利用例如熱氧化製程來形成絕緣層118。然後，進行一沉積製程以及一回蝕刻製程，於各溝槽112內之絕緣層118上填入一閘極導電層120，並移除位於各溝槽112外之絕緣層118。其中，絕緣層118電性隔離N型半導體基底102與閘極導電層120，使部分絕緣層118可作為電晶體元件之閘極絕緣層，而閘極導電層120作為電晶體元件之閘極。並且，形成閘極導電層120之材料可包括例如摻雜的多晶矽材料，但不限於此。
如第4圖所示，接著，於N型半導體基底102上形成一第一遮罩(未示於圖中)。然後，進行一第二導電類型之離子佈植製程，於各溝槽112兩側之N型半導體基底102內植入具有第二導電類型之離子。本實施例之第二導電類型以P型為例，因此P型離子佈植製程所植入之離子包括例如硼離子或氟化硼離子等摻質離子，但不以此為限。本發明之第一導電類型與第二導電類型不限分別為N型與P型，亦可互換。隨後，移除第一遮罩，進行一驅入(drive-in)製程，以擴散位於N型半導體基底102內之P型離子，進而於各溝槽112一側之N型半導體基底102內分別形成一第一P型基體摻雜區122，以及於第一銲墊區108內以及第二銲墊區110內之N型半導體基底102內形成二第二P型基體摻雜區124。然後，再於N型半導體基底102上形成一第二遮罩(未示於圖中)，以覆蓋第二P型基體摻雜區124。接著，對未被第二遮罩覆蓋之N型半導體基底102進行一N型之離子佈植製程，以於未摻雜有P型離子之N型半導體基底102以及各第一P型基體摻雜區122內植入N型離子，例如：砷或磷離子等摻質離子。然後，進行一驅入製程，以擴散位於N型半導體基底102內之N型離子，進而於第二銲墊區110內之N型半導體基底102形成一N型重摻雜區126，且於各第一P型基體摻雜區122上形成一N型源極摻雜區128。其中，各N型源極摻雜區128作為電晶體元件之一源極，且N型磊晶層116作為電晶體元件之一汲極，而鄰近絕緣層118之各第一P型基體摻雜區122則作為電晶體元件之一通道區。由此可知，各閘極導電層120、絕緣層118、各第一P型基體摻雜區122、各N型源極摻雜區128以及N型磊晶層116係構成一電晶體元件130，且本實施例之電晶體元件130係為一NMOSFET元件。但本發明之電晶體元件130不限於此，亦可為其他類型之電晶體元件。此外，本發明形成第一P型基體摻雜區122與第二P型基體摻雜區124以及形成N型重摻雜區126與各N型源極摻雜區128之步驟不限分開形成，亦可同時形成第一P型基體摻雜區122、第二P型基體摻雜區124、N型重摻雜區126以及N型源極摻雜區128。亦即，於P型離子佈植製程之後，直接進行N型離子佈植製程，然後再進行一驅入製程，以同時形成第一P型基體摻雜區122、第二P型基體摻雜區124、N型重摻雜區126以及N型源極摻雜區128。另外，N型重摻雜區126之摻雜劑量係介於1012 cm-2 至1016 cm-2 之間，藉由設置摻雜劑量高於N型磊晶層116之N型重摻雜區126，可避免鄰近第二銲墊區110之N型磊晶層116與第二P型基體摻雜區124所產生之空乏區延伸至第二銲墊區110內，而影響到額外電容結構之運作。
如第5圖所示，然後，進行一沉積製程，例如：化學氣相沉積(CVD)製程，於N型半導體基底102之上表面104覆蓋一電容介電層132。接著，進行一沉積製程以及一蝕刻與微影製程，於電容介電層132上形成一導電層134，且導電層134從第二銲墊區110延伸至第一銲墊區108之第二P型基體摻雜區124之上方，使第二銲墊區110之N型重摻雜區126、電容介電層132以及導電層134構成一電容結構136。形成電容介電層132之材料可包括例如氧化矽或氮化矽之氧化物或氮化物，且形成導電層134之材料可包括多晶矽材料，但不以此為限。本發明形成電容介電層132之步驟不限於利用沉積製程，亦可利用一熱氧化(thermal oxidation)製程來形成，或者亦可利用乾式氧化製程或濕式氧化製程來形成氮化矽化矽(Si3N4)，或者形成氧化層/氮化矽/氧化層(ONO)等結構。由於電容介電層132係作為電容結構136之介電層，因此其厚度與介電常數係關係著電容結構136之電容值大小，而電容介電層132之厚度與介電常數又與形成電容介電層132之製程溫度與時間相關，所以本發明可藉由調整電容介電層132之材料、製程溫度與時間、電容介電層132之厚度以及導電層134與N型重摻雜區126之重疊面積，來製作出所需電容結構136之電容值大小。以承受30伏特之耐壓為例，電容介電層132之厚度的範圍可從200埃至3000埃。導電層134之厚度可介於1000埃至8000埃之間。另外，由於電容介電層132係用於作為電容結構136之介電層，因此並不限需延伸至電晶體元件130的上方，本發明之電容介電層132亦可僅與導電層134切齊，以電性隔離導電層134與N型重摻雜區126。
如第6圖所示，然後，進行一沉積製程，全面性地於導電層134與電容介電層132上覆蓋一層間介電層138，例如硼磷矽玻璃(BPSG)或其他矽氧化物等材料所形成之介電層。接著，進行一微影與蝕刻製程，於第一銲墊區108之層間介電層138與導電層134內形成一第一接觸洞140，並且同時於第一銲墊區108之層間介電層138以及電容介電層132內形成至少一第二接觸洞142以及一第三接觸洞144。於本實施例中，第一接觸洞140、第二接觸洞142以及第三接觸洞144具有相同深度，且第一接觸洞140貫穿層間介電層138以及導電層134，並深及電容介電層132。第二接觸洞142貫穿N型源極摻雜區128，以暴露出第一P型基體摻雜區122，且第三接觸洞144暴露出第二P型基體摻雜區124。然後，進行一P型離子佈植製程與一驅入製程，於所暴露出之各第一P型基體摻雜區122內形成一P型源極接觸摻雜區146，且於第二P型基體摻雜區122b內形成一P型接觸摻雜區148，其中P型源極接觸摻雜區146係位於N型源極摻雜區128之下方。之後，於第一接觸洞140內填入一第一接觸插塞150，於第二接觸洞142內填入一第二接觸插塞152，且於第三接觸洞144內填入一第三接觸插塞154。此外，本發明之第一接觸洞140並不限於與第二接觸洞142以及第三接觸洞144同時形成，亦可形成於第二接觸洞142與第三接觸洞144之前或之後。並且，本發明之第一接觸洞140之深度亦可與第二接觸洞142以及第三接觸洞144不同，亦即第一接觸洞140可貫穿電容介電層132至接觸到第二P型基體摻雜區124或僅深及導電層134。
如第7圖所示，最後，於第一銲墊區108之N型半導體基底102上覆蓋一源極金屬層156，且於第二銲墊區11之N型半導體基底102上覆蓋一閘極金屬層158，其中源極金屬層156與閘極金屬層158並未連接在一起，而彼此電性隔離。然後，再於N型半導體基底102之下表面106形成一汲極金屬層160。至此已完成本實施例之具有額外電容結構136之半導體元件100。此外，形成源極金屬層156、閘極金屬層158與汲極金屬層160之材料可為如鋁銅(AlCu)、鋁矽銅(AlSiCu)、鈦鎢(TiW)、氮化鈦(TiN)、鎢等金屬，但不以此為限。值得說明的是，汲極金屬層160係形成於N型半導體基底102之下表面106，因此其步驟進行的時間點並不限定於此，而可於其它適當之時間點進行，例如於N型半導體基底102之上表面104製程進行之前或之後進行。
為了更清楚描述本實施例之半導體元件100的結構，請參考第8圖，並請一併參考第7圖。第8圖為本發明半導體元件之上視示意圖，其中第7圖為本發明第一實施例之半導體元件沿著第8圖之AA’線的剖面示意圖。如第7圖與第8圖所示，源極金屬層156覆蓋於該第一銲墊區108之層間介電層138上，並與第一接觸插塞150、第二接觸插塞152以及第三接觸插塞152相接觸，使源極金屬層156不僅電性連接導電層134，亦電性連接至N型源極摻雜區128，因此源極金屬層156將電容結構136之一電極與電晶體元件130之源極電性連接在一起，並作為源極銲墊，以用於電性連接至外界。第一銲墊區108之範圍可由作為源極銲墊之源極金屬層156的大小來決定。並且，由各閘極導電層120、絕緣層118、各第一P型基體摻雜區122、各N型源極摻雜區128以及N型磊晶層116所構成之電晶體元件130係設於源極金屬層156之正下方，即位於源極金屬層156與汲極金屬層160間之N型半導體基底102內。此外，閘極金屬層160覆蓋於第二銲墊區110之層間介電層138上，且電性連接至閘極導電層120，以作為閘極銲墊，將閘極導電層120電性連接至外界。第二銲墊區110之範圍可由作為閘極銲墊之閘極金屬層158的大小來決定。由N型重摻雜區126、電容介電層132以及導電層134所構成之電容結構136係位於閘極金屬層158之正下方，即位於閘極金屬層158與汲極金屬層160之間，並且層間介電層138設於導電層134上，用以將電容結構136與閘極金屬層158電性隔離。導電層134延伸至與源極金屬層156部分重疊，以藉由第一接觸插塞150將導電層134與源極金屬層156電性連接在一起。此外，N型重摻雜區126係位於閘極金屬層158正下方之N型半導體基底102內，使電容結構136位於閘極金屬層158下方，且N型重摻雜區136與N型磊晶層116相接觸，使電容結構136之另一電極電性連接至電晶體元件130之汲極。因此，電性連接於電晶體元件130之源極與汲極間之電容結構136可作為電晶體元件130之緩衝電容(snubber capacitor)，並可根據所需之半導體元件100的輸出電容值來調整所需緩衝電容之電容值大小。汲極金屬層160係與N型半導體基底102相接觸，使汲極金屬層160電性連接至電晶體元件130之汲極，而作為汲極銲墊。
由此可知，本實施例將電晶體元件130以及額外電容結構136整合在N型半導體基底102內，使本實施例半導體元件100之輸出電容值得以增加，進而減低於關閉時之電壓脈衝，並減少關閉時之能量損耗。值得注意的是，本實施例之額外電容結構136係位於閘極金屬層158下方，並未佔據設於源極金屬層156下方之電晶體元件130的設置空間，更可有效避免因額外電容結構136設置於源極金屬層156下方所造成電晶體元件130之大小受到限縮的問題。
此外，本發明之電晶體元件並不限於上述之結構。請參考第9圖，第9圖為本發明第二實施例之半導體元件沿著第8圖之AA’線的剖面示意圖。為了清楚比較第二實施例與第一實施例之差異，第二實施例與第一時施例相同之元件使用相同標號，且相同結構之部分亦不再贅述。如第9圖所示，相較於第一實施例，本實施例之半導體元件200並未具有第一接觸插塞、第二接觸插塞以及第三接觸插塞，使源極金屬層202直接填入層間介電層138中之第一接觸洞140、第二接觸洞142以及第三接觸洞144，以直接與N型源極摻雜區128、P型源極接觸摻雜區146、P型接觸摻雜區148以及導電層134接觸，以電性連接至電容結構136之一端以及電晶體元件130之源極。
綜上所述，本發明製作半導體元件之方法係於製作電晶體元件之過程中同時製作額外電容結構，以將電晶體元件與額外電容結構製作於同一半導體元件中，並使本發明半導體元件之額外電容結構與電晶體元件電性連接至同一汲極金屬層與源極金屬層，進而增加半導體元件之輸出電容值。藉此，於關閉時之電壓脈衝可被降低，並減少關閉時之能量損耗。並且，可藉由調整額外電容結構之電容值來改變半導體元件之輸出電容值。此外，本發明之半導體元件將由N型重摻雜區、電容介電層以及導電層所構成之額外電容結構設置在閘極金屬層正下方，使電容結構並未佔據設於源極金屬層下方之電晶體元件的設置空間，更可有效避免因設置額外電容結構而縮減電晶體元件之大小。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．溝渠式NMOSFET元件
12．．．緩衝電路
100．．．半導體元件
102．．．半導體基底
104．．．上表面
106．．．下表面
108．．．第一銲墊區
110．．．第二銲墊區
112．．．溝槽
114．．．基材
116．．．磊晶層
118．．．絕緣層
120．．．閘極導電層
122．．．第一P型基體摻雜區
124．．．第二P型基體摻雜區
126．．．重摻雜區
128．．．源極摻雜區
130．．．電晶體元件
132．．．電容介電層
134．．．導電層
136．．．電容結構
138．．．層間介電層
140．．．第一接觸洞
142．．．第二接觸洞
144．．．第三接觸洞
146．．．源極接觸摻雜區
148．．．接觸摻雜區
150．．．第一接觸插塞
152．．．第二接觸插塞
154．．．第三接觸插塞
156．．．源極金屬層
158．．．閘極金屬層
160．．．汲極金屬層
200．．．半導體元件
202．．．源極金屬層
第1圖為習知降低電壓脈衝之電路示意圖。
第2圖至第7圖為本發明第一實施例之具有額外電容結構之半導體元件的製作方法示意圖。
第8圖為本發明半導體元件之上視示意圖。
第9圖為本發明第二實施例之半導體元件沿著第8圖之AA’線的剖面示意圖。
100．．．半導體元件
102．．．半導體基底
104．．．上表面
106．．．下表面
108．．．第一銲墊區
110．．．第二銲墊區
112．．．溝槽
114．．．基材
116．．．磊晶層
118．．．絕緣層
120．．．閘極導電層
122．．．第一P型基體摻雜區
124．．．第二P型基體摻雜區
126．．．重摻雜區
128．．．源極摻雜區
130．．．電晶體元件
132．．．電容介電層
134．．．導電層
136．．．電容結構
138．．．層間介電層
140．．．第一接觸洞
142．．．第二接觸洞
144．．．第三接觸洞
146．．．源極接觸摻雜區
148．．．接觸摻雜區
150．．．第一接觸插塞
152．．．第二接觸插塞
154．．．第三接觸插塞
156．．．源極金屬層
158．．．閘極金屬層
160．．．汲極金屬層

Claims (20)

  1. 一種具有額外電容結構之半導體元件，包括：一半導體基底，具有一上表面與一下表面，其中該半導體基底具有一第一導電類型；一源極金屬層，覆蓋於該半導體基底的該上表面；一閘極金屬層，覆蓋於該半導體基底的該上表面；一汲極金屬層，設於該半導體基底之該下表面；至少一電晶體元件，設於該源極金屬層與該汲極金屬層間之該半導體基底內，且該電晶體元件具有一源極、一閘極以及一汲極，其中該源極電性連接該源極金屬層，該閘極電性連接該閘極金屬層，且該汲極電性連接該汲極金屬層；一重摻雜區，設於該閘極金屬層與該汲極金屬層間之該半導體基底內，且該重摻雜區具有該第一導電類型；一電容介電層(capacitor dielectric layer)，覆蓋於該半導體基底上，且與該重摻雜區相接觸；一導電層，設於該電容介電層與該閘極金屬層之間，且電性連接至該源極金屬層，其中該重摻雜區、該電容介電層以及該導電層構成一電容結構；以及一層間介電層，設於該源極金屬層與該半導體基底之間，以及設於該閘極金屬層與該導電層之間。
  2. 如請求項1所述之半導體元件，其中該導電層延伸至與該源極金屬層重疊。
  3. 如請求項2所述之半導體元件，另包括一第一接觸插塞，貫穿位於該導電層與該源極金屬層間之該層間介電層，以電性連接該源極金屬層與該導電層。
  4. 如請求項3所述之半導體元件，其中該第一接觸插塞貫穿該電容介電層。
  5. 如請求項1所述之半導體元件，其中該電容介電層之介電常數大於該層間介電層之介電常數。
  6. 如請求項1所述之半導體元件，其中該電容介電層之厚度小於該層間介電層之厚度。
  7. 如請求項1所述之半導體元件，其中該半導體基底之該上表面具有至少一溝槽，且該電晶體元件包括：一絕緣層，覆蓋於該溝槽之側壁；一閘極導電層，位於該溝槽內，且作為該電晶體元件之該閘極；一基體摻雜區，位於該溝槽之一側，該基體摻雜區具有一第二導電類型；以及一源極摻雜區，位於該基體摻雜區內，且作為該電晶體元件之該源極，其中該源極摻雜區具有該第一導電類型。
  8. 如請求項7所述之半導體元件，另包括：一源極接觸摻雜區，設於該源極摻雜區下方之該基體摻雜區內，且該源極接觸摻雜區具有該第二導電類型；以及至少一第二接觸插塞，將該源極摻雜區與該源極接觸摻雜區電性連接至該源極金屬層。
  9. 如請求項7所述之半導體元件，其中該源極金屬層直接接觸該源極摻雜區。
  10. 如請求項7所述之半導體元件，其中該第一導電類型為N型，且該第二導電類型為P型。
  11. 如請求項第1項所述之半導體元件，其中該半導體基底包括一基材以及一設於該基材上之磊晶層，該重摻雜區之摻雜劑量高於該磊晶層之摻雜劑量，且該磊晶層作為該電晶體元件之該汲極。
  12. 一種具有額外電容結構之半導體元件的製作方法，包括：提供一半導體基底，該半導體基底上定義有一第一銲墊區以及一第二銲墊區，且該半導體基底具有一上表面與一下表面，其中該半導體具有一第一導電類型，且該第一銲墊區之該半導體基底的該上表面具有至少一溝槽；於該第一銲墊區之該半導體基底內形成至少一電晶體元件，以及於該第二銲墊區之該半導體基底內形成一重摻雜區，其中該重摻雜區具有該第一導電類型；於該半導體基底上覆蓋一電容介電層；於該第二銲墊區之該電容介電層上形成一導電層，其中位於該第二銲墊區之該重摻雜區、該電容介電層以及該導電層構成一電容結構；於該導電層以及該電容介電層上覆蓋一層間介電層；於該第一銲墊區之該層間介電層上覆蓋一源極金屬層，以及於該第二銲墊區之該層間介電層上覆蓋一閘極金屬層，其中該源極金屬層與該閘極金屬層分別電性連接該電晶體元件之一源極與一閘極；以及於該半導體基底之該下表面形成一汲極金屬層，其中該汲極金屬層電性連接至該電晶體元件之一汲極。
  13. 如請求項12所述之製作方法，其中形成該電晶體元件之步驟包括：於該半導體基底之該上表面以及該溝槽之側壁覆蓋一絕緣層；於該溝槽內形成一閘極導電層，其中該閘極導電層作為該電晶體元件之該閘極；於該溝槽二側的該半導體基底內形成一基體摻雜區，其中該基體摻雜區具有一第二導電類型；以及於該基體摻雜區內形成一源極摻雜區，且於該第二銲墊區之該半導體基底內形成該重摻雜區，其中該源極摻雜區具有該第一導電類型。
  14. 如請求項13所述之製作方法，其中該重摻雜區與該源極摻雜區係同時形成。
  15. 如請求項12所述之製作方法，其中形成該電容介電層之步驟係利用一化學氣相沉積(CVD)製程。
  16. 如請求項12所述之製作方法，其中形成該電容介電層之步驟係利用一熱氧化製程。
  17. 如請求項12所述之製作方法，其中於覆蓋該層間介電層之步驟與形成該源極金屬層之步驟之間，該製作方法另包括形成一第一接觸插塞，貫穿該層間介電層，以電性連接該導電層與該源極金屬層。
  18. 如請求項17所述之製作方法，其中形成該第一接觸插塞之步驟另包括同時形成至少一第二接觸插塞，貫穿該層間介電層、該電容介電層與該源極摻雜區，以電性連接該源極摻雜區與該源極金屬層。
  19. 如請求項12所述之製作方法，其中該導電層之材料包括多晶矽。
  20. 如請求項12所述之製作方法，其中提供該半導體基底之步驟包括：提供一具有該第一導電類型之基材；於該基材上形成一具有該第一導電類型之磊晶層，其中該重摻雜區之摻雜劑量高於該磊晶層之摻雜劑量；以及於該第一銲墊區之該磊晶層上形成該溝槽。
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