JP6925236B2 - 半導体装置およびその製造方法 - Google Patents
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Description
一実施の形態に係る第2の半導体装置は、半導体基板と、第1領域と、第2領域と、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第2拡散層は、第1主面から所定の深さにわたり形成されている。第1拡散層は、第2拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第2領域では、第1拡散層と第2拡散層とは、容量として、第1拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第2拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第2拡散層は、第2拡散層がソースに電気的に接続されるコンタクト部から第1方向に延在するように形成されている。半導体基板の第1主面から前記第1拡散層に達するトレンチゲート電極が形成されている。トレンチゲート電極は、第1領域と第2領域とを仕切っている。第2領域では、トレンチゲート電極は、コンタクト部が位置している部分から第1方向に向かって延在するとともに、コンタクト部を挟み込む態様で第1方向と交差する第2方向に間隔を隔てて配置されている。
一実施の形態に係る第3の半導体装置は、半導体基板と、第1領域と、第2領域と、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第2拡散層は、第1主面から所定の深さにわたり形成されている。第1拡散層は、第2拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第2領域では、第1拡散層と第2拡散層とは、容量として、第1拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第2拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第2拡散層は、第2拡散層がソースに電気的に接続されるコンタクト部から第1方向に延在するように形成されている。半導体基板の第1主面から、第2拡散層の底よりも浅い深さにわたり第1導電型の第3拡散層が形成されている。第2領域では、第3拡散層は、コンタクト部が配置される部分を除く態様で形成されている。
一実施の形態に係る第4の半導体装置は、半導体基板と、第1領域と、第2領域と、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第2拡散層は、第1主面から所定の深さにわたり形成されている。第1拡散層は、第2拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第2領域では、第1拡散層と第2拡散層とは、容量として、第1拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第2拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第2拡散層は、第2拡散層がソースに電気的に接続されるコンタクト部から第1方向に延在するように形成されている。第2拡散層は、第2拡散層の外周端が、半導体基板の外周部から内側に距離を隔てられた位置に、外周部に沿って位置するように形成されている。第1領域は、第2拡散層が形成された領域内に規定されている。第2領域は、第2拡散層の外周端と第1領域との間に位置する周辺領域に規定されている。第2領域では、半導体基板の第1主面から第1拡散層に達するトレンチゲート電極が形成されている。周辺領域に配置された第2領域では、トレンチゲート電極は、第1方向として、第2拡散層の外周端が延在する方向と交差する方向に延在する。
一実施の形態に係る第5の半導体装置は、半導体基板と、第1領域と、第2領域と、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、絶縁ゲート型電界効果トランジスタと、抵抗および容量を有するスナバ部とを備えている。第2拡散層は、第1主面から所定の深さにわたり形成されている。第1拡散層は、第2拡散層の底から所定の深さに達して基板に接することにより、基板に電気的に接続されている。第2領域では、第1拡散層と第2拡散層とは、容量として、第1拡散層が絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されている。第2拡散層は、抵抗として、絶縁ゲート型電界効果トランジスタのソースに電気的に接続されている。第2拡散層は、第2拡散層がソースに電気的に接続されるコンタクト部から第1方向に延在するように形成されている。第2拡散層は、第2拡散層の外周端が、半導体基板の外周部から内側に距離を隔てられた位置に、外周部に沿って位置するように形成されている。第1領域は、第2拡散層が形成された領域内に規定されている。第2領域は、第2拡散層の外周端と第1領域との間に位置する周辺領域に規定されている。第2領域では、半導体基板の第1主面から第1拡散層に達するトレンチゲート電極が形成されている。周辺領域に配置された第2領域では、トレンチゲート電極は、第1方向として、第2拡散層の外周端が延在する方向に延在する。
他の実施の形態に係る第2の半導体装置の製造方法は、以下の工程を備えている。互いに対向する第1主面および第2主面を有し、第2主面の側に第1導電型の基板を有する半導体基板を用意する。半導体基板の第1主面の側に、第1領域を規定するとともに、第1領域以外の領域に第2領域を規定する。第1領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、第2領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する。素子を形成する工程は、以下の工程を含む。半導体基板の第1主面から第1深さに達し、基板に電気的に接続される第1導電型の第1拡散層を形成する。半導体基板の第1主面から第1深さよりも浅い第2深さにわたり、第1領域では、絶縁ゲート型電界効果トランジスタのチャネルとなり、第2領域では、スナバ部の抵抗になるとともに、第1拡散層に接合されて容量となる第2導電型の第2拡散層を形成する。第1領域では、絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、第2領域では、第2拡散層に電気的に接続されるソース電極を形成する。素子を形成する工程は、第2領域では、第2拡散層とソース電極とが電気的に接続されるコンタクト部から、第2拡散層が第1方向に延在するように形成する工程を備えている。素子を形成する工程は、さらに、半導体基板の第1主面から第2深さよりも浅い第3深さにわたり第1導電型の第3拡散層を形成する工程を含む。第3拡散層を形成する工程は、第2領域では、第3拡散層は、コンタクト部が配置される部分を除く態様で第2拡散層に形成される。
実施の形態1では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第1例について説明する。
Vgs1=Vds×(Cgd+Cgd2)/(Cgs+Cgs2+Cgd+Cgd2)…(式1)
電圧Vgs2は、次の式2によって表される。
電圧Vgsは、次の式3によって表される。
したがって、電圧Vgsが、絶縁ゲート型電界効果トランジスタのしきい値電圧Vth以上(Vgs≧Vth)に上がれば、絶縁ゲート型電界効果トランジスタをセルフターンオンさせることができる。
このため、ドレインに電圧Vが印加されてから所定の時間内では、容量CDS2に掛かる電圧Ec(t)は、電圧Vよりも低い状態である。図18に示すように、容量CDS2に掛かる電圧Ec(t)が比較的低い状態では、空乏層の延びは比較的小さく、容量CDS2の単位面積あたりの容量を大きくすることができる。図19に示すように、たとえば、寄生のダイオードPD1に掛かる電圧Epd(t)が電圧Vに達していない時点の電圧Ec(t)を電圧Vaとする。そうすると、図18に示すように、この時点では、出力容量Cossは十分に高いことがわかる。
実施の形態2では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第2例について説明する。
実施の形態3では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第3例について説明する。
実施の形態4では、スナバ領域を、ゲートパッドが配置されるゲートパッド領域に規定した半導体装置の第4例について説明する。
実施の形態5では、スナバ領域を、たとえば、ゲートパッド領域に規定し、さらに、周辺領域に付加的な他の容量を形成した半導体装置について説明する。半導体基板では、セル領域FERのベース拡散層BDL(図5参照)は、p型拡散層として、セル領域FERの外へ向かってさらに延在するように形成されている。そのp型拡散層では、半導体基板の外周部とは距離を隔てられた位置に、外周部に沿ってp型拡散層の外周端が位置している。周辺領域とは、p型拡散層の外周端とセル領域との間に位置する領域である。他の実施の形態についても同様である。
実施の形態6では、スナバ領域を、周辺領域に規定した半導体装置の第1例について説明する。
実施の形態7では、スナバ領域を、周辺領域に規定した半導体装置の第2例について説明する。
(付記1)
互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板を用意する工程と、
前記半導体基板の前記第1主面の側に、第1領域を規定するとともに、前記第1領域以外の領域に第2領域を規定する工程と、
前記第1領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、前記第2領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する工程と
を有し、
前記素子を形成する工程は、
前記半導体基板の前記第1主面から第1深さに達し、前記基板に電気的に接続される第1導電型の第1拡散層を形成する工程と、
前記半導体基板の前記第1主面から前記第1深さよりも浅い第2深さにわたり、前記第1領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第2領域では、前記スナバ部の前記抵抗になるとともに、前記第1拡散層に接合されて前記容量となる第2導電型の第2拡散層を形成する工程と、
前記第1領域では、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、前記第2領域では、前記第2拡散層に電気的に接続されるソース電極を形成する工程と
を含み、
前記素子を形成する工程は、前記第2領域では、前記第2拡散層と前記ソース電極とが電気的に接続されるコンタクト部から、前記第2拡散層が第1方向に延在するように形成する工程を備えた、半導体装置の製造方法。
付記1に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記絶縁ゲート型電界効果トランジスタのゲートと電気的に接続されるゲートパッドを形成する工程を含み、
前記第2領域を規定する工程は、前記第2領域を前記ゲートパッドが配置される領域に規定する工程を含む。
付記1に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、
温度を検知する温度検知素子を形成する工程と、
前記温度検知素子と電気的に接続される温度検知パッドを形成する工程と
を含み、
前記第2領域を規定する工程は、前記第2領域を前記温度検知パッドが配置される領域に規定する工程を含む。
付記1に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記第2拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第1領域と前記第2領域とを仕切るとともに、前記第2領域では、前記トレンチゲート電極は、前記コンタクト部から前記第1方向に延在するとともに、前記コンタクト部を挟み込む態様で前記第1方向と交差する第2方向に間隔を隔てて形成する工程を含む。
付記1に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記基板に向かって第1埋め込み絶縁体を形成する工程を含む。
付記5に記載の半導体装置の製造方法であって、
前記第1埋め込み絶縁体を形成する工程は、前記第2領域では、前記第1埋め込み絶縁体を、前記コンタクト部から前記第1方向に互いに間隔を隔てて島状に形成する工程を含む。
付記5に記載の半導体装置の製造方法であって、
前記第1埋め込み絶縁体を形成する工程は、前記第2領域では、前記第1埋め込み絶縁体を、前記コンタクト部から前記第1方向に延在するとともに、前記第1方向と交差する第2方向に互いに間隔を隔ててストライプ状に形成する工程を含む。
付記5に記載の半導体装置の製造方法であって
前記第1埋め込み絶縁体を形成する工程は、前記第2領域には前記第1埋め込み絶縁体を形成せず、前記第1領域に前記第1埋め込み絶縁体を形成する工程を含む。
付記1に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記第2深さよりも浅い第3深さにわたり第1導電型の第3拡散層を形成する工程を含み、
前記第3拡散層を形成する工程は、前記第2領域では、前記第3拡散層は、前記コンタクト部が配置される部分を除く態様で前記第2拡散層に形成される。
付記1に記載の半導体装置の製造方法であって、
前記第2拡散層を形成する工程は、前記第2拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように前記第2拡散層を形成する工程を含み、
前記第1領域および前記第2領域を規定する工程は、
前記第1領域を、前記第2拡散層が形成される領域内に規定する工程と、
前記第2拡散層の前記外周端と前記第1領域との間に位置する領域に、周辺領域を規定する工程と
を含み、
前記素子を形成する工程は、
前記周辺領域に位置する前記第1拡散層と前記第2拡散層とによって、前記スナバ部に電気的に並列に接続される他の容量を形成する工程と、
前記周辺領域に、前記半導体基板の前記第1主面の側から前記基板に向かって第2埋め込み絶縁体を形成する工程と
を含む。
付記1に記載の半導体装置の製造方法であって、
前記第2拡散層を形成する工程は、前記第2拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように前記第2拡散層を形成する工程を含み、
前記第1領域および前記第2領域を規定する工程は、
前記第1領域を、前記第2拡散層が形成される領域内に規定する工程と、
前記第2領域を、前記第2拡散層の前記外周端と前記第1領域との間に位置する周辺領域に規定する工程と
を含む。
付記11に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記第2拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第2領域では、前記トレンチゲート電極を、前記第1方向として、前記第2拡散層の前記外周端が延在する方向と交差する方向に形成する工程を含む。
付記11に記載の半導体装置の製造方法であって、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記第2拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第2領域では、前記トレンチゲート電極を、前記第1方向として、前記第2拡散層の前記外周端が延在する方向に沿って形成する工程を含む。
Claims (14)
- 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板と、
前記半導体基板の前記第1主面の側に規定された第1領域と、
前記半導体基板の前記第1主面の側における前記第1領域以外の領域に規定された第2領域と、
前記半導体基板の前記第1主面から前記基板に向かって形成された、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、
前記第1領域に形成され、前記第1主面と前記第2主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
前記第2領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
を備え、
前記第2拡散層は、前記第1主面から所定の深さにわたり形成され、
前記第1拡散層は、前記第2拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
前記第2領域では、
前記第1拡散層と前記第2拡散層とは、前記容量として、前記第1拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
前記第2拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
前記第2拡散層は、前記第2拡散層が前記ソースに電気的に接続されるコンタクト部から第1方向に延在するように形成され、
前記半導体基板における前記第1主面の側に規定され、温度を検知する温度検知素子が配置される温度検知素子領域と、
前記温度検知素子領域に形成され、前記温度検知素子と電気的に接続された温度検知素子パッドと
を有し、
前記第2領域は、前記温度検知素子領域に規定される部分を含み、
前記スナバ部は、前記温度検知素子領域に規定された、半導体装置。 - 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板と、
前記半導体基板の前記第1主面の側に規定された第1領域と、
前記半導体基板の前記第1主面の側における前記第1領域以外の領域に規定された第2領域と、
前記半導体基板の前記第1主面から前記基板に向かって形成された、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、
前記第1領域に形成され、前記第1主面と前記第2主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
前記第2領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
を備え、
前記第2拡散層は、前記第1主面から所定の深さにわたり形成され、
前記第1拡散層は、前記第2拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
前記第2領域では、
前記第1拡散層と前記第2拡散層とは、前記容量として、前記第1拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
前記第2拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
前記第2拡散層は、前記第2拡散層が前記ソースに電気的に接続されるコンタクト部から第1方向に延在するように形成され、
前記半導体基板の前記第1主面から前記第1拡散層に達するトレンチゲート電極が形成され、
前記トレンチゲート電極は、前記第1領域と前記第2領域とを仕切っており、
前記第2領域では、前記トレンチゲート電極は、前記コンタクト部が位置している部分から前記第1方向に向かって延在するとともに、前記コンタクト部を挟み込む態様で前記第1方向と交差する第2方向に間隔を隔てて配置された、半導体装置。 - 前記半導体基板における前記第1主面の側に規定されたゲートパッド領域と、
前記ゲートパッド領域に形成され、前記絶縁ゲート型電界効果トランジスタのゲート電極と電気的に接続されるゲートパッドと
を有し、
前記第2領域は、前記ゲートパッド領域に規定される部分を含み、
前記スナバ部は、前記ゲートパッドの下に形成された、請求項2記載の半導体装置。 - 前記第1領域および前記第2領域では、前記第1主面の側から前記基板に向かって、少なくとも前記第1領域に第1埋め込み絶縁体が形成された、請求項1または2に記載の半導体装置。
- 前記第1埋め込み絶縁体は前記第2領域に形成され、
前記第1埋め込み絶縁体は、前記第1方向に互いに間隔を隔てて島状に配置された、請求項4記載の半導体装置。 - 前記第1埋め込み絶縁体は前記第2領域に形成され、
前記第1埋め込み絶縁体は、前記コンタクト部が位置している部分から前記第1方向に延在するとともに、前記第1方向と交差する第2方向に間隔を隔ててストライプ状に配置された、請求項4記載の半導体装置。 - 前記第1埋め込み絶縁体は、前記第1領域に形成されて、前記第2領域には形成されていない、請求項4記載の半導体装置。
- 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板と、
前記半導体基板の前記第1主面の側に規定された第1領域と、
前記半導体基板の前記第1主面の側における前記第1領域以外の領域に規定された第2領域と、
前記半導体基板の前記第1主面から前記基板に向かって形成された、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、
前記第1領域に形成され、前記第1主面と前記第2主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
前記第2領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
を備え、
前記第2拡散層は、前記第1主面から所定の深さにわたり形成され、
前記第1拡散層は、前記第2拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
前記第2領域では、
前記第1拡散層と前記第2拡散層とは、前記容量として、前記第1拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
前記第2拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
前記第2拡散層は、前記第2拡散層が前記ソースに電気的に接続されるコンタクト部から第1方向に延在するように形成され、
前記半導体基板の前記第1主面から、前記第2拡散層の底よりも浅い深さにわたり第1導電型の第3拡散層が形成され、
前記第2領域では、前記第3拡散層は、前記コンタクト部が配置される部分を除く態様で形成された、半導体装置。 - 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板と、
前記半導体基板の前記第1主面の側に規定された第1領域と、
前記半導体基板の前記第1主面の側における前記第1領域以外の領域に規定された第2領域と、
前記半導体基板の前記第1主面から前記基板に向かって形成された、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、
前記第1領域に形成され、前記第1主面と前記第2主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
前記第2領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
を備え、
前記第2拡散層は、前記第1主面から所定の深さにわたり形成され、
前記第1拡散層は、前記第2拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
前記第2領域では、
前記第1拡散層と前記第2拡散層とは、前記容量として、前記第1拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
前記第2拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
前記第2拡散層は、前記第2拡散層が前記ソースに電気的に接続されるコンタクト部から第1方向に延在するように形成され、
前記第2拡散層は、前記第2拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように形成され、
前記第1領域は、前記第2拡散層が形成された領域内に規定され、
前記第2領域は、前記第2拡散層の前記外周端と前記第1領域との間に位置する周辺領域に規定され、
前記第2領域では、前記半導体基板の前記第1主面から前記第1拡散層に達するトレンチゲート電極が形成され、
前記周辺領域に配置された前記第2領域では、前記トレンチゲート電極は、前記第1方向として、前記第2拡散層の前記外周端が延在する方向と交差する方向に延在する、半導体装置。 - 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板と、
前記半導体基板の前記第1主面の側に規定された第1領域と、
前記半導体基板の前記第1主面の側における前記第1領域以外の領域に規定された第2領域と、
前記半導体基板の前記第1主面から前記基板に向かって形成された、互いに接合する第1導電型の第1拡散層および第2導電型の第2拡散層と、
前記第1領域に形成され、前記第1主面と前記第2主面との間において電流の導通を行う絶縁ゲート型電界効果トランジスタと、
前記第2領域に形成され、抵抗および容量を有して、前記絶縁ゲート型電界効果トランジスタと電気的に並列に接続されたスナバ部と
を備え、
前記第2拡散層は、前記第1主面から所定の深さにわたり形成され、
前記第1拡散層は、前記第2拡散層の底から所定の深さに達して前記基板に接することにより、前記基板に電気的に接続され、
前記第2領域では、
前記第1拡散層と前記第2拡散層とは、前記容量として、前記第1拡散層が前記絶縁ゲート型電界効果トランジスタのドレインに電気的に接続されており、
前記第2拡散層は、前記抵抗として、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続されており、
前記第2拡散層は、前記第2拡散層が前記ソースに電気的に接続されるコンタクト部から第1方向に延在するように形成され、
前記第2拡散層は、前記第2拡散層の外周端が、前記半導体基板の外周部から内側に距離を隔てられた位置に、前記外周部に沿って位置するように形成され、
前記第1領域は、前記第2拡散層が形成された領域内に規定され、
前記第2領域は、前記第2拡散層の前記外周端と前記第1領域との間に位置する周辺領域に規定され、
前記第2領域では、前記半導体基板の前記第1主面から前記第1拡散層に達するトレンチゲート電極が形成され、
前記周辺領域に配置された前記第2領域では、前記トレンチゲート電極は、前記第1方向として、前記第2拡散層の前記外周端が延在する方向に延在する、半導体装置。 - 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板を用意する工程と、
前記半導体基板の前記第1主面の側に、第1領域を規定するとともに、前記第1領域以外の領域に第2領域を規定する工程と、
前記第1領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、前記第2領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する工程と
を有し、
前記素子を形成する工程は、
前記半導体基板の前記第1主面から第1深さに達し、前記基板に電気的に接続される第1導電型の第1拡散層を形成する工程と、
前記半導体基板の前記第1主面から前記第1深さよりも浅い第2深さにわたり、前記第1領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第2領域では、前記スナバ部の前記抵抗になるとともに、前記第1拡散層に接合されて前記容量となる第2導電型の第2拡散層を形成する工程と、
前記第1領域では、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、前記第2領域では、前記第2拡散層に電気的に接続されるソース電極を形成する工程と
を含み、
前記素子を形成する工程は、前記第2領域では、前記第2拡散層と前記ソース電極とが電気的に接続されるコンタクト部から、前記第2拡散層が第1方向に延在するように形成する工程を備え、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記第1拡散層に達するトレンチゲート電極を形成する工程を含み、
前記トレンチゲート電極を形成する工程は、前記第1領域と前記第2領域とを仕切るとともに、前記第2領域では、前記トレンチゲート電極は、前記コンタクト部から前記第1方向に延在するとともに、前記コンタクト部を挟み込む態様で前記第1方向と交差する第2方向に間隔を隔てて形成する工程を含む、半導体装置の製造方法。 - 前記素子を形成する工程は、前記絶縁ゲート型電界効果トランジスタのゲートと電気的に接続されるゲートパッドを形成する工程を含み、
前記第2領域を規定する工程は、前記第2領域を前記ゲートパッドが配置される領域に規定する工程を含む、請求項11記載の半導体装置の製造方法。 - 前記素子を形成する工程は、前記半導体基板の前記第1主面から前記基板に向かって第1埋め込み絶縁体を形成する工程を含む、請求項11記載の半導体装置の製造方法。
- 互いに対向する第1主面および第2主面を有し、前記第2主面の側に第1導電型の基板を有する半導体基板を用意する工程と、
前記半導体基板の前記第1主面の側に、第1領域を規定するとともに、前記第1領域以外の領域に第2領域を規定する工程と、
前記第1領域に、絶縁ゲート型電界効果トランジスタを形成するとともに、前記第2領域に、抵抗および容量を有するスナバ部を形成する工程を含む素子を形成する工程と
を有し、
前記素子を形成する工程は、
前記半導体基板の前記第1主面から第1深さに達し、前記基板に電気的に接続される第1導電型の第1拡散層を形成する工程と、
前記半導体基板の前記第1主面から前記第1深さよりも浅い第2深さにわたり、前記第1領域では、前記絶縁ゲート型電界効果トランジスタのチャネルとなり、前記第2領域では、前記スナバ部の前記抵抗になるとともに、前記第1拡散層に接合されて前記容量となる第2導電型の第2拡散層を形成する工程と、
前記第1領域では、前記絶縁ゲート型電界効果トランジスタのソースに電気的に接続され、前記第2領域では、前記第2拡散層に電気的に接続されるソース電極を形成する工程と
を含み、
前記素子を形成する工程は、前記第2領域では、前記第2拡散層と前記ソース電極とが電気的に接続されるコンタクト部から、前記第2拡散層が第1方向に延在するように形成する工程を備え、
前記素子を形成する工程は、前記半導体基板の前記第1主面から前記第2深さよりも浅い第3深さにわたり第1導電型の第3拡散層を形成する工程を含み、
前記第3拡散層を形成する工程は、前記第2領域では、前記第3拡散層は、前記コンタクト部が配置される部分を除く態様で前記第2拡散層に形成される、半導体装置の製造方法。
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