TWI400791B - 電性隔離之閘極二極體非揮發記憶體 - Google Patents

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Description

電性隔離之閘極二極體非揮發記憶體
本發明係關於電性可程式與可抹除的非揮發記憶體(EEPROM)，更進一步而言，係關於電荷儲存記憶體之一偏壓調整，其可以高敏感度地讀取記憶胞之電荷儲存結構中的內容。
俗稱EEPROM、快閃記憶體等電荷儲存結構之電性可程式可抹除非揮發記憶技術已廣為使用。EEPROM與快閃記憶體中採用一定數量的記憶胞結構。隨著積體電路尺寸日漸縮小，使用電荷捕捉介電層為基礎的記憶胞結構就變得日益重要，因其具有可微縮以及製作簡易等優勢。業界已採用多種電荷捕捉介電層的記憶胞結構，諸如PHINES、NROM、SONOS等。這些記憶胞結構利用氮化矽等電荷捕捉介電層來捕捉電荷以儲存資料。若是電荷捕捉層捕捉到淨負電荷，記憶胞的臨界電壓即會增加。從電荷捕捉層中移除負電荷或者增加正電荷，均可以降低記憶胞的臨界電壓。
習知記憶胞結構係利用電晶體結構，其具有源極、汲極、與閘極。然而，普通電晶體結構具有源極與汲極擴散區域，其係利用自動對準閘極的側向分離。此一側向分離之結構，即是無法進一步降低非揮發記憶體尺寸的原因之一。
因此，非揮發記憶胞必須研發新技術，以進一歨降低尺寸，並且具有更高的資料讀取敏感度。
本發明揭露一種閘極二極體非揮發記憶元件、一閘極二極體非揮發記憶元件之陣列、操作一閘極二極體非揮發記憶元件和陣列之方法以及製造一閘極二極體非揮發記憶元件和陣列之方法。
此閘極二極體非揮發記憶元件具有一電荷儲存結構、介電結構及一二極體結構。一電荷儲存結構的範例包含浮動閘極材料、電荷捕捉材料以及奈米晶體材料。根據此電荷儲存結構的電荷儲存機制，此電荷儲存結構的電荷儲存狀態可以儲存一個或多個位元。
此介電結構至少部分位於該電荷儲存結構與二極體結構之間，且至少部分位於該電荷儲存結構與一閘極電壓源，例如是一字元線之間。此二極體結構具有由一接面所分隔之一第一節點及一第二節點。此二極體接面的範例有同質接面、異質接面及一梯度異質接面。具有第一節點及第二節點的二極體結構範例包含一pn二極體和一蕭特基二極體(Schottky diode)。此二極體是單晶、多晶及非晶至少一種。
該接面由該電荷儲存結構及該一個或多個儲存介電結構所覆蓋。該二極體結構具有一截面，在其中該第二節點具有相對部分其藉由儲存在一個或多個隔離電荷儲存結構內的電荷而與相鄰資料儲存元件的二極體結構電性隔離。該一個或多個隔離電荷儲存結構位於該二極體結構的該第二節點與該相鄰資料儲存元件之間。在某些實施例中，由與第二節點且實體連接相鄰資料儲存元件的二極體結構之相同的材料構成而不需要交錯的溝渠，例如氧化矽溝渠。
雖然此記憶體的二極體結構與相鄰資料儲存元件的二極體結構電性隔離，此二極體結構的該第二節點或許可以實體地連接相鄰元件的二極體結構之第二節點。如此情況下，相同的位元線會結合流經此二極體結構原本應電性隔離而分開的電流。
此電性隔離是由儲存此隔離電荷儲存結構中自閘極端或是基板端注入之電荷所導致。範例的注入機制為穿隧如傅勒-諾丁漢穿隧(Fowler Nordheim tunneling)，及例如自基板注入的熱載子穿隧。舉例而言，電荷自與實體地連接相鄰元件的二極體結構之第二節點材料處注入。
在某些實施例中，此極度簡化的製程具有一優點。藉由在同一製程步驟中形成此記憶體元件的電荷儲存結構及此隔離電荷儲存結構，可以形成一共同的電荷儲存結構。類似地，藉由在同一製程步驟中形成此記憶體元件的電荷儲存結構及此隔離電荷儲存結構兩者之介電結構，可以形成一共同的介電結構。最後，藉由形成覆蓋此記憶體元件及此隔離電荷儲存結構兩者之閘極電壓源，可以形成一共同的閘極電壓源。如此簡化的製程是依賴電性隔離相鄰記憶元件之間而不是由氧化物實體地隔離。
額外的控制電路施加一偏壓調整以決定該電荷儲存結構的一電荷儲存狀態，以及量測在反向偏壓時流經該二極體結構的讀取電流以決定該電荷儲存結構的該電荷儲存狀態。此讀取電流包含一能帶間讀取電流成分。
此由控制電路所施加的偏壓調整導至此閘極二極體非揮發記憶元件的多重電壓差距，例如在閘極電壓源(通常是一字元線)與此二極體結構第二節點之間的一電壓差，以及在此二極體結構第一節點與第二節點之間的另一電壓差。這些偏壓調整產生的電壓差可以導致足夠的能帶間穿隧電流以量測讀取電流來決定該電荷儲存結構的該電荷儲存狀態。在此同時，這些電壓差並不會改變該電荷儲存結構的該電荷儲存狀態。在一實施例中，在閘極與第二節點之間的電壓差至少大約10V，而第一節點與第二節點之間的電壓差至少大約2V。
除了此讀取閘極二極體非揮發記憶元件的內容之偏壓調整之外，其他的偏壓調整也可以被施加以改變此閘極二極體非揮發記憶元件的內容。舉例而言，其他的偏壓調整以藉由增加電荷儲存結構中的一淨正電荷或是增加電荷儲存結構中的一淨負電荷來調整該電荷儲存結構的該電荷儲存狀態。增加電荷儲存結構中的一淨正電荷之範例電荷移動機制為能帶間熱載子穿隧(band-to-band hot hole tunneling)及傅勒-諾丁漢穿隧。電荷可以在電荷儲存結構與二極體結構間移動，或是在電荷儲存結構與閘極間移動，或是兩者皆有。
增加電荷儲存結構中的一淨負電荷之範例電荷移動機制為能帶間熱載子穿隧及傅勒-諾丁漢穿隧。電荷可以在電荷儲存結構與二極體結構間移動，或是在電荷儲存結構與閘極電壓源間移動，或是兩者皆有。
一閘極二極體非揮發記憶元件積體電路的實施例包含一閘極二極體非揮發記憶元件陣列。在某些實施例中，為了增加儲存密度，複數個陣列係垂直地安排於彼此上方。依照所使用的定址機制，此閘極電壓源(通常是一字元線)、二極體結構的第一節點和二極體結構的第二節點在不同的垂直放置之陣列之間是互連的，或是在不同的垂直放置之陣列之間是隔離的。通常而言，較大程度的互連可以簡化定址和製程，但是會因為額外電路的充放電而消耗較多的功率。
在一互連機制中，不同陣列之字元線是互連的，但是不同陣列之第一節點和第二節點之間是互相隔離的。在另一的互連機制中，不同陣列之字元線是互相隔離的，但是不同陣列之第一節點和第二節點之間是互連的。又在另一的互連機制中，不同陣列之字元線、以及不同陣列之第一節點和第二節點之間皆是互相隔離的。
在某些實施例中，閘極二極體非揮發記憶胞陣列包含二極體行、閘極列、及非揮發儲存結構。每一二極體行包含一第一節點行和一第二節點行，其間由一接面所分隔。第二節點行的相反端係電性隔離。此閘極列在交會處係在二極體行之上。這相交會處是非揮發儲存結構的所在。通常，這些非揮發儲存結構是此非揮發儲存結構行的一部分。
每一非揮發儲存結構具有一電荷儲存結構以及一個或多個儲存介電結構。該一個或多個隔離電荷儲存結構至少在交會處部份位於該電荷儲存結構與特定二極體行之間、至少在交會處部份位於該電荷儲存結構與特定閘極列之間、及至少在交會處部份鄰近特定二極體行的第一節點行和第二節點行。
雖然第二節點行與相反端的第二節點行電性隔離，此第二節點行或許可以連接相鄰的二極體行。舉例而言，超越電性隔離處的第二節點行之較低部分或許可以經由相鄰二極體行的第二節點行而與相鄰的二極體行連接。如此情況下，相同的位元線會結合流經此二極體結構原本應電性隔離而分開的電流。在其他的實施例中，此第二節點行是連接到一條並沒有與相鄰二極體行的第二節點行連接之位元線。如此情況下，此第二節點行並不具有一超越隔離介電層之較低部分與相鄰的二極體行連接。
在某些實施例中，基板區域是半導體基板中的一井區。在其他的實施例中，基板區域就是半導體基板。
在某些實施例中，非揮發記憶胞具有一浮動閘極設計或是奈米晶體設計。在其他的實施例中，非揮發記憶胞具有一電荷捕捉材料設計。
其他的實施例包含由此處所揭露的製程所製造的產品。
舉凡本發明之特徵及優點等將可透過下列說明所附圖式、實施方式及申請專利範圍獲得充分瞭解。
第1圖至第19圖的閘極二極體非揮發記憶胞可以利用第20圖至第35圖所描述具有電性隔離結構來取代。亦即，在第20圖至第25圖所描述的實施例中，第1圖至第19圖所示位於鄰近記憶裝置之間的隔離氧化物可以被隔離電荷儲存結構所取代。
第1圖為閘極二極體非揮發記憶胞的簡化示意圖，節點102與104藉由接面分隔形成二極體。電荷儲存結構與介電結構的組合106實質圍繞第一二極體節點102。電荷儲存結構與介電結構組合106亦部分連接至第二二極體節點104。在此剖面圖中，第二二極體節點104兩邊的介電層110，將第二二極體節點104與鄰近裝置隔絕，例如其他閘極二極體非揮發記憶胞。
第2A圖、第2B圖、第2C圖均為閘極二極體非揮發記憶胞的簡化示意圖，其顯示採用不同材料的電荷儲存結構。第2A圖中，電荷捕捉材料結構202區域性儲存電荷，其係將正電荷儲存於二極體接面的電荷捕捉材料附近。氧化結構係位於電荷捕捉材料結構202與閘極結構之間，同時位於電荷捕捉材料結構202與二極體結構之間。電荷捕捉材料結構202與閘極結構之間的介電材料代表材質包括二氧化矽與氮氧化矽，其厚度約為5-10奈米，或可採用其他類似高介電常數材料，例如Al2 O3 。電荷捕捉材料結構202與二極體結構間介電材料的代表物質包括二氧化矽與氮氧化矽，其厚度約為2-10奈米，亦可採用其他類似高介電常數材料。
電荷儲存結構的代表物質，包含氮化矽，其厚度約為3-9奈米，亦可採用其他類似高介電常數材料，包含Al2 O3 、HfO2 等金屬氧化物。
某些實施例中，閘極包含一種材料，其功函數大於N型矽之內部功函數，或大於4.1eV，較佳實施例中大於4.25eV，或包含大於5eV之例子。代表性之閘極材料包含p型多晶矽、TiN、Pt、以及其他高功函數之金屬與材料。其他具有相對高功函數之材料亦可作為本技術之實施例，包括但不限於Ru、Ir、Ni、與Co等金屬，亦包括但不限於Ru-Ti、Ni-Ti、金屬氮化物、RuO2 、與金屬氧化物等材料。相較於典型n型多晶矽閘極，高功函數之閘極材料可對電子穿隧產生更高之注入能障。具有二氧化矽頂部介電層之n型多晶矽閘極，其注入能障約為3.15eV。因此，本發明之實施例所採用之閘極與頂部介電材料，其注入能障均高於3.15eV，較佳實施例高於3.4eV，更佳之實施例中高於4eV。具有二氧化矽頂部介電層之p型多晶矽閘極，其注入能障約為4.25eV，同時，相對於具有二氧化矽頂部介電層之n型多晶矽閘極，其可將會聚細胞之臨界電壓下降約2V。
第2B圖顯示類似第2A圖的閘極二極體非揮發記憶胞，但具有浮動閘極204，其通常由多晶矽製成。第2C圖顯示類似第2A圖的閘極二極體非揮發記憶胞，但具有奈米粒子電荷儲存結構206。
各電荷儲存結構均可儲存一個或多個位元，舉例而言，若各電荷儲存結構均儲存二位元，則會在閘極二極體非揮發記憶胞中形成四個不連續的電荷儲存狀態。
在某些實施例中，程式化係指在電荷捕捉結構中製造更多淨正電荷，例如可由電荷儲存結構中移除電子或者增加電洞；另一方面，抹除則代表在電荷捕捉結構中製造更多淨負電荷，例如由電荷儲存結構中增加電子或者移除電洞。然而，在某些實施例中，程式化係指增加電荷儲存結構中的淨負電荷，而抹除則代表在電荷儲存結構中增加淨正電荷。此一步驟可以採用多種電荷移動機制，例如價帶間穿隧，包括熱載子注入、電場引致穿隧、以及由基材直接穿隧。
第3A圖、第3B圖、第3C圖、與第3D圖為閘極二極體非揮發記憶胞的簡化示意圖，其顯示二極體結構的多種實施例，例如pn二極體與蕭特基二極體。在第3A圖與第3B圖中，二極體結構為pn二極體。第3A圖中，實質上由電荷儲存結構與介電結構之組合包圍的第一節點302係摻雜為n型，第二節點304則摻雜為p型。第3B圖中的閘極二極體非揮發記憶胞係與第3A圖中的節點材料交換，例如實質上由電荷儲存結構與介電結構之組合包圍的第一節點312係摻雜為p型，第二節點314則摻雜為n型。第3C圖、與第3D圖中，二極體結構為蕭特基二極體。第3C圖中，實質上由電荷儲存結構與介電結構之組合包圍的第一節點322係為金屬材料，而第二節點324係為半導體材料。而第3D圖之閘極二極體非揮發記憶胞係將第3C圖中的節點材料互換，因此實質上由電荷儲存結構與介電結構之組合包圍的第一節點332係為半導體材料，而第二節點334則為金屬材料。
第4A圖、第4B圖為閘極二極體非揮發記憶胞的簡化示意圖，其為pn二極體具有同質接面的實施例。第4A圖中，二極體結構的第一節點402與第二節點404的材料均為矽。第4B圖中，二極體結構的第一節點412與第二節點414的材料均為鍺。由於相較於矽而言，鍺的能帶較小，相較於第4A圖而言，第4B圖的閘極二極體非揮發記憶胞可產生較大的能帶間電流。無論在同質接面二極體結構中採用何種材料，二極體結構均可為單晶或多晶。多晶設計可形成較高的記憶胞密度，因其可在垂直方向之上沈積多層記憶胞。
第5圖顯示閘極二極體非揮發記憶胞的簡化示意圖，其中顯示具有異質接面的pn二極體實施例。實質上由電荷儲存結構與介電結構之組合包圍的第一節點502係以鍺做為材料，而第二節點504的材料為矽。第一節點502與第二節點504係以階級化的轉換層接面506連結。
第6A圖與第6B圖為閘極二極體非揮發記憶胞進行電子穿隧注入的簡化示意圖。第6A圖中，電子穿隧注入機制係將電子自偏壓-10V的由閘極結構608移動至電荷儲存結構606。第一二極體節點602係施以10V偏壓或者浮動，第二二極體節點604係施以10V偏壓。第6B圖中，電子穿隧注入機制係將電子由偏壓-10V或浮動的第一二極體節點602移動至電荷儲存結構606。閘極結構608係施以10V偏壓，第二二極體節點604係施以-10V偏壓。
第7A圖與第7B圖為閘極二極體非揮發記憶胞進行能帶間熱電子注入的示意圖。第7A圖中，能帶間熱電子注入將電子由二極體結構移至電荷儲存結構606。n型第一二極體節點602之偏壓為0V，閘極結構608之偏壓為10V，電子電洞對造成的電洞流入-5V偏壓之p+型第二節點604。第7B圖中，能帶間熱電子注入將電子由二極體結構移至電荷儲存結構606。n型第二二極體節點604之偏壓為0V，閘極結構608之偏壓為10V，電子電洞對造成的電洞流入-5V偏壓之p+型第一節點602。
第8A圖與第8B圖為閘極二極體非揮發記憶胞進行電洞穿隧注入的簡化示意圖。第8A圖中，電洞穿隧注入機制將電洞由偏壓為10V之閘極結構608移動至電荷儲存結構606中。第一二極體節點602之偏壓為-10V或浮動，第二二極體節點604之偏壓為-10V。第8B圖中，電洞穿隧注入機制將電洞由偏壓為-10V或浮動之第一二極體節點602移動至電荷儲存結構606。閘極結構608之偏壓為-10V，第二二極體節點604之偏壓為10V。
第9A圖與第9B圖為閘極二極體非揮發記憶胞進行能帶間熱電洞注入的示意圖。第9A圖中，能帶間熱電洞注入將電洞由二極體結構移至電荷儲存結構606。p型第一二極體節點602之偏壓為0V，閘極結構608之偏壓為-10V，所產生之電子電洞中的電子流入5V偏壓的N+型第二節點604。第9B圖中，能帶間熱電洞注入將電洞由二極體結構移至電荷儲存結構606。p型第二二極體節點604之偏壓為0V，閘極結構608之偏壓為-10V，所產生之電子電洞中的電子流入5V偏壓的n+型第一節點602。
流經二極體結構的能帶間電流，可利用垂直電場與側向電場結合，極為精準地決定電荷儲存結構中電荷儲存狀態的改變。較大的垂直與側向電場，可引發較強的價帶間電流。偏壓調整施加於多個終端之上，由此可便能帶彎曲，使其足以引發二極體結構中足夠的能帶間電流，但同時可以保持二極體節點之間夠低的電位差，以防止產生程式化或抹除的動作。
依據本發明多種實施例的偏壓調整，二極體結構係受到反向偏壓。此外，閘極結構所加之電壓，使能帶產生變化，足以在二極體結構中造成能帶間穿隧效應。二極體結構中的一節點具有高摻雜濃度，其可在空間電荷區域造成高電荷密度，且利用電壓改變時造成的短小空間電荷區域，造成能帶劇烈改變。價電帶中的電子，由二極體結構接面的一面穿隧越過禁止帶，進入另一面的傳導帶，同時順著位能壘向下飄移深入N型二極體結構點中。同樣地，電洞由n型二極體結構節點遠離，向上飄移至位能壘，移向p型二極體結構節點。
閘極結構的電壓，利用位於二極體結構與電荷儲存結構之間的介電結構，控制二極體結構部分的電壓。當閘極結構的負電壓提高時，此一介電結構造成的二極體結構部分負電壓亦同時提高，引起二極體結構中更劇烈的能帶彎曲。能帶間電流增加，至少造成(1)變化能帶一側上的被佔有的電子能階，與另一側未被佔有的電子能階，二者間重疊增加；以及(2)被佔有的電子能階與未被佔有的電子能階間的能障寬度減低。(見Sze,Physics of Semiconductor Devices,1981)
儲存於電荷儲存結構上的淨負電荷或者淨正電荷，更會影響能帶彎曲的程度。依據高斯定理，在二極體結構的閘極結構上施加負電壓時，二極體結構在接近電荷儲存結構的部分受到較強電場，因該部分具有相對較多的淨負電荷。同樣地，在二極體結構的閘極結構上施加正電壓時，二極體結構在接近電荷儲存結構的部分受到較強電場，因該部分具有相對較高的淨正電荷。
讀取、程式化、與抹除的不同偏壓調整，顯示一種細緻的平衡。讀取時，二極體結構終端間的電位差，不應造成大量的電荷載子穿過介電層，到達電荷儲存結構，並因此影響電荷儲存狀態。另一方面，就程式化與抹除而言，二極體結構終端間的電位差，必須足以引起一定數量的電荷載子穿越介電層，並藉由能帶間熱載子注入影響電荷儲存狀態。
第10A圖與第10B圖為閘極二級體非揮發記憶胞，利用不同數量之淨正電荷與淨負電荷特性化電荷儲存結構，以進行能帶間感應的簡化示意圖。第10A圖與第10B圖中，能帶間感應機制在二極體結構中建立電子電洞對。由此而生的電子，流入以2V的偏壓N+型第一二極體節點602，而電洞則流入以0V的偏壓p型第二二極體節點604。閘極結構608之偏壓為-10V。在第10A圖中，電荷儲存結構606利用n+型第一二極體節點602與p型第二二極體節點604之間的二極體接面，儲存相對較多的淨負電荷。在第10B圖中，電荷儲存結構606利用n+型第一二極體節點602與P型第二二極體節點604之間的二極體接面，儲存相對較多的淨正電荷。相較於第10B圖，第10A圖的二極體結構具有較大的能帶彎曲，同時流入第10A圖的能帶間感應電流亦較高。
第11A圖與第11B圖為閘極二級體非揮發記憶胞，利用不同數量之淨正電荷與淨負電荷特性化電荷儲存結構，以進行能帶間感應的簡化示意圖，但與第10A圖及第10B圖具有不同的二極體節點安排。尤其，二極體結構具有p+型第一節點602，係由電荷儲存結構與介電結構之組合所實質包圍，而第二節點604則為n型。能帶間感應機制在二極體結構中建立電子電洞對。由此而生的電洞，流入以-2V的偏壓p+型第一二極體節點602，而電子則流入以0V的偏壓n型第二二極體節點604。閘極結構608之偏壓為10V。在第11A圖中，電荷儲存結構606利用p+型第一二極體節點602與n型第二二極體節點604之間的二極體接面，儲存相對較多的淨負電荷。在第11B圖中，電荷儲存結構606利用p+型第一二極體節點602與n型第二二極體節點604之間的二極體接面，儲存相對較多的淨正電荷。相較於第11A圖，第11B圖的二極體結構具有較大的能帶彎曲，同時流入第11B圖的能帶間感應電流亦較高。
在其他實施例中，二極體結構的第二節點摻雜濃度較高，而實質上由電荷儲存與介電結構的組合所包圍的第一節點摻雜濃度較低。
第12A圖與第12B圖為相鄰閘極二極體非揮發記憶胞的簡化示意圖，分別顯示有內連接第二節點以及無內連接第二節點的二種情況。第12A圖中，相鄰閘極二極體非揮發記憶胞，個別具有第二節點1204與1205。相鄰閘極二極體非揮發記憶胞的第二節點1204與1205，均延伸穿越氧化層，該氧化層分隔兩個第二節點1204與1205的上方部分；同時，兩節點均連接至共同節點結構1214。此共同節點結構對此二相鄰閘極二極體非揮發記憶胞而言，其作用即如共同位元線。第12B圖中，第二節點1204與1205均未延伸穿越分隔二個節點的氧化層。第二節點1204與1205即視為分別的位元線，而兩個節點非屬同一位元線。
第13A圖與第13B圖係為閘極二極體非揮發記憶胞陣列的簡化示意圖，其具有內連接第二節點縱行，以進行能帶間感測。二極體結構的第一節點縱行，實質上係由電荷儲存結構與介電結構所包圍，其為n型，而二極體結構的第二節點縱行為p型。二極體結構的相鄰第二節點縱行，延伸穿越分隔不同第二節點縱行上方部分的氧化物，同時連接至一共同位元線結構。第13A圖中，二極體結構的第一節點縱行係以位元線標誌DL1至DL6代表，第二節點縱行則由位元線標誌。L代表，字元線則以字元線標誌WL1至WL6代表。第13B圖中，係對二極體縱行與字元線施加電壓。第一節點縱行DL3之偏壓為2V，其餘第一節點縱行的偏壓則為0V。第二節點縱行之偏壓為0V。字元線WL5之偏壓為-10V，其餘字元線之偏壓則為0V。能帶間感測，即由此在字元線WL5與第一節點縱行DL3交會處的閘極二極體記憶胞上進行。藉由量測穿越第一節點縱行DL3或第二節點縱行CL的電流，即可知悉此閘極二極體記憶胞之電荷儲存結構的電荷儲存狀態。
第14A圖與第14B圖為閘極二極體非揮發記憶胞陣列進行能帶間感測的簡化示意圖，其中第二節點縱行不具有內連結。不同於第13A圖與第13B圖所示的第二節點縱行共同內連接位元線結構，第14A圖與第14B圖二極體結構的相鄰第二節點縱行係視為個別的位元線。第14A圖中，二極體結構的第二節點縱行具有位元線標誌CL1至CL6。第14B圖中，係對第二節點二極體縱行與字元線施加電壓。第一節點縱行DL3之偏壓為2V，其餘第一節點縱行則為0V。第二節點縱行之偏壓為0V。字元線WL5之偏壓為-10V，其餘字元線之偏壓為0V。能帶間感測即可在閘極二極體記憶胞中字元線WL5與第一節點縱行DL3/第二節點縱行CL3的交會處進行。藉由量測流經第一節點縱行DL3或第二節點縱行CL3的電流，即可知悉閘極二極體記憶胞中，電荷儲存結構的電荷儲存狀態。
第15A圖與第15B圖為閘極二極體非揮發記憶胞陣列進行能帶間感測的簡化示意圖，其中第二節點縱行具有內連結，其中二極體結構的摻雜安排係相異於第13A圖、第13B圖、第14A圖與第14B圖。第15A圖與第15B圖中，二極體結構的第一節點縱行，實質上係由電荷儲存結構與介電結構所包圍，其為p型，而二極體結構的第二節點縱行為n型。類似於第13A圖與第13B圖，二極體結構的相鄰第二節點縱行，延伸穿越分隔不同第二節點縱行上方部分的氧化物，同時連接至一共同位元線結構。第15A圖中，二極體結構的第一節點縱行具有位元線標誌DL1至DL6，第二節點縱行具有位元線標誌CL。第15B圖中，係對二極體縱行與字元線施加電壓。第一節點縱行DL3之偏壓為-2V，其餘第一節點縱行則為0V。第二節點縱行之偏壓為0V。字元線WL5之偏壓為10V，其餘字元線之偏壓為0V。能帶間感測即可在閘極二極體記憶胞中字元線WL5與第一節點縱行DL3的交會處進行。藉由量測流經第一節點縱行DL3或第二節點縱行CL的電流，即可知悉此閘極二極體記憶胞中，電荷儲存結構的電荷儲存狀態。
第16A圖與第16B圖為沒有共同節點縱行之閘極二極體非揮發記憶胞陣列進行能帶間感測的簡化示意圖，其中二極體結構的摻雜安排係類似於第15A圖與第15B圖。並不像第15A圖與第15B圖中具有共同節點縱行之第二節點縱行，第16A圖與第16B圖二極體結構的相鄰第二節點縱行係視為個別的位元線。第16A圖中，二極體結構的第二節點縱行具有位元線標誌CL1至CL6。第16B圖中，係對第二節二極體縱行與字元線施加電壓。第一節點縱行DL3之偏壓為-2V，其餘第一節點縱行則為0V。第二節點縱行之偏壓為0V。字元線WL5之偏壓為10V，其餘字元線之偏壓為0V。能帶間感測即可在閘極二極體記憶胞中字元線WL5與第一節點縱行DL3/第二節點縱行CL3的交會處進行。藉由量測流經第一節點縱行DL3或第二節點縱行CL3的電流，即可知悉此閘極二極體記憶胞中，電荷儲存結構的電荷儲存狀態。
第17A圖與第17B圖為相鄰閘極二極體非揮發記憶胞，其第二節點並未連接在一起，進行如同第6A圖電子穿隧注入的簡化示意圖，但僅於特定細胞上進行。第17A圖中，電子穿隧注入機制，將電子由利用-10V偏壓之閘極結構608移動至電荷儲存結構606與607中。第一二極體節點602與603具有偏壓10V或者為浮動，第二二極體節點604與605具有偏壓10V。第17B圖中，第一二極體節點602具有偏壓10V或者為浮動，但第一二極體節點603則具有偏壓-10V。電子穿隧注入機制選擇性地，將電子由以-10V的偏壓之閘極結構608移動至電荷儲存結構606中，但不會移動至電荷儲存結構607中。在其他實施例中，電子穿隧注入機制如第6B圖所示，將電子由第一二極體節點移動至電荷儲存結構中，但僅發生於特定細胞上。其他實施例中，電洞穿隧注入機制如第8A圖所示，將電洞由閘極結構移動至電荷儲存結構中，但僅發生於特定細胞上。其他實施例中，電洞穿隧注入機制如第8B圖所示，將電洞由第一二極體節點移動至電荷儲存結構中，但僅發生於特定細胞之上。
第18A圖與第18B圖為不具內連接第二節點之相鄰閘極二極體非揮發記憶胞，其中特定細胞上發生如第9B圖所示之能帶間熱電洞注入的簡化示意圖，但僅於特定細胞上進行。第18A圖中，能帶間熱電洞注入機制將電洞由二極體結構移動至電荷儲存結構606之中。P型第二二極體節點604與605之偏壓為0V，閘極結構608之偏壓為-10V，而電子電洞對所產生的電子，流入藉由5V偏壓之n+型第一節點602與603。第18B圖中，第一節點602之偏壓為5V，但第一節點603之偏壓為0V。能帶間熱電洞注入機制選擇性地將電洞由二極體結構移動至電荷儲存結構606，但不會將之移動到電荷儲存結構607。在其他實施例中，能帶間熱電洞注入機制在特定細胞上，選擇性地將電洞由具有p型第一二極體節點與n+型第二二極體節點的二極體結構，移動至如第9A圖所示的電荷儲存結構中，但僅發生於特定細胞之上。在其他實施例中，能帶間熱電洞注入機制在特定細胞上，選擇性地將電子由具有p+型第一二極體節點與n型第二二極體節點的二極體結構，移動至如第7B圖所示的電荷儲存結構中，但僅發生於特定細胞之上。在其他實施例中，能帶間熱電子注入機制在特定細胞上，選擇性地將電子由具有n型第一二極體節點p+型第二二極體節點的二極體結構，移動至如第7A圖所示的電荷儲存結構中，但僅發生於特定細胞之上。
第19A圖、第19B圖、與第19C圖為閘極二極體非揮發記憶胞多重陣列的分解示意圖，其中不同陣列之間，具有不同的字元線、第一節點縱行、與第二節點縱行之內連接安排方式。各個陣列之間垂直排列，即如第16A圖與第16B圖所示者。雖然利用絕緣氧化物1904而垂直分隔的複數陣列，皆係屬於相同的積體電路之一部份，但仍以分解方式顯示複數陣列，顯示上述陣列中之所有字元線與位元線標誌。
第19A圖中，相異陣列1900與1902具有內連接。陣列1900的字元線與陣列1902的字元線均以WL1至WL6標記。然而，相異陣列的第一節點縱行與第二節點縱行係個別獨立。陣列1900的第一節點縱行係標記為DL1至DL6，陣列1902的第一節點縱行係標記為DL7至DL12。陣列1900的第二節點縱行係標記為CL1至CL6，陣列1902的第二節點縱行係標記為CL7至CL12。
第19B圖中，相異陣列1910與1912係個別獨立。陣列1910的字元線標記為WL1至WL6，陣列1912的字元線標記為WL7至WL12。然而，相異陣列1910與1912的第一節點縱行與第二節點縱行具有內連接。陣列1910與陣列1912的第一縱行均標記為DL1至DL6，而其第二縱行均標記為CL1至CL6。
第19C圖中，相異陣列1920與1922的字元線，與其第一節點縱行及第二節點縱行均各自獨立。陣列1920的字元線標記為WL1至WL6，陣列1922的字元線標記為WL7至WL12。陣列1920的第一節點縱行標記為DL1至DL6，陣列1922的第一節點縱行標記為DL7至DL12。陣列1920的第二節點縱行標記為CL1至CL6，陣列1922的第二節點縱行標記為CL7至CL12。
在其他實施例中，複數陣列之第二節點縱行具有內連接，由此複數陣列中的特定陣列可具有共同位元線結構，以供陣列的第二節點縱行所用，或供所有陣列之用。在其他實施例中，第一節點縱行為n型，而第二節點縱行為p型。
第20圖顯示積體電路的簡化示意圖，其中具有閘極二極體非揮發記憶胞與控制電路之陣列。積體電路2050，包含在半導體基材上，利用閘極二極體非揮發記憶胞完成的記憶陣列2000。閘極二極體記憶胞陣列2000可能為個別細胞、內連接陣列、或內連接的複數陣列。列解碼器2001與複數個字元線2002，沿著記憶陣列2000中的橫列耦合。行解碼器2003與複數個位元線2004，沿著記憶陣列2000中的縱列耦合。位址係由匯流排2005提供給行解碼器2003與列解碼器2001。方塊2006中的感測放大器與資料輸入結構經由資料匯流排2007與行解碼器2003耦合。資料由積體電路2050上的輸入/輸出埠提供給資料輸入線2011，或者由積體電路2050其他內部/外部的資料源，輸入至方塊2006中的資料輸入結構。資料由方塊2006中的感測放大器，經由資料輸出線2015，提供至積體電路2050，或提供至積體電路2050內部/外部的其他資料終端。偏壓調整狀態機構2009控制偏壓調整供應電壓2008之運作，例如抹除驗證電壓與程式化驗證電壓，以及利用諸如能帶間電流，安排程式化、抹除、與讀取記憶胞。
第21A圖到第21H圖顯示閘極二極體非揮發記憶胞複數陣列的製作流程示意圖。第21A圖顯示矽基材2102之上具有氧化物層2104，以及氧化物層2104之上的p型多晶矽層2112。第21B圖中，形成犧牲氧化層2116與氮化物2118。然後進行淺溝渠隔離，以形成複數個p型多晶矽結構2113。在第21C圖中，將犧牲氧化層2116與氮化物2118除去。此複數個p型多晶矽結構2113在進行離子佈值，形成閘極二極體非揮發記憶胞的p型第二節點2114與n+型第一節點2121。在第21D圖中，形成電荷儲存結構與介電結構的組合2123與閘極多晶矽2132，以完成閘極二極體非揮發記憶胞的第一陣列。第21E圖中，形成另一層氧化物2104與另一層p型多晶矽2112。第21F圖至第21H圖中，實際上乃是重複第21B圖到第21D圖的步驟，以形成另一個閘極二極體非揮發陣列，使其垂直置放於先前的第一陣列之上。
第22圖顯示沒有交錯之隔離氧化層的相鄰閘極二極體非揮發記憶胞之簡化示意圖，且在相鄰閘極二極體非揮發記憶胞之間會有漏電流。此相鄰閘極二極體非揮發記憶胞共享一共同閘極2208。左方之閘極二極體非揮發記憶胞更包含電荷儲存結構2201A，其具有伴隨的儲存介電結構，以及一二極體結構其具有一第一節點2202A與一第二節點2204A。右方之閘極二極體非揮發記憶胞更包含電荷儲存結構2201B，其具有伴隨的儲存介電結構，以及一二極體結構其具有一第一節點2202B與一第二節點2204B。因為沒有交錯之隔離氧化層在相鄰的閘極二極體非揮發記憶胞之間，所以在相鄰閘極二極體非揮發記憶胞之間會有顯著的漏電流2220存在。此外，每一閘極二極體非揮發記憶胞的二極體結構會有一個小的開啟電壓。
第23A圖顯示相鄰閘極二極體非揮發記憶胞之簡化操作示意圖，經由自閘極端的電子穿隧注入，以電性隔離相鄰的閘極二極體非揮發記憶胞。閘極2208偏壓為-20V，每一閘極二極體非揮發記憶胞之二極體結構的第一節點(2206A，2206B)是接地或是浮動，而每一閘極二極體非揮發記憶胞之二極體結構的共同第二節點(2204A，2204B)則是接地。
第23B圖顯示相鄰閘極二極體非揮發記憶胞之簡化操作示意圖，經由自二極體端的電子穿隧注入，以電性隔離相鄰的閘極二極體非揮發記憶胞。閘極2208偏壓為20V，每一閘極二極體非揮發記憶胞之二極體結構的第一節點(2206A，2206B)是接地，而每一閘極二極體非揮發記憶胞之二極體結構的第二節點(2204A，2204B)則也是接地。
第23C圖顯示相鄰閘極二極體非揮發記憶胞之簡化操作示意圖，經由自二極體端的熱電子注入，以電性隔離相鄰的閘極二極體非揮發記憶胞。閘極2208偏壓為10V，每一閘極二極體非揮發記憶胞之二極體結構的n型第一節點(2206A，2206B)是4V，而每一閘極二極體非揮發記憶胞之二極體結構的p型第二節點(2204A，2204B)則是接地。更深的n型井區或基板2340則是-2V。
第24A圖顯示具有交錯之電荷儲存結構以電性隔離相鄰閘極二極體非揮發記憶胞之簡化示意圖。雖然在相鄰閘極二極體非揮發記憶胞之間沒有交錯隔離氧化層的存在，在相鄰閘極二極體非揮發記憶胞之間仍有電性隔離而可以除去其間的顯著漏電流2422。此外，每一閘極二極體非揮發記憶胞的二極體結構會有一個大的開啟電壓。
第24B圖顯示具有交錯之隔離電荷儲存結構以電性隔離相鄰閘極二極體非揮發記憶胞之簡化示意圖，此交錯之隔離電荷儲存結構以及與資料儲存相關的電荷儲存結構輩分被特別標示出來。左方之閘極二極體非揮發記憶胞更包含電荷儲存結構，特別是2452A和2454A，其儲存閘極二極體非揮發記憶胞的資料於左側。因為電荷儲存結構2452A和2454A儲存電洞，所以此閘極二極體非揮發記憶胞的左側係位於一程式化狀態。右方之閘極二極體非揮發記憶胞亦包含電荷儲存結構，特別是2452B和2454B，其儲存閘極二極體非揮發記憶胞的資料於右側。因為電荷儲存結構2452B和2454B儲存電子，所以此閘極二極體非揮發記憶胞的右側係位於一抹除狀態。此隔離電荷儲存結構2460中所儲存的電子可以將閘極二極體非揮發記憶胞的左右兩側電性隔離。
第25A圖為一閘極電壓與電流關係圖，其顯示在經由電子穿隧注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之後的電性隔離有效程度。縱軸上的ID(A)代表相鄰元件之間的開啟電流。軌跡2502代表相鄰閘極二極體非揮發記憶胞的初始臨界電壓Vt量測結果。經由傅勒-諾丁漢電子穿隧注入於此隔離電荷儲存結構的電性隔離操作之後，軌跡2504顯示臨界電壓Vt增加4V左右，即代表了電性隔離。經過一循環的程式化及抹除操作之後，軌跡2506亦顯示臨界電壓Vt增加4V左右，也代表了電性隔離。軌跡2504和2506幾乎是完全一致的。此量測條件為Vd=1V、Vg=0~8V、Vb=Vs=0V。此+FN注入條件為Vg=20V、Vd=Vb=Vs=0V、2ms。此能帶間程式化條件為Vg=-11V、Vd=4V、Vb=Vs=0V、200μs。在一範例中，Vd和Vs分別對應第23A圖中相同摻雜電荷型態的閘極二極體第一節點2206A和2206B；Vb則對應第23A圖中相反摻雜電荷型態的共同第二節點2204A和2204B；而Vg則對應第23A圖中的閘極2208。
第25B圖為一閘極電壓與電流關係圖，其顯示在經由電子穿隧注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之前與之後，相鄰閘極二極體非揮發記憶胞的資料儲存表現。軌跡2508代表初始Vbtb量測結果，其繪示電性隔離相鄰閘極二極體非揮發記憶胞操作之前的閘極電壓與能帶間電流之關係。在經由傅勒-諾丁漢電子穿隧注入於此隔離電荷儲存結構的電性隔離操作之前，即進行程式化操作，其結果顯示於軌跡2510。又在經由傅勒-諾丁漢電子穿隧注入於此隔離電荷儲存結構的電性隔離操作之前，即進行程式化和抹除操作循環，其結果顯示於軌跡2511。在經由傅勒-諾丁漢電子穿隧注入於此隔離電荷儲存結構的電性隔離操作之後，再進行程式化操作，其結果顯示於軌跡2512。又在經由傅勒-諾丁漢電子穿隧注入於此隔離電荷儲存結構的電性隔離操作之後，再進行程式化和抹除操作循環，其結果顯示於軌跡2513。此量測條件為Vd=1V、Vg=0~-10V、Vb=Vs=0V。此能帶間程式化條件為Vd=4V、Vg=-11V、Vb=Vs=0V、200μs。此+FN抹除條件為Vg=18V、Vd=Vb=Vs=0V、2ms。在一範例中，Vd和Vs分別對應第23A圖中相同摻雜電荷型態的閘極二極體第一節點2206A和2206B；Vb則對應第23A圖中相反摻雜電荷型態的共同第二節點2204A和2204B；而Vg則對應第23A圖中的閘極2208。由此顯示，於電性隔離操作之後，程式化和抹除操作可以使相鄰閘極二極體非揮發記憶胞在較佳的電性隔離情況下進行。
第26A圖為一閘極電壓與電流關係圖，其顯示在經由基板熱電子注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之後的電性隔離有效程度。縱軸上的ID(A)代表相鄰元件之間的開啟電流。軌跡2602代表相鄰閘極二極體非揮發記憶胞的初始臨界電壓Vt量測結果。經由第一次基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之後，軌跡2604顯示臨界電壓Vt增加2V左右，即代表了改善的電性隔離。經過第一次的程式化及抹除操作循環之後，軌跡2606亦顯示臨界電壓Vt增加2V左右，代表了電性隔離操作並沒有改變臨界電壓。軌跡2604和2606幾乎是完全一致的。在經由第二次基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之後，軌跡2608顯示臨界電壓Vt又增加了2V左右，代表了進一步改善的電性隔離。經過第二次的程式化及抹除操作循環之後，軌跡2610亦顯示臨界電壓Vt又增加了2V左右，代表了電性隔離操作並沒有改變臨界電壓。軌跡2608和2610幾乎是完全一致的。此量測條件為Vd=1V、Vg=0~8V、Vb=Vs=0V。此基板熱電子注入條件為Vg=12V、Vd=Vs=4V、Vb=0V、VDNW=-2V、2ms。在一範例中，Vd和Vs分別對應第23A圖中相同摻雜電荷型態的閘極二極體第一節點2206A和2206B；Vb則對應第23A圖中相反摻雜電荷型態的共同第二節點2204A和2204B；VDNW則對應第23C圖中的底部基板2340；而Vg則對應第23A圖中的閘極2208。
第26B圖為一閘極電壓與電流關係圖，其顯示在經由基板熱電子注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之前與之後，相鄰閘極二極體非揮發記憶胞的資料儲存表現。軌跡2612代表初始相鄰閘極二極體非揮發記憶胞操作之前的閘極電壓與能帶間電流之關係量測結果。在經由基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之前，即進行程式化操作，其結果顯示於軌跡2614。又在經由基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之前，即進行程式化和抹除操作循環，其結果顯示於軌跡2615。在經由基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之後，再進行程式化操作，其結果顯示於軌跡2616。又在經由基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之後，再進行程式化和抹除操作循環，其結果顯示於軌跡2617。在經由第二次基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之後，再進行程式化操作，其結果顯示於軌跡2618。又在經由第二次基板熱電子注入於此隔離電荷儲存結構的電性隔離操作之後，再進行程式化和抹除操作循環，其結果顯示於軌跡2619。因為在每一次電性隔離操作之前和之後，程式化狀態及抹除狀態是類似的，此電性隔離操作並不會干擾正常的程式化及抹除操作。此量測條件為Vd=1V、Vg=0~-10V、Vb=Vs=0V。此基板熱電子注入條件為Vg=12V、Vd=Vs=4V、Vb=0V、VDNW=-2V、2ms。此能帶間程式化條件為Vd=5V、Vg=-11V、Vb=Vs=0V、200μs。此+FN抹除條件為Vg=15V、Vd=Vb=Vs=0V、2ms。在一範例中，Vd和Vs分別對應第23A圖中相同摻雜電荷型態的閘極二極體第一節點2206A和2206B；Vb則對應第23A圖中相反摻雜電荷型態的共同第二節點2204A和2204B；而Vg則對應第23A圖中的閘極2208。
整體而言，第25A、25B、26A和26B圖顯示，無論此電性隔離機制是經由傅勒-諾丁漢電子穿隧注入此隔離電荷儲存結構或是基板熱電子注入此隔離電荷儲存結構，均可根據臨界電壓Vt的改變達成電性隔離，而且根據程式化及抹除狀態的能帶間電流量測知悉操作行為並未改變。所增加的臨界電壓Vt係對應於由第22圖所示減少的擊穿電流。
在其他的實施例中，儲存於此隔離電荷儲存結構中的電荷包括電洞，以電性隔離相鄰記憶裝置的電洞電流。
本發明之較佳實施例與範例詳細揭露如上，惟應瞭解為上述範例僅作為範例，非用以限制專利之範圍。就熟知技藝之人而言，自可輕易依據下列申請專利範圍對相關技術進行修改與組合。
102、302、312、322、332、402、412、502、602、603、2114．．．第一二極體節點
104、304、314、324、334、404、414、504、604、605、1204、1205、2121．．．第二二極體節點
106、2123．．．電荷結構與介電結構組合
108．．．共同閘極
110．．．介電層
202．．．電荷捕捉材料結構
204．．．浮動閘極
206．．．奈米粒子電荷儲存結構
506．．．轉換層接面
606、607．．．電荷儲存結構
608．．．閘極
1214．．．共同節點結構
1300、1400、1500、1600、1900、1902、1910、1912、1920、1922、2000．．．記憶陣列
1904．．．絕緣氧化物
2050．．．積體電路
2004、CL、CL1、CL2、CL3、CL4、CL5、CL6、DL1、DL2、DL3、DL4、DL5、DL6．．．位元線
32、2002、WL1、WL2、WL3、WL4、WL5、WL6．．．字元線
2001．．．列解碼器
2003．．．行解碼器
2005、2007．．．匯流排
2006．．．感測放大器與資料輸入結構
2008．．．偏壓調整供應電壓
2009．．．偏壓調整狀態機構
2011．．．資料輸入線
2015．．．資料輸出線
2102．．．基材
2104、2116．．．氧化物
2112、2113、2132．．．多晶矽
2118．．．氮化物
2201A、2201B．．．電荷儲存結構
2202A、2202B．．．第一二極體節點
2204A、2204B．．．第二二極體節點
2208．．．共同閘極
2220、2422．．．漏電流
2340．．．基板
2452A、2454A．．．電荷儲存結構(電洞)
2452B、2454B．．．電荷儲存結構(電子)
2460．．．隔離電荷儲存結構
第1圖是簡化的閘極二極體非揮發記憶胞示意圖。
第2A圖、第2B圖、第2C圖為簡化的閘極二極體非揮發記憶胞示意圖，顯示利用不同材料所製作的多種電荷儲存結構。
第3A圖、第3B圖、第3C圖、第3D圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示二極體結構的多種實施例，例如pn二極體與蕭特基二極體。
第4A圖與第4B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示具有同質接面的pn二極體。
第5圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示具有異質接面的pn二極體。
第6A圖與第6B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示進行電子穿隧注入的情形。
第7A圖與第7B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示細胞中進行能帶間熱電子注入的情形。
第8A圖與第8B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示細胞中進行電洞穿隧注入的情形。
第9A圖與第9B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示細胞中進行能帶間熱電洞注入的情形。
第10A圖與第10B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示細胞中進行能帶間感測的情形，其中具有不同數量的淨正電荷或淨負電荷，可特性化電荷儲存結構。
第11A圖與第11B圖是簡化的閘極二極體非揮發記憶胞示意圖，顯示細胞中進行能帶間感測的情形，其中具有不同數量的淨正電荷或淨負電荷，其可特性化電荷儲存結構，但其二極體節點之安排不同於第10A圖與第10B圖。
第12A圖與第12B圖分別顯示具有內連接第二節點以及不具有內連接第二節點的相鄰閘極二極體非揮發記憶胞簡化示意圖。
第13A圖與第13B圖顯示具有內連接第二節點縱行的閘極二極體非揮發記憶胞陣列，進行能帶間感測的簡化示意圖。
第14A圖與第14B圖為不具有內連接第二節點縱行的閘極二極體非揮發記憶胞陣列，進行能帶間感測的簡化示意圖。
第15A圖與第15B圖為具有內連接第二節點縱行的閘極二極體非揮發記憶胞陣列，進行能帶間感測的簡化示意圖，其中二極體結構的摻雜安排係異於第13A圖、第13B圖、第14A圖、與第14B圖。
第16A圖與第16B圖顯示不具有內連接第二節點縱行的閘極二極體非揮發記憶胞陣列，進行能帶間感測的簡化示意圖，其中二極體結構的摻雜安排係異於第13A圖、第13B圖、第14A圖、與第14B圖。
第17A圖與第17B圖為不具有內連接第二節點的相鄰閘極二極體非揮發記憶胞，在特定細胞上進行電子穿隧注入的簡化示意圖。
第18A圖與第18B圖為不具有內連接第二節點的相鄰閘極二極體非揮發記憶胞，在特定細胞上進行能帶間熱電洞注入的簡化示意圖。
第19A圖、第19B圖、第19C圖為閘極二極體非揮發記憶胞陣列的剖面圖，其中不同陣列之間，字元線、第一節點縱行、與第二節點縱行具有不同的內連接。
第20圖是具有閘極二極體非揮發記憶胞陣列與控制電路的積體電路簡化示意圖。
第21A-21H圖顯示閘極二極體非揮發記憶陣列的一種製作流程圖範例。
第22圖顯示沒有交錯之隔離氧化層的相鄰閘極二極體非揮發記憶胞之簡化示意圖，且在相鄰閘極二極體非揮發記憶胞之間會有漏電流。
第23A圖顯示相鄰閘極二極體非揮發記憶胞之簡化操作示意圖，經由自閘極端的電子穿隧注入，以電性隔離相鄰的閘極二極體非揮發記憶胞。
第23B圖顯示相鄰閘極二極體非揮發記憶胞之簡化操作示意圖，經由自二極體端的電子穿隧注入，以電性隔離相鄰的閘極二極體非揮發記憶胞。
第23C圖顯示相鄰閘極二極體非揮發記憶胞之簡化操作示意圖，經由自二極體端的熱電子注入，以電性隔離相鄰的閘極二極體非揮發記憶胞。
第24A圖顯示具有交錯之電荷儲存結構以電性隔離相鄰閘極二極體非揮發記憶胞之簡化示意圖。
第24B圖顯示具有交錯之隔離電荷儲存結構以電性隔離相鄰閘極二極體非揮發記憶胞之簡化示意圖，此交錯之隔離電荷儲存結構以及與資料儲存相關的電荷儲存結構輩分被特別標示出來。
第25A圖為一閘極電壓與電流關係圖，其顯示在經由電子穿隧注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之後的電性隔離有效程度。
第25B圖為一閘極電壓與電流關係圖，其顯示在經由電子穿隧注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之前與之後，相鄰閘極二極體非揮發記憶胞的資料儲存表現。
第26A圖為一閘極電壓與電流關係圖，其顯示在經由基板熱電子注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之後的電性隔離有效程度。
第26B圖為一閘極電壓與電流關係圖，其顯示在經由基板熱電子注入之電性隔離相鄰閘極二極體非揮發記憶胞操作之前與之後，相鄰閘極二極體非揮發記憶胞的資料儲存表現。
2201A、2201B．．．電荷儲存結構
2202A、2202B．．．第一二極體節點
2204A、2204B．．．第二二極體節點
2208．．．共同閘極
2220．．．漏電流

Claims (20)

  1. 一種記憶元件積體電路，包含：一電荷儲存結構；一個或多個儲存介電結構，其至少部分位於該電荷儲存結構與一二極體結構之間，且至少部分位於該電荷儲存結構與一閘極電壓源之間；該二極體結構中具有一第一節點與一第二節點，其係由一接面所分隔，該接面由該電荷儲存結構及該一個或多個儲存介電結構所覆蓋，該二極體結構具有一截面，在其中該第二節點具有相對部分其藉由儲存在一個或多個隔離電荷儲存結構內的電荷而與相鄰資料儲存元件的二極體結構電性隔離，該一個或多個隔離電荷儲存結構位於該二極體結構的該第二節點與該相鄰資料儲存元件之間。
  2. 如申請專利範圍第1項之積體電路，其中該二極體結構的該第二節點包含一第一材料，且該二極體結構具有該截面，在其中該第二節點具有相對部分其實體地藉由該第一材料與該相鄰資料儲存元件的二極體結構連接而不需要交錯的溝渠。
  3. 如申請專利範圍第1項之積體電路，其中該二極體結構的該第二節點包含一第一材料，且該二極體結構具有該截面，在其中該第二節點具有相對部分其實體地藉由該第一材料與該相鄰資料儲存元件的二極體結構連接而不需要交錯的溝渠，且該一個或多個隔離電荷儲存結構中所儲存的該電荷係自將該第二節點與該相鄰資料儲存元件的二極體結構實體連接的該第一材料注入。
  4. 如申請專利範圍第1項之積體電路，其中該二極體結構的該第二節點包含一第一材料，且該二極體結構具有該截面，在其中該第二節點具有相對部分其實體地藉由該第一材料與該相鄰資料儲存元件的二極體結構連接而不需要交錯的溝渠，且該一個或多個隔離電荷儲存結構中所儲存的該電荷係藉由自將該第二節點與該相鄰資料儲存元件的二極體結構實體連接的該第一材料穿隧而注入。
  5. 如申請專利範圍第1項之積體電路，其中該二極體結構的該第二節點包含一第一材料，且該二極體結構具有該截面，在其中該第二節點具有相對部分其實體地藉由該第一材料與該相鄰資料儲存元件的二極體結構連接而不需要交錯的溝渠，且該一個或多個隔離電荷儲存結構中所儲存的該電荷係為熱電荷而自將該第二節點與該相鄰資料儲存元件的二極體結構實體連接的該第一材料注入。
  6. 如申請專利範圍第1項之積體電路，其中該電荷儲存結構與該隔離電荷儲存結構是一共同電荷儲存結構的一部分。
  7. 如申請專利範圍第1項之積體電路，其中該電荷儲存結構與該隔離電荷儲存結構是一共同電荷儲存結構的一部分，且該隔離電荷儲存結構被隔離介電結構圍繞，該隔離介電結構與該儲存介電結構是一共同介電結構的一部分。
  8. 如申請專利範圍第1項之積體電路，其中該閘極電壓源覆蓋該隔離電荷儲存結構。
  9. 如申請專利範圍第1項之積體電路，其中該閘極電壓源覆蓋該隔離電荷儲存結構，且儲存於該一個或多個隔離電荷儲存結構內的該電荷係自該閘極電壓源注入。
  10. 如申請專利範圍第1項之積體電路，其中該電荷儲存結構具有一電荷儲存狀態，其係由量測在反向偏壓時流經該第一節點與該第二節點之間的電流所決定。
  11. 如申請專利範圍第1項之積體電路，更包含：控制電路，與該電荷儲存結構和該二極體結構耦接，以進行以下操作：施加一第一偏壓調整以決定該電荷儲存結構的一電荷儲存狀態；以及量測在反向偏壓時流經該二極體結構的電流以決定該電荷儲存結構的該電荷儲存狀態。
  12. 如申請專利範圍第1項之積體電路，更包含：控制電路，與該電荷儲存結構和該二極體結構耦接，以進行以下操作：施加一第一偏壓調整以決定該電荷儲存結構的一電荷儲存狀態；以及量測至少包含在反向偏壓時流經該二極體結構的一能帶間電流成分以決定該電荷儲存結構的該電荷儲存狀態。
  13. 如申請專利範圍第1項之積體電路，其中該第一節點係為存取該元件之一位元線的一部分。
  14. 如申請專利範圍第1項之積體電路，其中該二極體結構為一蕭特基二極體。
  15. 如申請專利範圍第1項之積體電路，其中該二極體結構為一pn二極體。
  16. 如申請專利範圍第1項之積體電路，其中該電荷儲存結構包含一電荷捕捉材料。
  17. 如申請專利範圍第1項之積體電路，其中該電荷儲存結構包含一浮動閘極材料。
  18. 如申請專利範圍第1項之積體電路，更包含：控制電路，與該電荷儲存結構和該二極體結構耦接，以進行以下操作：施加一第一偏壓調整以決定該電荷儲存結構的一電荷儲存狀態；量測在反向偏壓時流經該二極體結構的電流以決定該電荷儲存結構的該電荷儲存狀態；施加一第二偏壓調整以藉由增加電荷儲存結構中的一淨正電荷來調整該電荷儲存結構的該電荷儲存狀態；以及施加一第三偏壓調整以藉由增加電荷儲存結構中的一淨負電荷來調整該電荷儲存結構的該電荷儲存狀態。
  19. 一種製造一記憶元件積體電路的方法，包含：提供一電荷儲存結構；提供一個或多個儲存介電結構，其至少部分位於該電荷儲存結構與一二極體結構之間，且至少部分位於該電荷儲存結構與一閘極電壓源之間；以及提供該二極體結構具有一第一節點與一第二節點，其係由一接面所分隔，該接面由該電荷儲存結構及該一個或多個儲存介電結構所覆蓋，該二極體結構具有一截面，在其中該第二節點具有相對部分其藉由儲存在一個或多個隔離電荷儲存結構內的電荷而與相鄰資料儲存元件的二極體結構電性隔離，該一個或多個隔離電荷儲存結構位於該二極體結構的該第二節點與該相鄰資料儲存元件之間。
  20. 一種記憶元件積體電路，包含：一電荷儲存結構；一個或多個儲存介電結構，其至少部分位於該電荷儲存結構與一二極體結構之間，且至少部分位於該電荷儲存結構與一閘極電壓源之間；以及該二極體結構具有一第一節點與一第二節點，其係由一接面所分隔，該接面由該電荷儲存結構及該一個或多個儲存介電結構所覆蓋，該二極體結構具有一截面，在其中該第二節點具有相對部分其藉由儲存在一個或多個隔離功能手段內的電荷而與相鄰資料儲存元件的二極體結構電性隔離，該一個或多個隔離功能手段位於該二極體結構的該第二節點與該相鄰資料儲存元件之間。
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