CN111900959B - 一种基于线性反馈移位寄存器的时钟展频生成电路 - Google Patents

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Abstract

本发明公开了一种基于线性反馈移位寄存器的时钟展频生成电路，涉及数字电路领域，该电路包括随机数产生子电路、频率选择子电路以及时钟生成子电路，随机数产生子电路包括若干阶的线性反馈移位寄存器以产生随机数序列，该随机数序列输入到频率选择子电路中用于控制时钟展频信号的高电平持续时间，继而对时钟信号进行调制生成时钟展频信号，该电路可以更好地降低输出信号的峰值频谱，从而达到更佳EMI性能。

Description

一种基于线性反馈移位寄存器的时钟展频生成电路
技术领域
本发明涉及数字电路领域，尤其是一种基于线性反馈移位寄存器的时钟展频生成电路。
背景技术
随着技术的发展，数字信号的时钟频率越来越高，在高频数字***中，EMI干扰(Electromagnetic Interference，电磁干扰)也较低频***更大，EMI干扰是指电路***通过传导或者辐射的方式对于周边电路***产生的影响，EMI轻则引起电路性能的降低，导致相关认证无法通过，重则可能导致整个***失效。
时钟信号常常是电路***中频率最高和边沿最陡的信号，多数EMI问题的产生和时钟信号有关，降低EMI的方法有很多种，包括屏蔽、滤波、隔离、铁氧体磁环、信号边沿控制以及在PCB中增加电源和GND层等等，另外时钟展频(Spread Spectrum Clocking)也是一种有效降低EMI的方法，目前传统时钟展频多用线性调试方法，如三角调试法，但降低EMI的效果有限，也不够理想。
发明内容
本发明人针对上述问题及技术需求，提出了一种基于线性反馈移位寄存器的时钟展频生成电路，本发明的技术方案如下：
一种基于线性反馈移位寄存器的时钟展频生成电路，该时钟展频生成电路包括随机数产生子电路、频率选择子电路以及时钟生成子电路；随机数产生子电路包括若干阶的线性反馈移位寄存器，线性反馈移位寄存器的抽头引出扩频周期选择端连接到频率选择子电路；
频率选择子电路包括第一多路选择器，随机数产生子电路引出的扩频周期选择端连接到第一多路选择器的状态位，第一多路选择器包括至少两个输入端，时钟周期信号分别通过各条支路上的偏差处理器连接到第一多路选择器的各个输入端，每个偏差处理器还分别获取对应输入的周期偏差数并根据周期偏差数对时钟周期信号进行处理，偏差处理器包括加法器和/或减法器；第一多路选择器的输出端连接频率选择子电路的输出端连接到时钟生成子电路；
时钟生成子电路包括第二多路选择器、触发器、减法计数器、加载控制逻辑以及比较逻辑，第二多路选择器的输出端连接触发器的输入端，触发器的时钟端获取时钟信号，触发器的输出端经过减法计数器进行自减计数后输入到第二多路选择器的第一输入端，第二多路选择器的第二输入端连接频率选择子电路的输出端；
触发器的输出端经过加载控制逻辑后连接到第二多路选择器的状态位，加载控制逻辑在触发器的输出信号为0时输出高电平至第二多路选择器的状态位使第二多路选择器选通第二输入端、否则输出低电平至第二多路选择器的状态位使第二多路选择器选通第一输入端；
触发器的输出端还经过比较逻辑后输出时钟展频信号，比较逻辑在触发器的输出信号大于时钟周期信号的一半时输出高电平、否则输出低电平，时钟展频信号还输出到随机数产生子电路中的线性反馈移位寄存器的时钟端，时钟展频信号以时钟信号为单位计数。
其进一步的技术方案为，在加载控制逻辑中，触发器的输出信号进行按位自或后输入到第三多路选择器的状态位，第三多路选择器的第一输入端获取高电平、第二输入端获取低电平，第三多路选择器的输出端连接第二多路选择器的状态位；当触发器的输出信号为0时，第三多路选择器的状态位输入低电平并选通第一输入端输出高电平，否则，第三多路选择器的状态位输入高电平并选通第二输入端输出低电平。
其进一步的技术方案为，线性反馈移位寄存器的n个不同阶数处的抽头分别引出n个扩频周期选择端连接到第一多路选择器的状态位，则第一多路选择器包括2n个输入端以及n个状态位，n≥2，第一多路选择器的n个状态位分别对应连接n个扩频周期选择端。
其进一步的技术方案为，频率选择子电路还包括第四多路选择器，第四多路选择器的一个输入端连接第一多路选择器的输出端、另一个输入端输入时钟周期信号，第四多路选择器的输出端连接频率选择子电路的输出端，第四多路选择器的状态位连接展频使能端。
其进一步的技术方案为，每两条支路上的偏差处理器各自获取到的输入的周期偏差数。
本发明的有益技术效果是：
本申请公开了一种基于线性反馈移位寄存器的时钟展频生成电路，该时钟展频生成电路利用线性反馈移位寄存器产生随机码，并利用该随机码对时钟信号进行调制，以达到对时钟信号进行展频的目的，可以更好地降低输出信号的峰值频谱，从而达到更佳EMI性能。
附图说明
图1是本申请的时钟展频生成电路的电路结构图。
图2是实测实验中使用的原始时钟信号的频谱。
图3是利用常规的三角调试法对图2所示的原始时钟信号进行时钟展频后的信号的频谱。
图4是利用本申请的时钟展频生成电路对图2所示的原始时钟信号进行时钟展频后的信号的频谱。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种基于线性反馈移位寄存器的时钟展频生成电路，请参考图1，该时钟展频生成电路包括随机数产生子电路、频率选择子电路以及时钟生成子电路。
随机数产生子电路包括LFSR(Linear Feedback Shift Register，线性反馈移位寄存器)，LFSR包括若干阶，在本申请中，LFSR的具体阶数不限定可以调节，如图1以包括19阶为例，实际也可以选择9阶、11阶、21阶等等。
LFSR的抽头引出扩频周期选择端连接到频率选择子电路。在本申请中，LFSR中某一阶数处的抽头引出一个扩频周期选择端，或者，LFSR中某几个阶数处的抽头引出多个扩频周期选择端，也即LFSR的n个不同阶数处的抽头分别引出n个扩频周期选择端连接到频率选择子电路，n≥2。
在从LFSR引出每个扩频周期选择端时，可以根据实际需要从任一阶数处的抽头引出，如图1以在19阶的LFSR的0阶处的抽头引出扩频周期选择端为例，也即随机数产生子电路由19阶的LFSR组成，其生成多项式为G(x)＝x19+x16+1，取0阶处的Q[0]引出扩频周期选择端至频率选择子电路。比如当引出两个扩频周期选择端时，除了引出0阶处的Q[0]之外还可以引出1阶处的Q[1]，等等依次类推。由于随机数产生子电路输出的随机数序列跟LFSR的初始值相关，因此LFSR的初始值可以根据实际需要配置，以产生不同的随机数序列。
频率选择子电路包括第一多路选择器MUX1，随机数产生子电路引出的扩频周期选择端连接到第一多路选择器MUX1的状态位，第一多路选择器MUX1包括至少两个输入端，如图1以MUX1包括一个状态位、两个输入端的情况为例。当随机数产生子电路引出n个扩频周期选择端时，MUX1包括2n个输入端以及n个状态位，MUX1的n个状态位分别对应连接n个扩频周期选择端。
时钟周期信号period分别通过各条支路连接到第一多路选择器MUX1的各个输入端，时钟周期信号period的序列长度不设限，本申请以其为7位序列表示为period[6:0]为例。每一条支路上分别设置有偏差处理器，偏差处理器包括加法器和/或减法器，每个支路上的偏差处理器还分别获取对应输入的周期偏差数，比如在图1中，MUX1的一条支路上设置的偏差处理器为加法器P1并对应获取输入的周期偏差数spread_plus、另一条支路上设置的偏差处理器为减法器M1并对应获取输入的周期偏差数spread_minus。需要说明的是，spread_plus和spread_minus均表示周期偏差数，本申请为了对加法器和减法器的输入进行区分采用了不同的表示。MUX1的输入端连接的每两条支路上的偏差处理器各自获取的输入的周期偏差数相同或不同，比如在图1中，spread_plus和spread_minus可以相同也可以不同，比如当MUX1有四个输入端连接四条支路时，四条支路上的偏差处理器的周期偏差数可以都相同也可以各不相同。
当MUX1的状态位输入不同的信号时，MUX1选通不同的支路输出时钟偏差信号spread_period，从而使得输出的时钟偏差信号spread_period相对于时钟周期信号period具有不同的周期偏差。比如以图1为例，当MUX1的状态位从扩频周期选择端获取低电平时，MUX1选通加法器P1所在支路，则spread_period＝period+spread_plus；当MUX1的状态位从扩频周期选择端获取高电平时，MUX1选通减法器M1所在支路，则spread_period＝period-spread_minus。
MUX1的输出端连接频率选择子电路的输出端连接到时钟生成子电路，在本申请中，MUX1的输出端可以直接连接到时钟生成子电路，或者MUX1的输出端通过第四多路选择器MUX4连接到时钟生成子电路，则如图1所示，频率选择子电路还包括第四多路选择器MUX4，MUX4的一个输入端连接MUX1的输出端、另一个输入端输入时钟周期信号period，MUX4的输出端连接频率选择子电路的输出端，MUX4的状态位连接展频使能端spread_en。该电路可以是高电平使能也可以是低电平使能，本申请图1以高电平使能为例，当spread_en为高电平时，MUX4选通MUX1所连的输入端输出时钟偏差信号spread_period用于控制时钟展频信号clk_g的高电平持续时间，此时后续生成的时钟展频信号clk_g以period为中心进行展频；当spread_en为低电平时，MUX4选通时钟周期信号period所连的输入端直接输出period，此时后续生成的时钟展频信号clk_g无周期偏差也即无展频。从而使得该电路兼容展频功能以及原始功能。
时钟生成子电路包括第二多路选择器MUX2、触发器T1、减法计数器M2、加载控制逻辑以及比较逻辑，本申请中的触发器T1采用D触发器。第二多路选择器MUX2的输出端连接触发器T1的输入端，触发器T1的时钟端获取时钟信号clk，触发器T1的输出端输出fine_count信号，fine_count信号经过减法计数器M2进行自减计数后输入到第二多路选择器MUX2的第一输入端(图中0状态位端)，也即触发器T1的输出端连接减法计数器M2，同时减法计数器M2获取自减数1。第二多路选择器MUX2的第二输入端(图中1状态位端)连接频率选择子电路的输出端。
触发器T1的输出端经过加载控制逻辑后连接到第二多路选择器MUX2的状态位MUX2输出Load_fine，加载控制逻辑在触发器T1的输出信号为0时输出高电平的Load_fine至第二多路选择器MUX2的状态位使第二多路选择器MUX2选通第二输入端，从而将频率选择子电路产生的spread_period加载到fine_count信号中作为下一次计数的初始值。加载控制逻辑在触发器T1的输出信号不为0时输出低电平的Load_fine至第二多路选择器MUX2的状态位使第二多路选择器MUX2选通第一输入端获取fine_count的自减计数值。
在本申请的加载控制逻辑中，触发器T1的输出信号fine_count先进行按位自或后输入到第三多路选择器MUX3的状态位，第三多路选择器MUX3的第一输入端(图中0状态位端)获取高电平、第二输入端(图中1状态位端)获取低电平，第三多路选择器MUX3的输出端连接第二多路选择器MUX2的状态位。但fine_count计数到0时，进行按位自或运算后输出低电平0至MUX3的状态位从而选通其第一输入端的高电平信号至MUX2；fine_count不为0时，进行按位自或运算后输出高电平1至MUX3的状态位从而选通其第二输入端的低电平信号至MUX2。
触发器T1的输出信号fine_count还经过比较逻辑后输出时钟展频信号clk_g，比较逻辑在触发器T1的输出信号大于时钟周期信号period的一半时输出高电平、否则输出低电平。本申请中的做法时，先将fine_count与period/2进行比较并将比较结果输入到第五多路选择器MUX5的状态位，MUX5的第一输入端输入低电平、第二输入端输入高电平，当fine_count<period/2时输出低电平至MUX5的状态位使其选通第一输入端输出低电平的clk_g，否则输出高电平至MUX5的状态位使其选通第二输入端输出高电平的clk_g，时钟展频信号clk_g以时钟信号clk为单位计数，period是以clk为单位计数的clk_g的周期。本申请在将fine_count与period/2进行比较时的做法时，将fine_count与时钟周期信号period的高k-1位序列进行比较，时钟周期信号period共有k位，将fine_count与其高k-1位序列进行比较时即相当于与period的一半作比较，比如本申请以period[6:0]为例，则这一步将fine_count与period[6:1]比较，相当于把period/2分别用于控制clk_g的高电平和低电平时间，从clk_g的输出波形来看，其高电平持续时间会随着每次载入到fine_count的不同初始值而改变，其低电平持续时间在每个周期内保持不变，总体上来看，就是clk_g在period-spread_minus和period+spread_plus之间随机变化。
为了说明本申请这种时钟展频生成电路对降低EMI的效果，本申请进行了实测实验，未经展频的原始时钟信号的频谱如图2所示，利用常规的三角调试法对原始时钟信号进行展频后的信号的频谱如图3所示，频谱峰值在500kHz处为-12.25dB。利用本申请的电路对原始时钟信号进行展频后的信号的频谱如图4所示，频谱峰值在500kHz处为-21.74dB，相比于三角调试法得到的峰值降低了9.49dB，由此可知本申请这种展频生成电路可以更好的降低输出信号的峰值频谱，从而达到更佳EMI性能。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (5)

1.一种基于线性反馈移位寄存器的时钟展频生成电路，其特征在于，所述时钟展频生成电路包括随机数产生子电路、频率选择子电路以及时钟生成子电路；所述随机数产生子电路包括若干阶的线性反馈移位寄存器，所述线性反馈移位寄存器的抽头引出扩频周期选择端连接到所述频率选择子电路；
所述频率选择子电路包括第一多路选择器，所述随机数产生子电路引出的所述扩频周期选择端连接到所述第一多路选择器的状态位，所述第一多路选择器包括至少两个输入端，时钟周期信号分别通过各条支路上的偏差处理器连接到所述第一多路选择器的各个输入端，每个所述偏差处理器还分别获取对应输入的周期偏差数并根据所述周期偏差数对所述时钟周期信号进行处理，所述偏差处理器包括加法器和/或减法器；所述第一多路选择器的输出端连接所述频率选择子电路的输出端连接到所述时钟生成子电路；
所述时钟生成子电路包括第二多路选择器、触发器、减法计数器、加载控制逻辑以及比较逻辑，所述第二多路选择器的输出端连接所述触发器的输入端，所述触发器的时钟端获取时钟信号，所述触发器的输出端经过所述减法计数器进行自减计数后输入到所述第二多路选择器的第一输入端，所述第二多路选择器的第二输入端连接所述频率选择子电路的输出端；
所述触发器的输出端经过所述加载控制逻辑后连接到所述第二多路选择器的状态位，所述加载控制逻辑在所述触发器的输出信号为0时输出高电平至所述第二多路选择器的状态位使所述第二多路选择器选通所述第二输入端、否则输出低电平至所述第二多路选择器的状态位使所述第二多路选择器选通所述第一输入端；
所述触发器的输出端还经过所述比较逻辑后输出时钟展频信号，所述比较逻辑在所述触发器的输出信号大于所述时钟周期信号的一半时输出高电平、否则输出低电平，所述时钟展频信号还输出到所述随机数产生子电路中的线性反馈移位寄存器的时钟端，所述时钟展频信号以所述时钟信号为单位计数。
2.根据权利要求1所述的时钟展频生成电路，其特征在于，在所述加载控制逻辑中，所述触发器的输出信号进行按位自或后输入到第三多路选择器的状态位，所述第三多路选择器的第一输入端获取高电平、第二输入端获取低电平，所述第三多路选择器的输出端连接所述第二多路选择器的状态位；当所述触发器的输出信号为0时，所述第三多路选择器的状态位输入低电平并选通所述第一输入端输出高电平，否则，所述第三多路选择器的状态位输入高电平并选通所述第二输入端输出低电平。
3.根据权利要求1所述的时钟展频生成电路，其特征在于，所述线性反馈移位寄存器的n个不同阶数处的抽头分别引出n个扩频周期选择端连接到所述第一多路选择器的状态位，则所述第一多路选择器包括2n个输入端以及n个状态位，n≥2，所述第一多路选择器的n个状态位分别对应连接所述n个扩频周期选择端。
4.根据权利要求1所述的时钟展频生成电路，其特征在于，所述频率选择子电路还包括第四多路选择器，所述第四多路选择器的一个输入端连接所述第一多路选择器的输出端、另一个输入端输入所述时钟周期信号，所述第四多路选择器的输出端连接所述频率选择子电路的输出端，所述第四多路选择器的状态位连接展频使能端。
5.根据权利要求1-4任一所述的时钟展频生成电路，其特征在于，每两条支路上的偏差处理器各自获取到的输入的周期偏差数相同或不同。
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