TWI396918B - 畫素陣列 - Google Patents

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Description

畫素陣列
本發明是有關於一種畫素陣列，且特別是有關於一種提升顯示裝置之顯示品質的畫素陣列。
以目前的顯示技術而言，具有空間利用效率佳、低消耗功率、無輻射等優越特性的液晶顯示面板已逐漸成為市場主流。為了提高液晶顯示面板的視角範圍，一種畫素陣列被提出。
圖1繪示一種傳統畫素陣列的等效電路圖。請參照圖1，畫素陣列100包括多條掃描線GL i 、GL i+1、...、多條資料線DL i 、DL i+1、...以及多個畫素結構PIX1、PIX2、PIX3、PIX4、...，其中畫素結構PIX1、PIX2、PIX3、PIX4、...分別包括一第一畫素單元PM以及一第二畫素單元PS。每一第一畫素單元PM包括一薄膜電晶體T以及一液晶電容CLC1’，而每一第二畫素單元PS包括另一液晶電容CLC2’以及一耦合電容CC’。
詳細而言，透過每一薄膜電晶體T的閘極端以及第一源/汲極端，畫素結構PIX1耦接至掃描線GL i 以及資料線DL i ，畫素結構PIX2則耦接至掃描線GL i 以及資料線DL i+1，而畫素結構PIX3耦接至掃描線GL i+1以及資料線DL i ，且畫素結構PIX4耦接至掃描線GL i+1以及資料線DL i+1。以畫素結構PIX1為例，其第一畫素單元PM中的液 晶電容CLC1’耦接於薄膜電晶體T的第二源/汲極端以及一共用電壓源Vcom之間，其第二畫素單元PS中的液晶電容CLC2’耦接於耦合電容CC’以及共用電壓源Vcom之間。實務上，通常會在薄膜電晶體T的第二源/汲極端以及共用電壓源Vcom之間設置一儲存電容Cst以維持液晶電容CLC1’的電位。
由圖1所繪示的等效電路圖可知，電壓V1以及電壓V2兩者的關係如下式：
其中，第一畫素單元PM以及第二畫素單元PS兩者進行顯示時的電位差由上式中的V1以及V2兩電壓的差值表示。透過第一、第二畫素單元PM、PS顯示時分別具有不同的電壓值，分別位於第一、第二畫素單元PM、PS中的液晶分子會具有不同的傾斜角度，因而提高液晶顯示面板的視角範圍。
然而，耦合電容CC’採取浮接的方式設置於第二畫素單元PS中，這樣的設計會使電荷殘留於耦合電容CC’中，而使顯示畫面發生殘影的現象，進而降低顯示品質。
本發明提供一種畫素陣列，其可提升顯示面板的顯示品質。
本發明提出一種畫素陣列，其包括多條掃描線、多條資料線以及與掃描線和資料線耦接的多個畫素結構，其中 每一畫素結構包括一第一畫素單元以及一第二畫素單元。每一第一畫素單元包括一第一開關元件，而每一第二畫素單元包括一第二開關元件以及一耦合電容。在第i列的每一畫素結構中，第一開關元件的控制端耦接第i條掃描線，且第一開關元件的第一端耦接其中一條資料線；而第二開關元件的控制端耦接第(i-1)條掃描線，且第二開關元件的第一端耦接第一開關元件的第二端。此外，耦合電容耦接於第一開關元件的第二端以及第二開關元件的第二端之間。
在本發明之一實施例中，當第(i-1)條掃描線致能時，第i列的每一畫素結構中的耦合電容的電荷被清除。
在本發明之一實施例中，每一第二畫素單元更包括一第三開關元件。在第i列的每一畫素結構中的第二畫素單元中，第三開關元件的控制端耦接第(i-1)條掃描線，而第三開關元件的第一端耦接下一條資料線，且第三開關元件的第二端耦接第一開關元件的第二端。
在本發明之一實施例中，每一第一畫素單元更包括一液晶電容，其中液晶電容串接於第一開關元件的第二端以及一共用電壓源之間。在一實施例中，每一第一畫素單元更包括一儲存電容，其中儲存電容串接於第一開關元件的第二端以及共用電壓源之間。
在本發明之一實施例中，每一第二畫素單元更包括另一液晶電容，其中此液晶電容串接於第二開關元件的第二端以及共用電壓源之間。在一實施例中，每一第二畫素單 元更包括另一儲存電容，其中此儲存電容串接於第二開關元件的第二端以及共用電壓源之間。
在本發明之一實施例中，每一第一開關元件以及每一第二開關元件為薄膜電晶體。
在本發明之一實施例中，每一第三開關元件為薄膜電晶體。
基於上述，本發明的畫素陣列透過其第一、第二畫素單元中之各個構件的巧妙設置，不僅使殘影等顯示異常等現象獲得改善，還可進一步提升顯示品質。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下舉例說明本實施例之畫素陣列，但本發明並不限定以下說明為本發明的所有實施方式。
第一實施例
圖2A繪示本發明之第一實施例之畫素陣列的等效電路圖。請參照圖2A，本實施例之畫素陣列200包括多條掃描線GL i-1、GL i 、GL i+1、...、多條資料線DL i 、DL i+1、DL i+2、...以及多個畫素結構P1、P2、P3、P4、...。
為了方便說明，圖2A僅繪示三條掃描線GL i-1、GL i 和GL i+1、三條資料線DL i 、DL i+1和DL i+2以及四個畫素結構P1、P2、P3和P4，但本發明並不以此等效電路的架構 為限制，且本領域具有通常知識者理應推知其他掃描線、資料線以及畫素結構之間的耦接關係。接下來，主要針對圖2A所繪示的構件進行說明。
在本實施例中，畫素結構P1耦接至掃描線GL i-1以及GL i ，並耦接至資料線DL i 。畫素結構P2耦接至掃描線GL i-1以及GL i ，並耦接至資料線DL i+1。畫素結構P3耦接至掃描線GL i 以及GL i+1，並耦接至資料線DL i 。畫素結構P4耦接至掃描線GL i 以及GL i+1，並耦接至資料線DL i+1。
更詳細地說，本實施例之畫素結構P1、P2、P3以及P4分別包括一第一畫素單元PM1以及一第二畫素單元PS1，其中每一第一畫素單元PM1包括一第一開關元件SW1，而每一第二畫素單元PS1包括一第二開關元件SW2以及一耦合電容CC。以畫素結構P1為例，第一開關元件SW1的控制端以及第一端分別耦接掃描線GL i 以及資料線DL i ，而第二開關元件SW2的控制端以及第一端分別耦接掃描線GL i 的上一條掃描線(即掃描線GL i-1)以及第一開關元件SW1的第二端，且耦合電容CC耦接於第一開關元件SW1的第二端以及第二開關元件SW2的第二端之間。然而，其他畫素結構P2、P3、P4、...中各個構件的配置關係可參考上述關於畫素結構P1的敘述，在此不加以描述。
在本實施例中，畫素陣列200可應用於液晶顯示面板中，因而每一第一畫素單元PM1更包括一液晶電容CLC1，其中液晶電容CLC1串聯耦接於第一開關元件SW1的第二端以及一共用電壓源Vcom之間。實務上，在每一第一畫素 單元PM1中，還可進一步於第一開關元件SW1的第二端以及共用電壓源Vcom之間串聯耦接一儲存電容Cst1以維持液晶電容CLC1的電位，進而提升液晶顯示面板的整體顯示品質。
另一方面，每一第二畫素單元PS1更包括另一液晶電容CLC2，其中液晶電容CLC2串聯耦接於第二開關元件SW2的第二端以及共用電壓源Vcom之間。同樣地，在實際產品的應用上，在每一第二畫素單元PS1中，也可進一步於第二開關元件SW2的第二端以及共用電壓源Vcom之間串聯耦接另一儲存電容Cst2，以維持液晶電容CLC1的電位。
在本實施例中，當掃描線GL i-1致能且其他掃描線GL i 、GL i+1...禁能時，與畫素結構P1、P2、...同一列(以下簡稱第一列)的畫素結構中的第二開關元件SW2會被開啟。此時在第一列中，第二開關元件SW2的開啟動作不僅可使耦合電容CC進行放電因而耦合電容CC中的電荷得以被清除，還可使液晶電容CLC1進行充電的動作。
更具體地說，如圖2B所繪示的波形圖，其中橫座標以及縱座標分別表示時間以及電壓，而曲線C210以及曲線C220表示第一畫素單元PM1以及第二畫素單元PS1兩者電壓與時間的關係曲線。由圖2B可知，在掃描線GL i-1致能期間TGLi-1_enable，第一列第一畫素單元PM1的電壓值隨時間而遞增，其表示第一列第一畫素單元PM1在此期間TGLi-1_enable進行充電的動作；另一方面，第一列第二畫素單元PS1的電壓值隨時間而遞減，其表示第一列第二畫素 單元PS1在此期間TGLi-1_enable進行放電的動作。同理，可推得其他列中第一畫素單元PM1以及第二畫素單元PS1兩者的電性關係。
請繼續參照圖2B，在本實施例中，掃描線GL i-1於時間t1時停止致能，此時，第一畫素單元PM1以及第二畫素單元PS1兩者的電壓僅相差0.02伏特(Volt,V)，其表示耦合電容CC中的電荷可大致被清除而使放電之後的第二畫素單元PS1以及充電之後的第一畫素單元PM1兩者具有相去不遠的電壓值。
接下來，掃描線GL i-1停止致能，改由掃描線GL i 致能且其他掃描線GL i-1、GL i+1...禁能。此時，在第一列畫素結構P1、P2、...中，第一開關元件SW1被開啟，因而第一畫素單元PM1以及第二畫素單元PS1兩者可透過開啟的第一開關元件SW1來接收資料線DL i 上的資料電壓。值得注意的是，由於第一列第一畫素單元PM1在之前掃描線GL i-1致能期間便預先充電至一定程度的電壓準位，因此，第一畫素單元PM1於此時掃描線GL i 致能期間內所欲達到的電壓準位的耗時便可縮短，進而加速液晶顯示面板的反應時間。
需要說明的是，本實施例之每一第一開關元件SW1以及每一第二開關元件SW2例如分別是薄膜電晶體。其中，兩種開關元件的控制端例如是薄膜電晶體的閘極，而其第一端例如是第一源/汲極，且其第二端例如是第二源/汲極。在一較佳實施例中，當薄膜電晶體所構成的第二開 關元件SW2的通道寬長比(W/L)大約為10/3.5~5.5/10時，顯示面板可具有良好的顯示品質。
第二實施例
本實施例欲闡述的精神與第一實施例相類似，而本實施例與第一實施例主要差異在於：本實施例之畫素陣列的每一畫素結構中再進一步設置又一開關元件(容後詳述)。然而，本實施例與前述實施例若有相同或相似的標號則代表相同或相似的構件，在此不重複敘述。
圖3繪示本發明之第二實施例之畫素陣列的等效電路圖。請參照圖3，本實施例之畫素陣列300包括多條掃描線GL i-1、GL i 、GL i+1、...、多條資料線DL i 、DL i+1、DL i+2、...以及多個畫素結構P5、P6、P7、P8、...，其中掃描線GL i-1、GL i 、GL i+1、...、資料線DL i 、DL i+1、DL i+2、...以及畫素結構P5、P6、P7、P8、...之間的耦接關係可參考第一實施例，在此不詳細描述。此外，以下主要針對圖3所繪示的構件進行說明。
在本實施例中，畫素結構P5、P6、P7以及P8分別包括一第一畫素單元PM2以及一第二畫素單元PS2，其中每一第一畫素單元PM2包括一第一開關元件SW1，而每一第二畫素單元PS2包括一第二開關元件SW2、一第三開關元件SW3以及一耦合電容CC。將本實施例之畫素陣列300應用於液晶顯示面板中，則每一第一畫素單元PM2以及每一第二畫素單元PS2可分別包括一液晶電容CLC1以及一液晶 電容CLC2，其中在實際產品的應用上可進一步於每一第一畫素單元PM2以及每一第二畫素單元PS2中分別設置一儲存電容Cst1以及一儲存電容Cst2。
在本實施例中，第一開關元件SW1、第二開關元件SW2以及耦合電容CC與其他構件之間的耦接關係可參考第一實施例，在此不重複贅述。然而，就本實施例之第二畫素單元PS2而言，以畫素結構P5為例，第三開關元件SW3的控制端以及第一端分別耦接掃描線GL i 的上一條掃描線(即掃描線GL i-1)以及資料線DL i 的下一條資料線(即資料線DL i+1)，且第三開關元件SW3的第二端耦接至第二開關元件SW2的第一端以及第一開關元件SW1的第二端。
在本實施例中，當掃描線GL i-1致能且其他掃描線GL i 、GL i+1...禁能時，與畫素結構P5、P6、...同一列(以下簡稱第一列)的畫素結構中的第二開關元件SW2會被開啟，且第二畫素單元PS2可透過第二開關元件SW2來接收資料線DL i+1上的資料電壓。此時，在第一列畫素結構P5、P6、...中，第二開關元件SW2的開啟動作可使兩液晶電容CLC1、CLC2進行充電，並使耦合電容CC進行放電，以使耦合電容CC中的電荷得以被清除。
而後，掃描線GL i-1停止致能，改由掃描線GL i 致能且其他掃描線GL i-1、GL i+1...禁能。此時，在第一列畫素結構P5、P6、...中，第一開關元件SW1被開啟，因而第一畫素單元PM2以及第二畫素單元PS2兩者可透過開啟的 第一開關元件SW1來接收資料線DL i 上的資料電壓。
承上述，由於第一列第一、第二畫素單元PM2、PS2兩者在之前掃描線GL i-1致能期間便預先充電至一定程度的電壓準位，因此，本實施例可縮短第一畫素單元PM1以及第二畫素單元PS2兩者於此時掃描線GL i 致能期間內的充電時間，因而加快液晶顯示面板的反應速度。
在本實施例中，每一第一開關元件SW1、第二開關元件SW2以及第三開關元件SW3例如分別是薄膜電晶體，其中這三種開關元件的控制端例如是薄膜電晶體的閘極，而其第一、第二端例如分別是第一、第二源/汲極。在一較佳實施例中，由薄膜電晶體所構成的第三開關元件SW3在其通道寬長比約為10/3.5的情形下，第二開關元件SW2採取通道寬長比小於5.5/15的設計則可使顯示面板具有良好的顯示品質。
綜上所述，在本發明的畫素陣列中，透過每一畫素結構中之開關元件以及耦合電容之間的特殊佈局，耦合電容中的電荷可被清除，進而使長久以來傳統畫素陣列中電荷累積的問題及其衍生的顯示異常情形獲得解決。不僅如此，將本發明的畫素陣列應用於顯示面板中，還可縮短每一畫素結構所需的充電時間，進而提高顯示面板的反應速度。整體而言，本發明的畫素陣列可提升顯示面板的顯示品質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本 發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300‧‧‧畫素陣列
CC’、CC‧‧‧耦合電容
CLC1’、CLC2’、CLC1、CLC2‧‧‧液晶電容
Cst、Cst1、Cst2‧‧‧儲存電容
DL i 、DL i+1、DL i+2‧‧‧資料線
GL i-1、GL i 、GL i+1‧‧‧掃描線
P1、P2、P3、P4、P5、P6、P7、P8、PIX1、PIX2、PIX3、PIX4‧‧‧畫素結構
PM、PM1、PM2‧‧‧第一畫素單元
PS、PS1、PS2‧‧‧第二畫素單元
SW1、SW2、SW3‧‧‧開關元件
t1‧‧‧時間
TGLi-1_enable‧‧‧期間
T‧‧‧薄膜電晶體
Vcom‧‧‧共用電壓源
V1、V2‧‧‧電壓
圖1繪示一種傳統畫素陣列的等效電路圖。
圖2A繪示本發明之第一實施例之畫素陣列的等效電路圖。
圖2B繪示本發明之第一實施例之波形圖。
圖3繪示本發明之第二實施例之畫素陣列的等效電路圖。
200‧‧‧畫素陣列
CC‧‧‧耦合電容
CLC1、CLC2‧‧‧液晶電容
Cst1、Cst2‧‧‧儲存電容
DL i 、DL i+1、DL i+2‧‧‧資料線
GL i-1、GL i 、GL i+1‧‧‧掃描線
SW1、SW2‧‧‧開關元件
P1、P2、P3、P4‧‧‧畫素結構
PM1‧‧‧第一畫素單元
PS1‧‧‧第二畫素單元
Vcom‧‧‧共用電壓源

Claims (8)

  1. 一種畫素陣列，其包括多條掃描線、多條資料線以及與該些掃描線和該些資料線耦接的多個畫素結構，其中第i列的每一畫素結構包括：一第一畫素單元，包括：一第一開關元件，該第一開關元件的控制端耦接第i條掃描線，該第一開關元件的第一端耦接其中一條資料線；以及一第二畫素單元，包括：一第二開關元件，該第二開關元件的控制端耦接第(i-1)條掃描線，該第二開關元件的第一端耦接該第一開關元件的第二端；一耦合電容，耦接於該第一開關元件的第二端以及該第二開關元件的第二端之間；以及一第三開關元件，該第三開關元件的控制端耦接該第(i-1)條掃描線，該第三開關元件的第一端耦接下一條資料線，該第三開關元件的第二端耦接該第一開關元件的第二端。
  2. 如申請專利範圍第1項所述之畫素陣列，其中當該第(i-1)條掃描線致能時，該第i列的每一畫素結構中的該耦合電容的電荷被清除。
  3. 如申請專利範圍第1項所述之畫素陣列，其中每一第一畫素單元更包括：一液晶電容，串接於該第一開關元件的第二端以及一 共用電壓源之間。
  4. 如申請專利範圍第3項所述之畫素陣列，其中每一第一畫素單元更包括：一儲存電容，串接於該第一開關元件的第二端以及該共用電壓源之間。
  5. 如申請專利範圍第1項所述之畫素陣列，其中每一第二畫素單元更包括：一液晶電容，串接於該第二開關元件的第二端以及一共用電壓源之間。
  6. 如申請專利範圍第5項所述之畫素陣列，其中每一第二畫素單元更包括：一儲存電容，串接於該第二開關元件的第二端以及該共用電壓源之間。
  7. 如申請專利範圍第1項所述之畫素陣列，其中每一第一開關元件以及每一第二開關元件為薄膜電晶體。
  8. 如申請專利範圍第1項所述之畫素陣列，其中每一第三開關元件為薄膜電晶體。
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