WO2012029365A1

WO2012029365A1 - 画素回路及び表示装置

Info

Publication number: WO2012029365A1
Application number: PCT/JP2011/061716
Authority: WO
Inventors: 山内　祥光
Original assignee: シャープ株式会社
Priority date: 2010-08-31
Filing date: 2011-05-23
Publication date: 2012-03-08
Also published as: US20130147783A1

Abstract

多階調表示に対応し、低消費電力で表示品位の低下を防止できる画素回路及び表示装置を提供する。画素回路２が、画素電極２０と対向電極３０の間に液晶層を挟持してなる単位液晶表示素子ＬＣを含む表示素子部２１、第１及び第２電極間にトンネル絶縁膜を挟持してなり、当該電極間に所定の高電圧が印加されると、当該電極間にトンネル電流が流れるキャパシタ素子２３、及び、第１端子がキャパシタ素子２３の第２電極と、第２端子がデータ信号線ＳＬと、第１及び第２端子間の導通非導通を制御する制御端子が走査信号線ＧＬと、夫々接続するスイッチ回路２２を備え、画素電極２０とキャパシタ素子２３の第１電極が接続してなる内部ノードＮ１に、対向電極３０の電圧を基準とする画素データに応じた電圧が保持される。

Description

画素回路及び表示装置

　本発明は、画素回路及び当該画素回路を備えた表示装置に関し、特にアクティブマトリックス型の液晶表示装置に関する。

　図１６に、一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路を示す。また、図１７に、ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示す。図１７に示すように、ｍ本のソース線（データ信号線）とｎ本の走査線（走査信号線）の各交点に薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設け、図１６に示すように、ＴＦＴを介して液晶素子ＬＣと保持容量Ｃｓが並列に接続されている。液晶素子ＬＣは画素電極と対向電極（共通電極）の間に液晶層を設けた積層構造で構成されている。尚、図１７では、各画素回路は、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。保持容量Ｃｓは一端が画素電極に、他端が容量線ＬＣｓに接続し、画素電極に保持する画素データの電圧を安定化する。保持容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶素子ＬＣの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。

　フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容を、液晶素子ＬＣに印加される電圧極性を都度反転させ繰り返し書き込むことで、画素電極に保持する画素データの電圧が更新され、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。以下、液晶素子ＬＣに印加される電圧極性を都度反転させて書き込む動作を「対向ＡＣ駆動」と称す。

　液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表わすことができる。数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数）、Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数を夫々示す。尚、リフレッシュ動作とは、液晶素子ＬＣに印加されている画素データに応じた電圧（絶対値）に生じた変動を、画素データの再書き込みによって解消し、画素データに応じた本来の電圧状態に復帰させる動作である。

　〈数１〉
　Ｐ∝ｆ・Ｃ・Ｖ^２・ｎ・ｍ

　ところで、静止画を常時表示する場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュレートを下げることが行われている。しかし、リフレッシュレートを下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素電圧が変動する。また、各フレーム期間における平均電位も低下するので、このため、当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、十分なコントラストを得られない等の表示品位の低下を招く虞もある。

　ここで、静止画の常時表示において、リフレッシュレートの低下により表示品位が低下する問題を解決する方法として、例えば、下記特許文献１及び２に記載の構成が開示されている。特許文献１及び２に開示されている構成では、図１６に示す画素回路のスイッチ素子を２つのＴＦＴ（トランジスタＴ１、Ｔ２）の直列回路で構成し、その中間ノードＮ２をユニティーゲインのバッファアンプ５０を用いて画素電極Ｎ１と同電位となるように駆動し、画素電極側に配置されたＴＦＴ（Ｔ２）のソース・ドレイン間に電圧が印加されないようにすることで、当該ＴＦＴのリーク電流を大幅に抑制して、上記表示品位が低下する問題の解決を図っている（図１８及び図１９参照）。

　これは、ＴＦＴのリーク電流が、ソース・ドレイン間のバイアス電圧の増加に伴って大幅に増加することを考慮した解決方法である。図１８及び図１９に示すように、特許文献１及び２に記載の構成では、ソース線ＳＬと接続するＴＦＴ（Ｔ１）では、ソース・ドレイン間のバイアス電圧が大きくなり、当該ＴＦＴのリーク電流が増加する可能性があるが、そのリーク電流はバッファアンプ５０によって補償されるため、画素電極Ｎ１が保持する画素電圧には影響を及ぼさない。斯かるバッファアンプ５０を設けた構成により、リフレッシュレートの低下により表示品位が低下する問題が解決されるとともに、リフレッシュレートの低下による低消費電力化が図れる。また、特許文献１及び２に記載の構成では、画素電極が保持する画素電圧として２以上の異なる電圧状態に対応可能であり、多階調の常時表示が、高表示品位且つ低消費電力で実現できる。

特開平５－１４２５７３号公報特開平１０－６２８１７号公報

　しかし、通信インフラの進化に伴うデジタルコンテンツ（広告、ニュース、電子書籍等）の普及により、携帯電話、携帯型インターネット端末（ＭＩＤ：Mobile Internet Device）等の携帯情報端末での当該デジタルコンテンツの画像表示において、静止画の常時表示が要求されている。斯かるデジタルコンテンツを表示する携帯情報端末は、消費電力の低い液晶表示装置を用いているが、端末使用時において静止画を表示している時間が大半を占めるため、静止画の常時表示時における更なる低消費電力化が要求されている。

　上記特許文献１及び２に記載の構成では、ユニティーゲインのバッファアンプが理想的である場合には、画素電極側に配置されたスイッチ素子を構成するＴＦＴのソース・ドレイン間に電圧が印加されないため、当該ＴＦＴのリーク電流を抑制できるが、上記特許文献１及び２に記載の２または４個のＴＦＴで構成されたバッファアンプの場合、バッファアンプを構成するＴＦＴの閾値電圧が０Ｖでないと正確なユニティーゲインが実現されず、スイッチ素子を構成するＴＦＴのリーク電流が十分に抑制されずに、画素電極に保持されている画素電圧が変動する可能性があり、更に、閾値電圧が０Ｖに近いと消費電力が大きくなり、低消費電力化の要求に反することになる。また、演算増幅器を用いてユニティーゲインのバッファアンプを構成する場合、その回路規模も大きくなり、低消費電力化の要求に反するだけでなく、画素回路に占める回路素子領域の比率が高くなり、透過モードでの開口率が低下し、表示画像の輝度が低下することになる。

　本発明は、上記の問題点に鑑みてなされたもので、その目的は、多階調表示に対応し、低消費電力で表示品位の低下を防止できる画素回路及び表示装置を提供する点にある。

　上記目的を達成するため、本発明は、
　画素電極と対向電極の間に液晶層を挟持してなる単位液晶表示素子を含む表示素子部、
　第１及び第２電極間にトンネル絶縁膜を挟持してなり、前記第１及び第２電極間に所定の高電圧が印加されると、当該電極間にＦＮ（Fowler-Nordheim）トンネル電流が流れるキャパシタ素子、及び、第１端子が前記キャパシタ素子の前記第２電極と、第２端子がデータ信号線と、前記第１及び第２端子間の導通非導通を制御する制御端子が走査信号線と、夫々接続するスイッチ回路を備え、前記画素電極と前記キャパシタ素子の前記第１電極が接続してなる内部ノードに、前記対向電極の電圧を基準とする画素データに応じた電圧が保持されることを特徴とする画素回路を提供する。

　更に、上記特徴の画素回路は、前記スイッチ回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通非導通を制御する制御端子を有する薄膜トランジスタ素子を備えて構成されることが好ましい。

　更に、上記特徴の画素回路は、一端が前記内部ノードと他端が前記対向電極または所定の制御線と接続する補助キャパシタ素子を備える構成としても良い。

　更に、上記目的を達成するため、本発明は、
　上記特徴の画素回路を行方向及び列方向に夫々複数配置して画素回路アレイを構成し、前記列毎に前記データ信号線を１本ずつ備え、前記行毎に前記走査信号線を１本ずつ備え、同一列に配置される前記画素回路は、前記スイッチ回路の第２端子が共通の前記データ信号線に接続し、同一行に配置される前記画素回路は、前記スイッチ回路の制御端子が共通の前記走査信号線に接続し、前記データ信号線を各別に駆動するデータ信号線駆動回路と、前記走査信号線を各別に駆動する走査信号線駆動回路と、前記対向電極を駆動する対向電極駆動回路を備えることを第１の特徴とする表示装置を提供する。

　更に、上記第１の特徴の表示装置は、前記画素回路アレイに対して前記対向電極が複数設けられ、１つの前記対向電極が１または複数行における複数の前記画素回路で共用され、前記対向電極駆動回路が複数の前記対向電極を各別に駆動することを第２の特徴とする。

　更に、上記第１または第２特徴の表示装置は、１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを、前記対向電極を基準として前記内部ノードに正または負の第１の極性の電圧を供給することにより書き込む第１書き込み動作時、１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを、前記対向電極を基準として前記内部ノードに前記第１の極性とは逆極性の電圧を供給することにより書き込む第２書き込み動作時、或いは、１または複数の選択行に配置された前記画素回路を一括して、２階調以上の画素データを書き込む前の初期状態にする初期化動作時に、前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とする。

　更に、上記第１の特徴の表示装置は、前記第１書き込み動作時に、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記対向電極に前記データ信号線の夫々を基準として前記第１の極性とは逆極性の第１書き込み電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に上昇させ、前記第１の極性が負の場合に低下させる。

　更に、上記第１の特徴の表示装置は、前記第２書き込み動作時に、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する前記第１書き込み動作時とは逆極性の画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記対向電極に前記データ信号線の夫々を基準として前記第１の極性の第２書き込み電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に低下させ、前記第１の極性が負の場合に上昇させる。

　更に、上記第１の特徴の表示装置は、同じ前記画素回路に対して、前記第１書き込み動作と前記第２書き込み動作を交互に実行することが好ましい。

　更に、上記第１の特徴の表示装置は、前記初期化動作時に、前記データ信号線駆動回路が、前記データ信号線の夫々に第１初期化電圧を印加し、前記対向電極駆動回路が、前記対向電極に第２初期化電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を上昇または低下させて初期化する。

　更に、上記第２の特徴の表示装置は、前記第１書き込み動作時に、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記選択行の前記対向電極に前記データ信号線の夫々を基準として前記第１の極性とは逆極性の第１書き込み電圧を印加し、前記選択行以外の前記対向電極に所定の非選択対向電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に上昇させ、前記第１の極性が負の場合に低下させる。

　更に、上記第２の特徴の表示装置は、前記第２書き込み動作時に、前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する前記第１書き込み動作時とは逆極性の画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記選択行の前記対向電極に前記データ信号線の夫々を基準として前記第１の極性の第２書き込み電圧を印加し、前記選択行以外の前記対向電極に所定の非選択対向電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に低下させ、前記第１の極性が負の場合に上昇させる

　更に、上記第２の特徴の表示装置は、同じ前記画素回路に対して、前記第１書き込み動作と前記第２書き込み動作を交互に実行することが好ましい。

　更に、上記第２の特徴の表示装置は、前記初期化動作時に、前記データ信号線駆動回路が、前記データ信号線の夫々に第１初期化電圧を印加し、前記対向電極駆動回路が、前記選択行の前記対向電極に第２初期化電圧を印加し、前記選択行以外の前記対向電極に所定の非選択対向電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を上昇または低下させて初期化する。

　上記特徴の画素回路及び表示装置によれば、通常表示と常時表示の何れの表示モードにおいても、対向電極の電圧を基準とする画素データに応じた電圧（画素電圧）を保持する内部ノードと、画素データに対応して設定された画素データ電圧を供給するデータ信号線との間に、スイッチ回路とキャパシタ素子が介在するため、スイッチ回路を用いたデータ信号線から内部ノードへの画素データの書き込み動作時（第１または第２書き込み動作時）に、トンネル絶縁膜に対してＦＮ（Fowler-Nordheim）トンネル現象が生じる高電圧が印加され、スイッチ回路とキャパシタ素子を介して内部ノードに対して画素データ電圧に応じたトンネル電流により電荷（電子）の注入または引き抜きを行うことで、内部ノードに対して画素データに応じた画素電圧を設定できる。更に、通常表示モードにおいて、データ信号線に供給する画素データ電圧を細かく制御することで、上記ＦＮトンネル現象が生じる高電圧印加条件を調整して、内部ノードに保持される電荷量を制御できるため、３以上の画素回路を使用するカラー表示により、フルカラー表示の高階調の画素データの書き込みが可能となる。また、常時表示モードにおいても、データ信号線に供給する電圧を多階調で制御することで、同様にカラー表示の多階調の画素データの書き込みが可能となる。尚、本発明における「トンネル絶縁膜」は、所定の高電圧印加条件で発生する高電界によって絶縁膜中をトンネル電流（漏洩電流）が流れる絶縁膜を意味する。ここで、トンネル電流としては、高電界によって絶縁膜の実効的な膜厚が物理的な膜厚より更に薄くなりトンネル電流の発生確率が高くなってＦＮトンネル現象が生じる場合のＦＮトンネル電流や、ＰＦ（Pool-Frenkel）効果によるＰＦ電流等が含まれる。

　更に、対向電極と画素電極は液晶層を介して絶縁されているため単位液晶表示素子は電気容量として機能し、内部ノードは、キャパシタ素子及び単位液晶表示素子によって、データ信号線、走査信号線、対向電極から電気的に絶縁されているため、内部ノードに保持されている電荷は、表示装置及び画素回路への電源供給が遮断された状態でも不揮発的に保持されるため、電源供給が復帰した後は、画素回路のリフレッシュを行わずに、電源遮断前の画像表示を再現できる。

　尚、本発明の画素回路は、カラー表示の場合には、最小の表示単位となる３原色（ＲＧＢ）の各色に対応するサブ画素を構成する。従って、カラー表示の場合では、画素データは、３原色の個々の階調データとなる。尚、１つの画素を３原色以外の色（またはモノクロ）を追加して表示する場合には、当該追加色に対してもサブ画素が構成される。

　更に、上記トンネル現象が生じない電圧印加条件下においては、内部ノードとスイッチ回路がキャパシタ素子によって絶縁分離されるため、スイッチ回路を構成するトランジスタ素子等のリーク電流に起因する内部ノードに保持される画素電圧の変動がなくなり、書き込まれた画素データは安定的に内部ノードに保持され、当該電圧変動による表示品位の低下を防止できる。

　更に、上記各特徴の画素回路は、図１８及び図１９に示す画素回路内にバッファアンプを設けて内部ノードの電圧変動を抑制する従来の構成に比べて、素子点数が少なくて済むため、開口率低下の問題が解消され、バッファアンプでの消費電力の増加を回避でき、開口率の低下による表示品位の低下を防止でき、低消費電力化が図れる。

本発明の表示装置の概略構成の一例（構成Ａ）を示すブロック図本発明の表示装置の概略構成の他の一例（構成Ｂ）を示すブロック図液晶表示装置の一部断面概略構造図本発明の画素回路の基本回路構成を示す回路図本発明の画素回路の要部断面構造を模式的に示す一部断面概略構造図単位液晶表示素子の透過率と画素電圧の関係を模式的に示す透過率特性図図１に示す表示装置の画素回路アレイの２行×２列分を模式的に示す回路図図１に示す表示装置に対する通常表示モードにおける各動作の電圧印加波形の一例を模式的に示すタイミング図図１に示す表示装置に対する常時表示モードにおける各動作の電圧印加波形の一例を模式的に示すタイミング図図１に示す表示装置に対する常時表示モードにおける各動作の電圧印加波形の他の一例を模式的に示すタイミング図図２に示す表示装置の画素回路アレイの２行×２列分を模式的に示す回路図図２に示す表示装置に対する通常表示モードにおける各動作の電圧印加波形の一例を模式的に示すタイミング図図２に示す表示装置に対する常時表示モードにおける各動作の電圧印加波形の一例を模式的に示すタイミング図図２に示す表示装置に対する常時表示モードにおける各動作の電圧印加波形の他の一例を模式的に示すタイミング図本発明の画素回路の基本回路構成の別実施形態を示す回路図一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路図ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示すブロック図ユニティーゲインのバッファアンプを備えた従来の画素回路の一例を示す等価回路図ユニティーゲインのバッファアンプを備えた従来の画素回路の他の一例を示す等価回路図

　本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。

　［第１実施形態］
　第１実施形態では、本発明の表示装置（以下、単に表示装置と称す）と本発明の画素回路（以下、単に画素回路と称す）の回路構成について説明する。

　本実施形態では、表示装置１は、１つの基本回路構成の画素回路２を使用した２つの構成（構成Ａと構成Ｂ）が存在する。図１に構成Ａの表示装置１ａの概略構成を示し、図２に構成Ｂの表示装置１ｂの概略構成を示す。

　何れの表示装置１も、アクティブマトリクス基板１０、対向電極３０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び、後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が行方向及び列方向に夫々複数配置され、画素回路アレイが形成されている。尚、図１及び図２では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、図１及び図２では、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明瞭に表示するために、便宜的に、アクティブマトリクス基板１０を対向電極３０の上側に図示している。

　本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示が可能な構成となっている。通常表示モードは、動画或いは静止画をフルカラー表示で表示する場合を想定した表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、常時表示モードは、画素回路単位でｎ階調（ｎ≧２、例えば、ｎ＝４）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、６４色（ｎ＝４の場合）を表示する場合を想定した表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。しかし、本実施形態では、通常表示モードと常時表示モードの何れにおいても、画素回路２の全ての構成要素を使用して同じ書き込み動作により画素データの書き込みを行うので、通常表示モードと常時表示モードを分けて考える必要はない。しかしながら、通常表示モードでは、上述の「対向ＡＣ駆動」を行単位で行うのに対して、常時表示モードでは、「対向ＡＣ駆動」を行単位で行う必要がないので、本実施形態では、「対向ＡＣ駆動」の仕方で、２つの表示モードを区別することにする。

　尚、以下の説明において、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と称し、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合、各色の階調データとなる。尚、３原色に加えて他の色（例えば黄色）や白黒の輝度データを含めてカラー表示する場合は、当該他の色の階調データや輝度データも画素データに含まれる。

　表示装置１は、後述するように、画素回路２の回路構成に特徴があり、当該回路構成は通常表示モードと常時表示モードの両方に適応するため、通常表示モードと常時表示モードを併用せず、通常表示モード或いは常時表示モードだけを利用して液晶表示を行う構成にも当然に適用できる。

　図３は、アクティブマトリクス基板１０と対向電極３０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図４参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。図１及び図２に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図３では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。

　アクティブマトリクス基板１０に対向するように、光透過性の対向基板３１が配置されており、これら両基板の間隙には液晶層３３が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。

　液晶層３３は、両基板の周辺部分においてはシール材３２によって封止されている。対向基板３１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極３０が、画素電極２０と対向するように形成されている。この対向電極３０は、図１に示すように、上記構成Ａの表示装置１ａでは、対向基板３１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極３０とその間に挟持された液晶層３３によって単位液晶表示素子ＬＣ（図４参照）が形成される。また、図２に示すように、上記構成Ｂの表示装置１ｂでは、対向電極３０は、画素回路アレイの行毎に短冊状に分割して形成され、行数と同数存在する。１つの対向電極３０は、当該対向電極３０と同一行の複数の画素回路２で共用される。

　尚、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板３１に向かう方向に光を放射することができる。

　図１及び図２に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。上記構成Ａ及び構成Ｂの表示装置１ａ，１ｂに共通して、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所に、画素回路２がマトリクス状に複数形成され、画素回路アレイが形成されている。尚、ｍ、ｎは夫々列数と行数で、２以上の自然数である。また、便宜的に、各ソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）を総称してソース線ＳＬと称し、各ゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）を総称してゲート線ＧＬと称す。各画素回路２内に形成された画素電極２０に対し、ソースドライバ１３及びゲートドライバ１４から、夫々ソース線ＳＬ及びゲート線ＧＬを介して表示すべき画像に応じた電圧が印加される。

　ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。ソースドライバ１３が「データ信号線駆動回路」に、ゲートドライバ１４が「走査信号線駆動回路」に、夫々対応する。

　表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける第１書き込み動作、第２書き込み動作、初期化動作の各動作を制御する回路である。当該各動作の詳細については、第２実施形態において説明する。書き込み動作（第１及び第２書き込み動作）時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃを、夫々生成する。初期化動作時の表示制御回路１１は、ソースドライバ１３に対してディジタル画像信号ＤＡを生成しない点以外は、書き込み動作時と同じである。尚、表示制御回路１１は、その一部または全部の回路が、ソースドライバ１３またはゲートドライバ１４内に形成されるのも好ましい。

　ソースドライバ１３は、表示制御回路１１からの制御により、上記各動作時に、各ソース線ＳＬに、所定のタイミング及び所定の電圧値のソース信号を印加する回路である。ソースドライバ１３は、書き込み動作時には、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖ３０の電圧レベルに適合した画素データ電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該画素データ電圧は、画素回路２に書き込む画素データに対応する電圧で、通常表示モード及び常時表示モードに応じた多階調のアナログ電圧（相互に離散した複数の電圧値）である。そして、これらのソース信号を、夫々対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。また、初期化動作時には、ソースドライバ１３は、所定の第１初期化電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして生成し、これらのソース信号を、夫々対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。

　ゲートドライバ１４は、表示制御回路１１からの制御により、上記各動作時に、各ゲート線ＧＬに、所定のタイミング及び所定の電圧振幅のゲート信号を印加する回路である。ゲートドライバ１４は、書き込み動作時には、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍに対応する画素データを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択し、各行の画素回路２を順次活性化する。また、ゲートドライバ１４は、初期化動作時には、走査側タイミング制御信号Ｇｔｃに基づき、各画素回路２を初期化するために、１フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択して、各行の画素回路２を順次活性化するか、または、１フレーム期間内の所定期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎを同時に選択して、初期化の対象となる全ての画素回路２を一括して活性化する。尚、ゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に、形成されても構わない。

　対向電極駆動回路１２は、対向電極３０に対して対向電極配線ＣＭＬを介して対向電圧Ｖ３０を印加する。尚、上記構成Ｂの表示装置１ｂでは、対向電極駆動回路１２は、１または複数の行単位で対向電極配線ＣＭＬ（ＣＭＬ１，ＣＭＬ２，……，ＣＭＬｎ）を介して対向電極３０を駆動する。また、構成Ａ及び構成Ｂの表示装置１ａ，１ｂでは、対向電極３０は、後述する書き込み動作及び初期化動作の制御に使用されるため、動作モードに応じて異なる電圧が印加される。尚、これらの印加電圧については後述する。尚、上記構成Ｂの表示装置１ｂでは、各行に対応した対向電極３０が行単位に駆動されるため、対向電極駆動回路１２とゲートドライバ１４を一体化した構成としても良い。

　次に、画素回路２の構成について図４を参照して説明する。図４に示すように、画素回路２は、単位液晶表示素子ＬＣを含む表示素子部２１、スイッチ回路２２、キャパシタ素子２３を備えて構成される。キャパシタ素子２３の第１電極と画素電極２０が接続して内部ノードＮ１を形成する。スイッチ回路２２の第１端子とキャパシタ素子２３の第２電極が接続して内部ノードＮ２を形成する。スイッチ回路２２の第２端子はソース線ＳＬと、スイッチ回路２２の導通非導通を制御する制御端子はゲート線ＧＬと、夫々接続している。キャパシタ素子２３は、第１電極と第２電極間に厚さ５０ｎｍ程度の薄い絶縁膜（例えば、シリコン酸化膜）からなるトンネル絶縁膜を挟持した構成となっている。尚、図４に示すように、本実施形態では、スイッチ回路２２は、単体のトランジスタＴ１で構成されている。トランジスタＴ１は、アクティブマトリクス基板１０上に形成される、多結晶シリコンＴＦＴ或いは非晶質シリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。スイッチ回路２２は、単体のトランジスタＴ１で構成されても良いが、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。尚、以下の画素回路２の動作説明では、トランジスタＴ１は、Ｎチャネル型の多結晶シリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。

　図５に、画素回路２のトランジスタＴ１とキャパシタ素子２３の断面構造を模式的に示す。ガラス基板４０上に絶縁膜のバッファ層４１が形成され、そのバッファ層４１上に、トランジスタＴ１のソース電極Ｓ、ドレイン電極Ｄ、チャネル領域Ｃを構成する多結晶シリコン領域４２、多結晶シリコン領域４２を覆うゲート絶縁膜４３、ゲート電極４４、ソース電極４５、キャパシタ素子２３の第１電極４６、層間絶縁膜４７等が形成されている。ゲート電極４４、ソース電極４５、キャパシタ素子２３の第１電極４６は夫々金属膜（金属材料）で構成される。図５の構成では、トランジスタＴ１のドレインＤとキャパシタ素子２３の第２電極４８が一体化している。ゲート電極４４がゲート線ＧＬと、ソース電極４５がソース線ＳＬと接続し、第１電極４６が単位液晶表示素子ＬＣの画素電極２０と接続する。尚、図５では、単位液晶表示素子ＬＣは模式的にシンボル化して表示している。単位液晶表示素子ＬＣは、図３を参照して説明した通りであり、説明は割愛する。

　キャパシタ素子２３は、薄い膜厚のトンネル絶縁膜４９を第１電極４６と第２電極４８間に挟持して構成されるため、第１電極４６と第２電極４８間に所定の高電圧を印加するとＦＮ（Fowler-Nordheim）トンネル電流が流れ、内部ノードＮ１に対して、第２電極４８側から電荷（電子）の出し入れ（注入・引き抜き）が可能となる。本実施形態では、内部ノードＮ１に対する画素データの書き込み及び初期化は、当該トンネル電流により行う。尚、第１電極４６と第２電極４８間に印加する高電圧の極性によって、電荷の注入・引き抜きの方向を制御して第１書き込み動作と第２書き込み動作を区別し、また、当該高電圧の電圧値によって、電荷の注入量または引き抜き量を制御する。内部ノードＮ１（画素電極２０）で保持される電圧Ｖ２０と対向電極３０に印加されている電圧Ｖ３０との電圧差が画素電圧Ｖｐｉｘ（＝|Ｖ２０－Ｖ３０|）として単位液晶表示素子ＬＣに印加され、単位液晶表示素子ＬＣの透過率が決定される。

　図６に、単位液晶表示素子ＬＣの透過率Ｔと画素電圧Ｖｐｉｘ（＝|Ｖ２０－Ｖ３０|）との関係を模式的に示す。図６に示す透過率特性において、画素電圧Ｖｐｉｘの変化に対して透過率Ｔが単調に変化する画素電圧Ｖｐｉｘの電圧範囲の下限値及び上限値を夫々、第１閾値電圧Ｖｔ１及び第２閾値電圧Ｖｔ２と称す。後述する第１及び第２書き込み動作後の各画素回路２では、画素電圧Ｖｐｉｘは、Ｖｔ１’≦Ｖｐｉｘ≦Ｖｔ２’の範囲内に制御されている。ここで、下限値Ｖｔ１’は、第１閾値電圧Ｖｔ１と同じか僅かに小さい値であり、上限値Ｖｔ２’は、第２閾値電圧Ｖｔ２と同じか僅かに大きい値である。本実施形態の以下の説明では、０＜Ｖｔ１’≦Ｖｔ１＜Ｖｔ２≦Ｖｔ２’なる関係を想定して説明する。

　画素回路２において、第１電極４６への電圧印加は、第１電極４６（内部ノードＮ１、画素電極２０）がフローティング状態であるので、対向電極３０側から単位液晶表示素子ＬＣを介して、つまり、容量結合によって電圧印加を行う。また、第２電極４８への電圧印加は、トランジスタＴ１を介してソース線ＳＬから行う。

　［第２実施形態］
　第２実施形態では、第１実施形態で説明した表示装置１に対する初期化動作、第１及び第２書き込み動作、画素データ保持動作の３つの動作モードについて説明する。

　初期化動作は、１または複数の選択行に配置された画素回路を一括して、書き込み動作前の所定の初期状態にする動作である。本実施形態では、初期化動作は、画素回路アレイに対する最初の第１または第２書き込み動作の前に、画素回路アレイの全画素回路または選択された複数行の画素回路に対して一括して行う。尚、初期化動作は、１つの画素回路２に対して、最初の第１または第２書き込み動作の前に１回実行すれば十分であり、画素回路２には書き込まれた画素データが不揮発的に保持されるため、表示装置１を起動する毎に初期化動作を行う必要はない。

　第１及び第２書き込み動作は、１つの選択行に配置された画素回路２に各別に２階調以上の画素データを書き込む動作であり、第１書き込み動作では、対向電極３０を基準として内部ノードＮ１に正または負の第１の極性の電圧（画素電圧Ｖｐｉｘ）を設定し、第２書き込み動作では、対向電極３０を基準として内部ノードＮ１に第１の極性とは逆極性の電圧（画素電圧－Ｖｐｉｘ）を設定する。本実施形態では、第１の極性が正極性の場合を想定するが、負極性の場合は、第１書き込み動作と第２書き込み動作が入れ替わるだけである。

　画素データ保持動作は、初期化動作時、第１及び第２書き込み動作時以外の動作であり、初期化動作または第１または第２書き込み動作後の内部ノードＮ１の電圧状態を保持する動作である。以下の説明では、画素データ保持動作では、表示装置１の構成に関係なく、全てのゲート線ＧＬにデータ保持行電圧Ｖｇｈ（例えば、０Ｖ）、全てのソース線ＳＬにデータ保持列電圧Ｖｓｈ（例えば、０Ｖ）、対向電極３０にデータ保持対向電圧Ｖｃｈ（例えば、０Ｖ）を印加する。つまり、全てのゲート線ＧＬと全てのソース線ＳＬと対向電極３０を同電圧とする。以下の説明では、当該電圧を０Ｖとして説明する。

　本実施形態では、或る１行の画素回路２について見れば、先ず、画素データ保持動作時の電圧印加状態から初期化動作を行い、その後、画素データ保持動作に移行し、第１（または第２）書き込み動作を行い、その後、画素データ保持動作に移行し、第２（または第１）書き込み動作を行い、以降、第１（または第２）書き込み動作と第２（または第１）書き込み動作を繰り返す。但し、第１及び第２書き込み動作の繰り返しの間には、必ず画素データ保持動作が存在するが、第１及び第２書き込み動作の時間間隔は、静止画表示モードでは、その静止画の画素データが書き換えられるまでの期間（リフレッシュ期間）であって１フレーム期間より長く、動画表示モードでは、１フレーム期間である。尚、静止画表示モードでは、リフレッシュ期間後に書き換えられる画素データは、表示中の静止画を全面的に変更する画素データ、一部のみ変更する画素データ、或いは、表示中の静止画と同じ画素データであっても良い。

　また、第１及び第２書き込み動作は、通常表示モードでは、或る１フレーム期間内では、１水平期間毎に（つまり、行単位で）第１及び第２書き込み動作を交替しながら実施し、次の１フレーム期間で、同じ行に対しては、第１及び第２書き込み動作を入れ替えて、１水平期間毎に第１及び第２書き込み動作を交替しながら実施し、以降、動画表示モードでは、フレームが変わる毎に、同じ行に対する第１及び第２書き込み動作を入れ替えて、同じ動作を繰り返す（行単位の対向ＡＣ駆動）。一方、常時表示モードでは、或る１フレーム期間内では、１水平期間毎に（つまり、行単位で）第１及び第２書き込み動作を交替させずに、何れか一方の書き込み動作を１フレーム期間を通して継続的に実施し、次の書き込み動作の１フレーム期間で、第１及び第２書き込み動作を入れ替えて、当該書き込み動作を継続的に実施し、以降、動画表示モードでは、フレームが変わる毎に、静止画表示モードでが、リフレッシュ期間経過毎に、第１及び第２書き込み動作を入れ替えて、同じ動作を繰り返す（フレーム単位の対向ＡＣ駆動）。

　以下、表示装置１の構成別に、上記各動作について説明する。尚、以下の動作説明では、通常表示モードにおける動画表示を想定して説明し、常時表示モードにおける静止画表示及び動画表示の場合について説明を補足する。

　《構成Ａの表示装置》
　図７に、構成Ａの表示装置１ａの画素回路アレイの２行×２列分の一部を模式的に示す。また、図８に、表示装置１ａに対する通常表示モードにおける各動作の電圧印加波形を模式的に示す。ここで、初期化動作では、ｎ本のゲート線ＧＬの内、奇数番目のゲート線ＧＬと偶数番目のゲート線ＧＬが順番に選択され、書き込み動作では、ｎ本のゲート線ＧＬが配列順に１行ずつ選択され、選択されない（ｎ－１）本のゲート線ＧＬが非選択となる場合を、ゲート線ＧＬ１とゲート線ＧＬ２について説明する。

　《初期化動作と書き込み動作について》
　通常表示モードの書き込み動作は、１水平期間毎に対向ＡＣ駆動を行い、１行毎に画素電圧Ｖｐｉｘの極性を反転させる。最初の書き込み動作が、奇数行において第１書き込み動作となる場合、偶数行においては第２書き込み動作となる。従って、初期化動作も奇数行と偶数行に分けて、第１書き込み動作用の第１初期化動作と第２書き込み動作用の第２初期化動作の２回に分けて行う。以下、最初の書き込み動作において、奇数行において第１書き込み動作を、偶数行において第２書き込み動作を行う場合を想定する。

　《第１初期化動作》
　第１書き込み動作では、書き込み動作後に、Ｖ２０＞Ｖ３０となることから、第１初期化動作では、Ｖ２０＜Ｖ３０、Ｖｐｉｘ＞Ｖｔ２を初期状態として設定し、当該初期状態となるように、内部ノードＮ２側から内部ノードＮ１に、キャパシタ素子２３のトンネル絶縁膜４９を流れるトンネル電流により電子を注入する。このため、第１初期化動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として正の高電圧＋Ｖｉ１が印加されるように、例えば、奇数行の全てのゲート線ＧＬに選択行電圧Ｖｇ１（例えば、５Ｖ）、偶数行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、－５Ｖ）、全てのソース線ＳＬに負電圧－Ｖｓｉ１（例えば、－５Ｖ）、対向電極３０に正電圧Ｖｃｉ１（例えば、＋１０Ｖ）を印加する。ここで、負電圧－Ｖｓｉ１が第１初期化電圧に、正電圧Ｖｃｉ１が第２初期化電圧に相当する。

　上記電圧印加状態で、奇数行の全ての画素回路２では、トランジスタＴ１（スイッチ回路２２）がオン状態となり、キャパシタ素子２３の第２電極（内部ノードＮ２）にソース線ＳＬに印加した負電圧－Ｖｓｉ１が印加される。また、偶数行の全ての画素回路２では、トランジスタＴ１（スイッチ回路２２）がオフ状態となり、キャパシタ素子２３の第２電極（内部ノードＮ２）はフローティング状態となる。

　対向電極３０に印加される電圧Ｖ３０が、データ保持対向電圧Ｖｃｈ（０Ｖ）からＶｃｉ１に変化するので、キャパシタ素子２３の第１電極（内部ノードＮ１）に印加される電圧Ｖ２０は、以下の数２で与えられる。Ｃｗはキャパシタ素子２３の第１及び第２電極間の電気容量、Ｃｌｃは単位液晶表示素子ＬＣの画素電極２０と対向電極３０間の電気容量であり、Ｑ０’は第１初期化動作前の内部ノードＮ１に保持されている電荷量Ｑ０の内、キャパシタ素子２３で保持される電荷量である。尚、本実施形態では、Ｃｌｃ≫Ｃｗで、ＣｌｃがＣｗの１０００倍程度以上を想定しており、数２の右辺第２項のＣｌｃ／（Ｃｗ＋Ｃｌｃ）は１と近似でき、Ｑ０’＝Ｑ０と近似できる。数２は、Ｖｃｈ＝０Ｖ、Ｃｌｃ≫Ｃｗを考慮すると、近似的に数３で表わされる。

　〈数２〉
　Ｖ２０＝Ｃｌｃ×Ｑ０’＋（Ｖｃｉ１－Ｖｃｈ）×Ｃｌｃ／（Ｃｗ＋Ｃｌｃ）

　〈数３〉
　Ｖ２０＝Ｃｌｃ×Ｑ０＋Ｖｃｉ１

　数２及び数３の右辺第１項のＣｌｃ×Ｑ０’、Ｃｌｃ×Ｑ０は、第１初期化動作前の内部ノードＮ１の電圧Ｖ２０である。従って、奇数行の画素回路２においては、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧Ｖｉ１は、上記数３より、以下の数４で与えられる。

　〈数４〉
　Ｖｉ１＝Ｖｃｉ１＋Ｖｓｉ１＋Ｃｌｃ×Ｑ０

　仮に、Ｑ０＝０として説明すると、キャパシタ素子２３の第１及び第２電極間に印加される正電圧（Ｖｃｉ１＋Ｖｓｉ１）がＦＮトンネル電流を発生させるに十分な高電圧であると、内部ノードＮ１から内部ノードＮ２に向けてＦＮトンネル電流が流れ、内部ノードＮ２から内部ノードＮ１に向けて電子（負電荷）が注入される。この結果、内部ノードＮ１に保持される正の電荷量が減少し、内部ノードＮ１の電圧が低下する。ここで、Ｑ０＞０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される正電圧（Ｖｃｉ１＋Ｖｓｉ１＋Ｃｌｃ×Ｑ０）が、Ｑ０＝０の場合より高電圧となり、ＦＮトンネル電流の電流量も大きくなる。逆に、Ｑ０＜０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される正電圧（Ｖｃｉ１＋Ｖｓｉ１＋Ｃｌｃ×Ｑ０）が、Ｑ０＝０の場合より低電圧となり、ＦＮトンネル電流の電流量も小さくなる。従って、内部ノードＮ１に保持される電荷量の減少量は、初期化動作前の電荷量Ｑ０が大きい程大きく、小さい程小さいため、ＦＮトンネル電流が流れた後の内部ノードＮ１の電圧Ｖ２０’は、第１初期化動作前の電荷量Ｑ０に関係なく略一定となる。対向電極３０に印加する電圧を正電圧Ｖｃｉ１からデータ保持対向電圧Ｖｃｈ（０Ｖ）に戻すと、ＦＮトンネル電流の発生が停止し、第１初期化動作が終了する。Ｃｌｃ≫Ｃｗを想定した場合、第１初期化動作後の内部ノードＮ１の電圧Ｖ２０”は、以下の数５で与えられる。

　〈数５〉
　Ｖ２０”＝Ｖ２０’－Ｖｃｉｌ

　数５右辺の電圧Ｖ２０’は、負電圧－Ｖｓｉ１と正電圧Ｖｃｉ１に依存して略一定値となる電圧であるので、第１初期化動作後の内部ノードＮ１の電圧Ｖ２０”は、負電圧－Ｖｓｉ１と正電圧Ｖｃｉ１を調整することで、Ｖ２０＜Ｖ３０（＝Ｖｃｈ）、Ｖｐｉｘ（＝｜Ｖ２０－Ｖ３０｜）＞Ｖｔ２を満足するように調整される。

　他方、偶数行（非選択行）の画素回路２においては、内部ノードＮ２がフローティング状態であるので、内部ノードＮ１の電圧変化が、キャパシタ素子２３を介した容量結合により、内部ノードＮ２の電圧変化となり、対向電極３０に印加される電圧Ｖ３０がデータ保持対向電圧Ｖｃｈ（０Ｖ）からＶｃｉ１に変化しても、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、奇数行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、第１初期化動作は起こらない。

　《第２初期化動作》
　次に、第２初期化動作について説明する。第２初期化動作は、各部に印加される電圧の極性、及び、ＦＮトンネル電流の方向が上述の第１初期化動作とは逆になる動作である。

　第２書き込み動作では、書き込み動作後に、Ｖ２０＜Ｖ３０となることから、第２初期化動作では、Ｖ２０＞Ｖ３０、Ｖｐｉｘ＞Ｖｔ２を初期状態として設定し、当該初期状態となるように、内部ノードＮ１側から内部ノードＮ２に、キャパシタ素子２３のトンネル絶縁膜４９を流れるトンネル電流により電子を引き抜く。このため、第２初期化動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として負の高電圧－Ｖｉ２が印加されるように、例えば、偶数行の全てのゲート線ＧＬに選択行電圧Ｖｇ１（例えば、１０Ｖ）、奇数行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、０Ｖ）、全てのソース線ＳＬに正電圧Ｖｓｉ２（例えば、＋５Ｖ）、対向電極３０に負電圧－Ｖｃｉ２（例えば、－１０Ｖ）を印加する。ここで、正電圧Ｖｓｉ２が第１初期化電圧に、負電圧－Ｖｃｉ２が第２初期化電圧に相当する。

　上記電圧印加状態で、偶数行の全ての画素回路２では、トランジスタＴ１（スイッチ回路２２）がオン状態となり、キャパシタ素子２３の第２電極（内部ノードＮ２）にソース線ＳＬに印加した正電圧Ｖｓｉ２が印加される。また、奇数行の全ての画素回路２では、トランジスタＴ１（スイッチ回路２２）がオフ状態となり、キャパシタ素子２３の第２電極（内部ノードＮ２）はフローティング状態となる。

　対向電極３０に印加される電圧Ｖ３０が、データ保持対向電圧Ｖｃｈ（０Ｖ）から－Ｖｃｉ２に変化するので、キャパシタ素子２３の第１電極（内部ノードＮ１）に印加される電圧Ｖ２０は、以下の数６で与えられる。Ｃｗはキャパシタ素子２３の第１及び第２電極間の電気容量、Ｃｌｃは単位液晶表示素子ＬＣの画素電極２０と対向電極３０間の電気容量であり、Ｑ１’は第２初期化動作前の内部ノードＮ１に保持されている電荷量Ｑ１の内、キャパシタ素子２３で保持される電荷量である。尚、本実施形態では、Ｃｌｃ≫Ｃｗで、ＣｌｃがＣｗの１０００倍程度以上を想定しており、数６の右辺第２項のＣｌｃ／（Ｃｗ＋Ｃｌｃ）は１と近似でき、Ｑ１’＝Ｑ１と近似できる。数６は、Ｖｃｈ＝０Ｖ、Ｃｌｃ≫Ｃｗを考慮すると、近似的に数７で表わされる。

　〈数６〉
　Ｖ２０＝Ｃｌｃ×Ｑ１’－（Ｖｃｉ２＋Ｖｃｈ）×Ｃｌｃ／（Ｃｗ＋Ｃｌｃ）

　〈数７〉
　Ｖ２０＝Ｃｌｃ×Ｑ１－Ｖｃｉ２

　数６及び数７の右辺第１項のＣｌｃ×Ｑ１’、Ｃｌｃ×Ｑ１は、第２初期化動作前の内部ノードＮ１の電圧Ｖ２０である。従って、偶数行の画素回路２においては、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧－Ｖｉ２は、上記数７より、以下の数８で与えられる。

　〈数８〉
　－Ｖｉ２＝－Ｖｃｉ２－Ｖｓｉ２＋Ｃｌｃ×Ｑ１

　仮に、Ｑ１＝０として説明すると、キャパシタ素子２３の第１及び第２電極間に印加される負電圧の絶対値（Ｖｃｉ２＋Ｖｓｉ２）がＦＮトンネル電流を発生させるに十分な高電圧であると、内部ノードＮ２から内部ノードＮ１に向けてＦＮトンネル電流が流れ、内部ノードＮ１から内部ノードＮ２に向けて電子（負電荷）が引き抜かれる。この結果、内部ノードＮ１に保持される正の電荷量が増加し、内部ノードＮ１の電圧が上昇する。ここで、Ｑ１＞０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される負電圧の絶対値（Ｖｃｉ１＋Ｖｓｉ１－Ｃｌｃ×Ｑ１）が、Ｑ１＝０の場合より低電圧となり、ＦＮトンネル電流の電流量も小さくなる。逆に、Ｑ１＜０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される負電圧の絶対値（Ｖｃｉ１＋Ｖｓｉ１－Ｃｌｃ×Ｑ１）が、Ｑ１＝０の場合より高電圧となり、ＦＮトンネル電流の電流量も大きくなる。従って、内部ノードＮ１に保持される電荷量の増加量は、初期化動作前の電荷量Ｑ１が大きい程小さく、小さい程大きいため、ＦＮトンネル電流が流れた後の内部ノードＮ１の電圧Ｖ２０’は、第２初期化動作前の電荷量Ｑ１に関係なく略一定となる。対向電極３０に印加する電圧を負電圧－Ｖｃｉ２からデータ保持対向電圧Ｖｃｈ（０Ｖ）に戻すと、ＦＮトンネル電流の発生が停止し、第２初期化動作が終了する。Ｃｌｃ≫Ｃｗを想定した場合、第２初期化動作後の内部ノードＮ１の電圧Ｖ２０”は、以下の数９で与えられる。

　〈数９〉
　Ｖ２０”＝Ｖ２０’＋Ｖｃｉ２

　数９右辺の電圧Ｖ２０’は、正電圧Ｖｓｉ２と負電圧－Ｖｃｉ２に依存して略一定値となる電圧であるので、第２初期化動作後の内部ノードＮ１の電圧Ｖ２０”は、正電圧Ｖｓｉ２と負電圧－Ｖｃｉ２を調整することで、Ｖ２０＞Ｖ３０（＝Ｖｃｈ）、Ｖｐｉｘ（＝｜Ｖ２０－Ｖ３０｜）＞Ｖｔ２を満足するように調整される。

　他方、奇数行（非選択行）の画素回路２においては、内部ノードＮ２がフローティング状態であるので、内部ノードＮ１の電圧変化が、キャパシタ素子２３を介した容量結合により、内部ノードＮ２の電圧変化となり、対向電極３０に印加される電圧Ｖ３０がデータ保持対向電圧Ｖｃｈ（０Ｖ）から－Ｖｃｉ２に変化しても、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、偶数行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、第２初期化動作は起こらない。

　《第１書き込み動作》
　次に、第１書き込み動作について説明する。第１書き込み動作は、各部に印加される電圧の極性、及び、ＦＮトンネル電流の方向が上述の第２初期化動作と同じになる動作である。

　第１書き込み動作の対象となる選択行の画素回路２は、第１初期化動作後または第２書き込み動作後の画素データ保持動作状態にある画素回路２である。第１初期化動作後の場合、Ｖ２０＜Ｖ３０、Ｖｐｉｘ＞Ｖｔ２であり、第２書き込み動作後の場合は、Ｖ２０＜Ｖ３０、Ｖｔ１’≦Ｖｐｉｘ≦Ｖｔ２’である。従って、第１書き込み動作は、内部ノードＮ１の画素電圧Ｖｐｉｘの極性を、Ｖ２０＜Ｖ３０からＶ２０＞Ｖ３０に反転させるとともに、その絶対値を、選択された画素回路２に夫々接続するソース線ＳＬに供給される画素データ電圧に応じて変更する動作である。当該画素電圧Ｖｐｉｘの極性反転と絶対値の変更は、内部ノードＮ１の電圧Ｖ２０を、対向電極３０の電圧Ｖ３０に対して負値から正値に上昇させる動作であり、内部ノードＮ１側から内部ノードＮ２に、キャパシタ素子２３のトンネル絶縁膜４９を流れるトンネル電流により電子を引き抜くことにより実行される。

　このため、第１書き込み動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として負の高電圧－Ｖｗ１が印加されるように、例えば、選択行のゲート線ＧＬに選択行電圧Ｖｇ１（例えば、１０Ｖ）、非選択行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、０Ｖ）、全てのソース線ＳＬに夫々の画素回路２に書き込む画素データに対応した正電圧の画素データ電圧Ｖｄ１（例えば、１～４Ｖ）、対向電極３０に負電圧－Ｖｃｗ１（例えば、－１０Ｖ）を印加する。ここで、負電圧－Ｖｃｗ１が第１書き込み電圧に相当する。

　上記電圧印加状態で、選択行の全ての画素回路２では、トランジスタＴ１（スイッチ回路２２）がオン状態となり、キャパシタ素子２３の第２電極（内部ノードＮ２）にソース線ＳＬに印加した画素データ電圧Ｖｄ１が印加される。また、非選択行の全ての画素回路２では、トランジスタＴ１（スイッチ回路２２）がオフ状態となり、キャパシタ素子２３の第２電極（内部ノードＮ２）はフローティング状態となる。

　対向電極３０に印加される電圧Ｖ３０が、データ保持対向電圧Ｖｃｈ（０Ｖ）から－Ｖｃｗ１に変化するので、キャパシタ素子２３の第１電極（内部ノードＮ１）に印加される電圧Ｖ２０は、以下の数１０で与えられる。Ｃｗはキャパシタ素子２３の第１及び第２電極間の電気容量、Ｃｌｃは単位液晶表示素子ＬＣの画素電極２０と対向電極３０間の電気容量であり、Ｑ２’は第１書き込み動作前の内部ノードＮ１に保持されている電荷量Ｑ２の内、キャパシタ素子２３で保持される電荷量である。第１書き込み動作前に第２書き込み動作が実行されていた場合は、電荷量Ｑ２は、１回前の第２書き込み動作で書き込まれた画素データに対応する電荷量または第１初期化動作後の電荷量である。尚、本実施形態では、Ｃｌｃ≫Ｃｗで、ＣｌｃがＣｗの１０００倍程度以上を想定しており、数１０の右辺第２項のＣｌｃ／（Ｃｗ＋Ｃｌｃ）は１と近似でき、Ｑ２’＝Ｑ２と近似できる。数１０は、Ｖｃｈ＝０Ｖ、Ｃｌｃ≫Ｃｗを考慮すると、近似的に数１１で表わされる。

　〈数１０〉
　Ｖ２０＝Ｃｌｃ×Ｑ２’－（Ｖｃｗ１＋Ｖｃｈ）×Ｃｌｃ／（Ｃｗ＋Ｃｌｃ）

　〈数１１〉
　Ｖ２０＝Ｃｌｃ×Ｑ２－Ｖｃｗ１

　数１０及び数１１の右辺第１項のＣｌｃ×Ｑ２’、Ｃｌｃ×Ｑ２は、第１書き込み動作前の内部ノードＮ１の電圧Ｖ２０である。従って、選択行の画素回路２においては、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧－Ｖｗ１は、上記数１１より、以下の数１２で与えられる。

　〈数１２〉
　－Ｖｗ１＝－Ｖｃｗ１－Ｖｄ１＋Ｃｌｃ×Ｑ２

　仮に、Ｑ２＝０、Ｖｄ１＝１［Ｖ］として説明すると、キャパシタ素子２３の第１及び第２電極間に印加される負電圧の絶対値（Ｖｃｗ１＋Ｖｄ１）がＦＮトンネル電流を発生させるに十分な高電圧であると、内部ノードＮ２から内部ノードＮ１に向けてＦＮトンネル電流が流れ、内部ノードＮ１から内部ノードＮ２に向けて電子（負電荷）が引き抜かれる。この結果、内部ノードＮ１に保持される正の電荷量が増加し、内部ノードＮ１の電圧が上昇する。ここで、Ｑ２＞０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される負電圧の絶対値（Ｖｃｗ１＋Ｖｄ１－Ｃｌｃ×Ｑ２）が、Ｑ２＝０の場合より低電圧となり、ＦＮトンネル電流の電流量も小さくなる。逆に、Ｑ２＜０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される負電圧の絶対値（Ｖｃｗ１＋Ｖｄ１－Ｃｌｃ×Ｑ２）が、Ｑ２＝０の場合より高電圧となり、ＦＮトンネル電流の電流量も大きくなる。従って、内部ノードＮ１に保持される電荷量の増加量は、第１書き込み動作前の電荷量Ｑ２が大きい程小さく、小さい程大きいため、ＦＮトンネル電流が流れた後の内部ノードＮ１の電圧Ｖ２０’は、第１書き込み動作前の電荷量Ｑ２に関係なく略一定となる。一方、画素データ電圧Ｖｄ１を１Ｖより大きくすると、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧－Ｖｗ１の絶対値が大きくなるため、ＦＮトンネル電流の電流量が大きくなるため、Ｖｄ１＝１Ｖの場合より、内部ノードＮ１に保持される正の電荷量が増加し、内部ノードＮ１の電圧がより上昇する。従って、画素データ電圧Ｖｄ１を調整することで、第１書き込み動作後の内部ノードＮ１の電圧を調整できる。対向電極３０に印加する電圧を負電圧－Ｖｃｗ１からデータ保持対向電圧Ｖｃｈ（０Ｖ）に戻すと、ＦＮトンネル電流の発生が停止し、第１書き込み動作が終了する。Ｃｌｃ≫Ｃｗを想定した場合、第１書き込み動作後の内部ノードＮ１の電圧Ｖ２０”は、以下の数１３で与えられる。

　〈数１３〉
　Ｖ２０”＝Ｖ２０’＋Ｖｃｗ１

　数１３右辺の電圧Ｖ２０’は、画素データ電圧Ｖｄ１と第１書き込み電圧－Ｖｃｗ１に依存して略一定値となる電圧であるので、第１書き込み動作後の内部ノードＮ１の電圧Ｖ２０”は、画素データ電圧Ｖｄ１と第１書き込み電圧－Ｖｃｗ１を調整することで、Ｖ２０＞Ｖ３０（＝Ｖｃｈ）、Ｖｔ１’≦Ｖｐｉｘ≦Ｖｔ２’を満足するように調整される。

　他方、非選択行の画素回路２においては、内部ノードＮ２がフローティング状態であるので、内部ノードＮ１の電圧変化が、キャパシタ素子２３を介した容量結合により、内部ノードＮ２の電圧変化となり、対向電極３０に印加される電圧Ｖ３０がデータ保持対向電圧Ｖｃｈ（０Ｖ）から－Ｖｃｗ１に変化しても、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、選択行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、画素データの書き込み（第１書き込み動作）は起こらない。

　《第２書き込み動作》
　次に、第２書き込み動作について説明する。第２書き込み動作は、各部に印加される電圧の極性、及び、ＦＮトンネル電流の方向が、上述の第１初期化動作と同じで、第１書き込み動作とは逆になる動作である。

　第２書き込み動作の対象となる選択行の画素回路２は、第２初期化動作後または第１書き込み動作後の画素データ保持動作状態にある画素回路２である。第２初期化動作後の場合、Ｖ２０＞Ｖ３０、Ｖｐｉｘ＞Ｖｔ２であり、第１書き込み動作後の場合は、Ｖ２０＞Ｖ３０、Ｖｔ１’≦Ｖｐｉｘ≦Ｖｔ２’である。従って、第２書き込み動作は、内部ノードＮ１の画素電圧Ｖｐｉｘの極性を、Ｖ２０＞Ｖ３０からＶ２０＜Ｖ３０に反転させるとともに、その絶対値を、選択された画素回路２に夫々接続するソース線ＳＬに供給される画素データ電圧に応じて変更する動作である。当該画素電圧Ｖｐｉｘの極性反転と絶対値の変更は、内部ノードＮ１の電圧Ｖ２０を、対向電極３０の電圧Ｖ３０に対して正値から負値に低下させる動作であり、内部ノードＮ２側から内部ノードＮ１に、キャパシタ素子２３のトンネル絶縁膜４９を流れるトンネル電流により電子を注入することにより実行される。

　このため、第２書き込み動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として正の高電圧＋Ｖｗ２が印加されるように、例えば、選択行のゲート線ＧＬに選択行電圧Ｖｇ１（例えば、５Ｖ）、非選択行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、－５Ｖ）、全てのソース線ＳＬに夫々の画素回路２に書き込む画素データに対応した負電圧の画素データ電圧－Ｖｄ２（例えば、－１～－４Ｖ）、対向電極３０に正電圧＋Ｖｃｗ２（例えば、＋１０Ｖ）を印加する。ここで、正電圧＋Ｖｃｗ２が第２書き込み電圧に相当する。

　対向電極３０に印加される電圧Ｖ３０が、データ保持対向電圧Ｖｃｈ（０Ｖ）から＋Ｖｃｗ２に変化するので、キャパシタ素子２３の第１電極（内部ノードＮ１）に印加される電圧Ｖ２０は、以下の数１４で与えられる。Ｃｗはキャパシタ素子２３の第１及び第２電極間の電気容量、Ｃｌｃは単位液晶表示素子ＬＣの画素電極２０と対向電極３０間の電気容量であり、Ｑ３’は第２書き込み動作前の内部ノードＮ１に保持されている電荷量Ｑ３の内、キャパシタ素子２３で保持される電荷量である。第２書き込み動作前に第１書き込み動作が実行されていた場合は、電荷量Ｑ３は、１回前の第１書き込み動作で書き込まれた画素データに対応する電荷量または第２初期化動作後の電荷量である。尚、本実施形態では、Ｃｌｃ≫Ｃｗで、ＣｌｃがＣｗの１０００倍程度以上を想定しており、数１４の右辺第２項のＣｌｃ／（Ｃｗ＋Ｃｌｃ）は１と近似でき、Ｑ３’＝Ｑ３と近似できる。数１４は、Ｖｃｈ＝０Ｖ、Ｃｌｃ≫Ｃｗを考慮すると、近似的に数１５で表わされる。

　〈数１４〉
　Ｖ２０＝Ｃｌｃ×Ｑ３’＋（Ｖｃｗ２－Ｖｃｈ）×Ｃｌｃ／（Ｃｗ＋Ｃｌｃ）

　〈数１５〉
　Ｖ２０＝Ｃｌｃ×Ｑ３＋Ｖｃｗ２

　数１４及び数１５の右辺第１項のＣｌｃ×Ｑ３’、Ｃｌｃ×Ｑ３は、第２書き込み動作前の内部ノードＮ１の電圧Ｖ２０である。従って、選択行の画素回路２においては、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧Ｖｗ２は、上記数１５より、以下の数１６で与えられる。

　〈数１６〉
　Ｖｗ２＝Ｖｃｗ２＋Ｖｄ２＋Ｃｌｃ×Ｑ３

　仮に、Ｑ３＝０、－Ｖｄ２＝－１［Ｖ］として説明すると、キャパシタ素子２３の第１及び第２電極間に印加される正電圧（Ｖｃｗ２＋Ｖｄ２）がＦＮトンネル電流を発生させるに十分な高電圧であると、内部ノードＮ１から内部ノードＮ２に向けてＦＮトンネル電流が流れ、内部ノードＮ２から内部ノードＮ１に向けて電子（負電荷）が注入される。この結果、内部ノードＮ１に保持される正の電荷量が減少し、内部ノードＮ１の電圧が低下する。ここで、Ｑ３＞０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される正電圧（Ｖｃｗ２＋Ｖｄ２＋Ｃｌｃ×Ｑ３）が、Ｑ３＝０の場合より高電圧となり、ＦＮトンネル電流の電流量も大きくなる。逆に、Ｑ３＜０の場合は、キャパシタ素子２３の第１及び第２電極間に印加される正電圧（Ｖｃｗ２＋Ｖｄ２＋Ｃｌｃ×Ｑ３）が、Ｑ３＝０の場合より低電圧となり、ＦＮトンネル電流の電流量も小さくなる。従って、内部ノードＮ１に保持される電荷量の増加量は、第２書き込み動作前の電荷量Ｑ３が大きい程大きく、小さい程小さいため、ＦＮトンネル電流が流れた後の内部ノードＮ１の電圧Ｖ２０’は、第２書き込み動作前の電荷量Ｑ３に関係なく略一定となる。一方、画素データ電圧－Ｖｄ２の絶対値（Ｖｄ２）を１Ｖより大きくすると、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧＋Ｖｗ２の絶対値が大きくなるため、ＦＮトンネル電流の電流量が大きくなるため、－Ｖｄ２＝－１Ｖの場合より、内部ノードＮ１に保持される正の電荷量が減少し、内部ノードＮ１の電圧がより低下する。従って、画素データ電圧－Ｖｄ２の絶対値を調整することで、第２書き込み動作後の内部ノードＮ１の電圧を調整できる。対向電極３０に印加する電圧を正電圧＋Ｖｃｗ２からデータ保持対向電圧Ｖｃｈ（０Ｖ）に戻すと、ＦＮトンネル電流の発生が停止し、第２書き込み動作が終了する。Ｃｌｃ≫Ｃｗを想定した場合、第２書き込み動作後の内部ノードＮ１の電圧Ｖ２０”は、以下の数１７で与えられる。

　〈数１７〉
　Ｖ２０”＝Ｖ２０’－Ｖｃｗ２

　数１７右辺の電圧Ｖ２０’は、画素データ電圧－Ｖｄ２と第２書き込み電圧Ｖｃｗ２に依存して略一定値となる電圧であるので、第２書き込み動作後の内部ノードＮ１の電圧Ｖ２０”は、画素データ電圧－Ｖｄ２と第２書き込み電圧Ｖｃｗ２を調整することで、Ｖ２０＜Ｖ３０（＝Ｖｃｈ）、Ｖｔ１’≦Ｖｐｉｘ≦Ｖｔ２’を満足するように調整される。

　他方、非選択行の画素回路２においては、内部ノードＮ２がフローティング状態であるので、内部ノードＮ１の電圧変化が、キャパシタ素子２３を介した容量結合により、内部ノードＮ２の電圧変化となり、対向電極３０に印加される電圧Ｖ３０がデータ保持対向電圧Ｖｃｈ（０Ｖ）から＋Ｖｃｗ２に変化しても、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、選択行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、画素データの書き込み（第２書き込み動作）は起こらない。

　以上、構成Ａの表示装置１ａにおける第１及び第２初期化動作と第１及び第２書き込み動作につき詳細に説明した。通常表示モードにおける動画表示を想定した場合、特定の行の画素回路２について見れば、１フレーム期間毎に、第１書き込み動作と第２書き込み動作が交互に入れ替わって順番に実行される。

　画素回路２は、第１または第２書き込み動作が実行された後、次の第２または第１書き込み動作が実行されるまでの間は、画素データ保持動作状態となり、内部ノードＮ１は、単位液晶表示素子ＬＣ及びキャパシタ素子２３によって、ソース線ＳＬ、ゲート線ＧＬ、画素電極３０等の周辺回路から駆動され電圧が変化する信号線等から電気的に分離されるため、第１及び第２書き込み動作によって内部ノードＮ１に書き込まれた画素データは、不揮発的に安定的に保持される。このことは、表示装置１の構成の区別、及び、通常表示モードと常時表示モードの区別に関係ない。従って、画素回路２を使用することで、通常表示モードにおいても静止画表示が可能であり、その場合、第１書き込み動作と第２書き込み動作の繰り返し周期は、１フレーム期間より長いリフレッシュ期間となる。

　次に、常時表示モードにおける静止画表示及び動画表示の場合について説明を補足する。常時表示モードでは、上述のように、フレーム単位の対向ＡＣ駆動を行うため、１フレーム分（全ての行の画素回路２）の最初の書き込み動作は、第１書き込み動作と第２書き込み動作の何れか一方だけであるため、初期化動作も、当該最初の書き込み動作に対応した第１初期化動作と第２初期化動作の何れか一方だけ良い。図９に、最初の書き込み動作が第１書き込み動作の場合で、初期化動作が第１初期化動作である場合の表示装置１ａに対する常時表示モードにおける各動作の電圧印加波形を模式的に示す。また、図１０に、最初の書き込み動作が第２書き込み動作の場合で、初期化動作が第２初期化動作である場合の表示装置１ａに対する常時表示モードにおける各動作の電圧印加波形を模式的に示す。常時表示モードでは、図９及び図１０に示すように、初期化動作において、ｎ本のゲート線ＧＬの全てが同時に選択され、書き込み動作では、ｎ本のゲート線ＧＬが配列順に１行ずつ選択され、選択されない（ｎ－１）本のゲート線ＧＬが非選択となる。但し、１フレーム期間中は、第１及び第２書き込み動作の何れか一方を、ｎ本のゲート線ＧＬを順次１本ずつ選択して実行するため、選択されたゲート線ＧＬに印加される選択行電圧Ｖｇ１の振幅は、１フレーム期間を通して一定である。尚、第１及び第２初期化動作と第１及び第２書き込み動作は、通常表示モードの場合と同じであるので、重複する説明は割愛する。

　《構成Ｂの表示装置》
　次に、構成Ｂの表示装置１ｂにおける上記各動作について説明する。図１１に、構成Ｂの表示装置１ｂの画素回路アレイの２行×２列分の一部を模式的に示す。また、図１２に、表示装置１ｂに対する通常表示モードにおける各動作の電圧印加波形を模式的に示す。

　構成Ａの表示装置１ａの画素回路アレイと構成Ｂの表示装置１ｂの画素回路アレイは、何れも同じ画素回路２を行方向及び列方向に夫々複数配置して構成している点、同一行に配置された画素回路２は共通のゲート線ＧＬと接続し、同一列に配置された画素回路２は共通のソース線ＳＬと接続する点で共通している。しかし、構成Ａと構成Ｂでは、対向電極３０の構成が異なり、構成Ｂの表示装置１ｂでは、対向電極３０は、画素回路アレイの行毎に短冊状に分割して形成され、同一行に配置された画素回路２は共通の画素電極３０と接続し、各行の画素電極３０は、各別に対応する対向電極配線ＣＭＬ（ＣＭＬ１，ＣＭＬ２，……，ＣＭＬｎ）を介して対向電極駆動回路１２によって駆動される。

　第１初期化動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として正の高電圧＋Ｖｉ１が印加されるように、例えば、奇数行の全てのゲート線ＧＬに選択行電圧Ｖｇ１（例えば、５Ｖ）、偶数行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、－５Ｖ）、全てのソース線ＳＬに負電圧－Ｖｓｉ１（例えば、－５Ｖ）、奇数行の全ての対向電極３０に正電圧Ｖｃｉ１（例えば、＋１０Ｖ）、偶数行の全ての対向電極３０にデータ保持対向電圧Ｖｃｈ（０Ｖ）を印加する。ここで、データ保持対向電圧Ｖｃｈは、非選択対向電圧に相当する。奇数行（選択行）における第１初期化動作は、構成Ａの表示装置１ａの場合と全く同じであるので、重複する説明は割愛する。また、偶数行（非選択行）の画素回路２においては、内部ノードＮ２がフローティング状態であり、更に対向電極３０においても電圧変化が生じないため、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、奇数行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、第１初期化動作は起こらない。

　第２初期化動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として負の高電圧－Ｖｉ２が印加されるように、例えば、偶数行の全てのゲート線ＧＬに選択行電圧Ｖｇ１（例えば、１０Ｖ）、奇数行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、０Ｖ）、全てのソース線ＳＬに正電圧Ｖｓｉ２（例えば、＋５Ｖ）、奇数行の全ての対向電極３０に負電圧－Ｖｃｉ２（例えば、－１０Ｖ）、偶数行の全ての対向電極３０にデータ保持対向電圧Ｖｃｈ（０Ｖ）を印加する。ここで、データ保持対向電圧Ｖｃｈは、非選択対向電圧に相当する。偶数行（選択行）における第２初期化動作は、構成Ａの表示装置１ａの場合と全く同じであるので、重複する説明は割愛する。また、奇数行（非選択行）の画素回路２においては、内部ノードＮ２がフローティング状態であり、更に対向電極３０においても電圧変化が生じないため、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、偶数行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、第２初期化動作は起こらない。

　第１書き込み動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として負の高電圧－Ｖｗ１が印加されるように、例えば、選択行のゲート線ＧＬに選択行電圧Ｖｇ１（例えば、１０Ｖ）、非選択行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、０Ｖ）、全てのソース線ＳＬに夫々の画素回路２に書き込む画素データに対応した正電圧の画素データ電圧Ｖｄ１（例えば、１～４Ｖ）、選択行の対向電極３０に負電圧－Ｖｃｗ１（例えば、－１０Ｖ）、非選択行の全ての対向電極３０にデータ保持対向電圧Ｖｃｈ（０Ｖ）を印加する。ここで、データ保持対向電圧Ｖｃｈは、非選択対向電圧に相当する。選択行における第１書き込み動作は、構成Ａの表示装置１ａの場合と全く同じであるので、重複する説明は割愛する。また、非選択行の画素回路２においては、内部ノードＮ２がフローティング状態であり、更に対向電極３０においても電圧変化が生じないため、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、選択行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、第１書き込み動作は起こらない。

　第２書き込み動作では、キャパシタ素子２３の第１電極（内部ノードＮ１）に第２電極（内部ノードＮ２）を基準として正の高電圧＋Ｖｗ２が印加されるように、例えば、選択行のゲート線ＧＬに選択行電圧Ｖｇ１（例えば、５Ｖ）、非選択行の全てのゲート線ＧＬに非選択行電圧Ｖｇ０（例えば、－５Ｖ）、全てのソース線ＳＬに夫々の画素回路２に書き込む画素データに対応した負電圧の画素データ電圧－Ｖｄ２（例えば、－１～－４Ｖ）、選択行の対向電極３０に正電圧＋Ｖｃｗ２（例えば、＋１０Ｖ）、非選択行の全ての対向電極３０にデータ保持対向電圧Ｖｃｈ（０Ｖ）を印加する。ここで、データ保持対向電圧Ｖｃｈは、非選択対向電圧に相当する。選択行における第２書き込み動作は、構成Ａの表示装置１ａの場合と全く同じであるので、重複する説明は割愛する。また、非選択行の画素回路２においては、内部ノードＮ２がフローティング状態であり、更に対向電極３０においても電圧変化が生じないため、キャパシタ素子２３の第１及び第２電極間（内部ノードＮ１、Ｎ２間）に印加される電圧は変化しないので、選択行とは異なり、内部ノードＮ１の電圧Ｖ２０は変化せず、第２書き込み動作は起こらない。

　以上、構成Ｂの表示装置１ｂにおける第１及び第２初期化動作と第１及び第２書き込み動作につき説明した。構成Ａの表示装置１ａにおける上記各動作との違いは、非選択行の画素回路２の対向電極３０に印加する電圧がデータ保持対向電圧Ｖｃｈ（０Ｖ）となり、選択行の画素回路２の対向電極３０に印加する電圧と分離されている点である。従って、非選択行の画素回路２の対向電極３０に印加する電圧が相違するだけで、構成Ｂの表示装置１ｂにおいても、構成Ａの表示装置１ａと同様に、通常表示モードにおける静止画表示が可能であり、常時表示モードにおける静止画表示及び動画表示も可能である。

　図１３に、最初の書き込み動作が第１書き込み動作の場合で、初期化動作が第１初期化動作である場合の表示装置１ｂに対する常時表示モードにおける各動作の電圧印加波形を模式的に示す。また、図１４に、最初の書き込み動作が第２書き込み動作の場合で、初期化動作が第２初期化動作である場合の表示装置１ｂに対する常時表示モードにおける各動作の電圧印加波形を模式的に示す。常時表示モードでは、図１３及び図１４に示すように、初期化動作において、ｎ本のゲート線ＧＬの全て及び全ての行の対向電極３０が同時に選択され、書き込み動作では、ｎ本のゲート線ＧＬとｎ本の対向電極３０が配列順に１行ずつ選択され、選択されない（ｎ－１）本のゲート線ＧＬと対向電極３０が非選択となる。ｎ本の対向電極３０の選択・非選択動作がある点が、構成Ｂの表示装置１ｂに特有であり、その他の点は、構成Ａの表示装置１ａと同様である。

　構成Ａの表示装置１ａと構成Ｂの表示装置１ｂの何れの場合も、上述の説明より明らかなように、第１初期化動作と第２書き込み動作は、ソース線ＳＬに印加する電圧の絶対値が異なるだけで、基本的に同じ動作であり、第２初期化動作と第１書き込み動作についても同様である。つまり、或る１つの画素回路２に着目した場合、１フレーム期間或いは１リフレッシュ期間毎に第１及び第２書き込み動作が順番に繰り返されるが、夫々の第１または第２書き込み動作は、次の第２または第１書き込み動作に対する初期化動作を兼ねていることになる。従って、最初の書き込み動作前に実行する第１及び第２初期化動作に代えて、ダミーの画素データを用いた第２及び第１書き込み動作を実行するようにしても構わない。

　更に、上記説明では、１フレーム分の画素回路アレイの全てを動画表示用または静止画表示用の何れか一方に使用する場合を説明したが、構成Ａの表示装置１ａと構成Ｂの表示装置１ｂの何れの場合も、画素回路アレイの一部の行を動画表示用に、１フレーム期間毎に第１及び第２書き込み動作を繰り返し実行し、他の一部の行を静止画表示用に、１フレーム期間より長いリフレッシュ期間毎に第１及び第２書き込み動作を繰り返し実行するようにしても良い。

　［別実施形態］
　以下に、別実施形態につき説明する。

〈１〉　上記実施形態では、画素回路２は、図４に示すように、単位液晶表示素子ＬＣを含む表示素子部２１、スイッチ回路２２、キャパシタ素子２３からなる極めてシンプルな構成である。ここで、上述のように、単位液晶表示素子ＬＣの電気容量Ｃｌｃとキャパシタ素子２３の電気容量Ｃｗの容量比（Ｃｌｃ／Ｃｗ）は、１０００程度以上で、Ｃｌｃ≫Ｃｗであることが好ましい。従って、実際の容量比（Ｃｌｃ／Ｃｗ）が上記条件を満たさない場合には、図１５に示すように、一端が内部ノードＮ１と接続する補助キャパシタ素子２４を備え、他端側を対向電極３０または対向電極３０と同電圧に駆動される制御線ＣＳＬに接続するようにして画素回路２を構成するようにしても良い。但し、補助キャパシタ素子２４は、上述の電圧印加条件下ではキャパシタ素子２３のようなＦＮトンネル現象を生じない膜厚及び絶縁材料を用いて作製されている。本別実施形態の場合、補助キャパシタ素子２４と単位液晶表示素子ＬＣが並列接続されるため、夫々の合成容量が、上述の説明における単位液晶表示素子ＬＣの電気容量Ｃｌｃとなる。

　更に、仮に、単位液晶表示素子ＬＣの電気容量Ｃｌｃが極めて小さく、例えば１乃至１０程度以下の上記容量比（Ｃｌｃ／Ｃｗ）が想定される場合には、図１５に示す画素回路２において、電気容量の大きい補助キャパシタ素子２４を用いて、その他端を、対向電極３０と独立して設けられた制御線ＣＳＬに接続し、上記第２実施形態における対向電極３０の駆動方法と同様に制御線ＣＳＬを駆動し、各動作を通じて対向電極３０を一定電圧（例えば、データ保持対向電圧Ｖｃｈ（０Ｖ））に固定するようにしても良い。この場合、補助キャパシタ素子２４の電気容量Ｃａｕｘは、Ｃａｕｘ≫（Ｃｌｃ＋Ｃｗ）を満足するように設定する。仮に、Ｃａｕｘ≫（Ｃｌｃ＋Ｃｗ）が不十分な場合には、制御線ＣＳＬを駆動する電圧値は、補助キャパシタ素子２４を介した容量結合で内部ノードＮ１に誘起される電荷が単位液晶表示素子ＬＣとキャパシタ素子２３に分配されるため、当該電荷分配を考慮して電圧値を設定する必要がある。このように、対向電極３０に代えて制御線ＣＳＬを駆動する場合は、表示装置１の構成は、対向電極３０に関しては分割する必要がないため、図１に示すように全ての画素回路２の対向電極３０が一体で形成される。一方、制御線ＣＳＬの構成については、構成Ａの対向電極３０のように分割されず、全ての画素回路２に対して共通に制御される構成（構成Ｃ）と、構成Ｂの対向電極３０のように分割され、例えば、行単位で制御される構成（構成Ｄ）、または、２つに分割され偶数行と奇数行に分けて制御される構成（構成Ｅ）等が考えられる。構成Ｃ及びＥでは、表示制御回路１１が制御線ＣＳＬを駆動する構成が考えられ、構成Ｄでは、ゲートドライバ１４がｎ本の制御線ＣＳＬを行単位で駆動する構成が考えられる。

〈２〉　上記実施形態では、構成Ｂの表示装置１ｂにおいて、対向電極３０が、画素回路アレイの行毎に短冊状に分割して形成され、行数と同数存在する場合を説明したが、対向電極３０を奇数行用と偶数行用の２つに分割して構成するのも好ましい。当該構成によれば、通常表示モードの第１及び第２初期化動作の夫々において、奇数行用と偶数行用の何れか一方の画素電極３０を選択して第２初期化電圧を印加し、他方の画素電極３０にデータ保持対向電圧Ｖｃｈ（０Ｖ）を印加することで、構成Ｂの表示装置１ｂの初期化動作における対向電極３０の制御を簡素化できる。また、当該構成によれば、通常表示モードの第１及び第２書き込み動作において、１水平期間毎に第１及び第２書き込み動作を入れ替えて繰り返し実行する際に、１フレーム期間を通して、奇数行用及び偶数行用の各対向電極３０には、夫々同じ極性と電圧値の選択行電圧を繰り返し印加できるため、構成Ａの表示装置１ａの場合と比べて、対向電極３０の制御が簡素化され、また、構成Ｂの表示装置１ｂにおいて対向電極３０が行数と同数に分割される場合と比較しても、対向電極３０の制御が簡素化される。

〈３〉　上記第２実施形態では、通常表示モード及び常時表示モードの夫々における第１及び第２初期化動作、第１及び第２書き込み動作について説明したが、通常表示モードで第１及び第２書き込み動作が行われた画素回路アレイに対して、常時表示モードに切り替えて第１及び第２書き込み動作を行うこと、或いは、常時表示モードで第１及び第２書き込み動作が行われた画素回路アレイに対して、通常表示モードに切り替えて第１及び第２書き込み動作を行うことも可能である。但し、表示モードを切り替えた直後においては、偶数行または奇数行の何れかにおいて、第１または第２書き込み動作が連続して実行されるため、同じ書き込み動作が連続する行に対して、第１または第２初期化動作或いはダミー画素データによる第２または第１書き込み動作を前処理として実行するのが好ましい。

〈４〉　上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２が、図４に示す回路構成の画素回路２であるとした。これに対し、アクティブマトリクス基板１０上において、画素回路アレイの一部を、図４に示す回路構成の画素回路２で構成し、他の一部を、図１６に示す従来の回路構成の画素回路で構成するようにしても良い。例えば、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路を図４に示す回路構成の画素回路２とし、透過表示部の画素回路を図１６に示す従来の回路構成の画素回路としても良い。この場合、通常表示モード時の動画表示を透過画素部によって行い、常時表示モード時の画像表示を反射画素部によって行うようにする。

〈５〉　上記実施形態では、画素回路２内のトランジスタＴ１としてＮチャネル型の多結晶シリコンＴＦＴを用いる場合を想定したが、Ｐチャネル型のＴＦＴを使用した構成や、非晶質シリコンＴＦＴを使用した構成とすることも可能である。Ｐチャネル型のＴＦＴを使用する構成の表示装置においても、各動作における選択行電圧Ｖｇ１及び非選択行電圧Ｖｇ０を調整することで、上記第２実施形態と同様に画素回路２を動作させることが可能であり、同様の効果が得られる。

〈６〉　上記第２実施形態では、各動作においてゲート線ＧＬ、ソース線ＳＬ、対向電極３０に印加する電圧として具体的な数値を明示して説明したが、これらの電圧値は、使用する単位液晶表示素子ＬＣ、キャパシタ素子２３及びトランジスタＴ１の特性（透過率特性、電気容量、ＦＮトンネル電流特性、閾値電圧、等）に応じて、適宜変更可能である。

〈７〉　上記実施形態では、キャパシタ素子２３に流れるトンネル電流として、ＦＮトンネル電流を想定して説明したが、キャパシタ素子２３を構成するトンネル絶縁膜を構成する材質によっては、ＦＮトンネル電流ではなく、高電界の印加によって生じるＰＦ電流やその他の導電メカニズムによって流れる漏洩電流であっても構わない。

　　１：　　表示装置
　　２：　　画素回路
　　１０：　アクティブマトリクス基板
　　１１：　表示制御回路
　　１２：　対向電極駆動回路
　　１３：　ソースドライバ
　　１４：　ゲートドライバ
　　２０：　画素電極
　　２１：　表示素子部
　　２２：　スイッチ回路
　　２３：　キャパシタ素子
　　２４：　補助キャパシタ素子
　　３０：　対向電極
　　３１：　対向基板
　　３２：　シール材
　　３３：　液晶層
　　４０：　ガラス基板
　　４１：　バッファ層
　　４２：　多結晶シリコン領域
　　４３：　ゲート絶縁膜
　　４４：　ゲート電極
　　４５：　ソース電極
　　４６：　キャパシタ素子の第１電極
　　４７：　層間絶縁膜
　　４８：　キャパシタ素子の第２電極
　　４９：　トンネル絶縁膜
　　ＣＭＬ（ＣＭＬ１，ＣＭＬ２，……，ＣＭＬｎ）：　対向電極配線
　　ＣＳＬ：　制御線
　　Ｃｔ：　タイミング信号
　　ＤＡ：　ディジタル画像信号
　　Ｄｖ：　データ信号
　　ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）：　ゲート線
　　Ｇｔｃ：　走査側タイミング制御信号
　　ＬＣ：　単位液晶表示素子
　　Ｎ１：　内部ノード
　　Ｎ２：　内部ノード
　　Ｓｅｃ：　対向電圧制御信号
　　ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）：　ソース線
　　Ｓｔｃ：　データ側タイミング制御信号
　　Ｔ１：　薄膜トランジスタ
　　Ｖ２０：　画素電圧
　　Ｖ３０：　対向電圧

Claims

　画素電極と対向電極の間に液晶層を挟持してなる単位液晶表示素子を含む表示素子部、
　第１及び第２電極間にトンネル絶縁膜を挟持してなり、前記第１及び第２電極間に所定の高電圧が印加されると、当該電極間にトンネル電流が流れるキャパシタ素子、及び、
　第１端子が前記キャパシタ素子の前記第２電極と、第２端子がデータ信号線と、前記第１及び第２端子間の導通非導通を制御する制御端子が走査信号線と、夫々接続するスイッチ回路を備え、
　前記画素電極と前記キャパシタ素子の前記第１電極が接続してなる内部ノードに、前記対向電極の電圧を基準とする画素データに応じた電圧が保持されることを特徴とする画素回路。
　前記スイッチ回路が、第１端子、第２端子、及び、前記第１及び第２端子間の導通非導通を制御する制御端子を有する薄膜トランジスタ素子を備えて構成されることを特徴とする請求項１に記載の画素回路。
　一端が前記内部ノードと他端が前記対向電極または所定の制御線と接続する補助キャパシタ素子を備えることを特徴とする請求項１または２に記載の画素回路。
　請求項１または２に記載の画素回路を行方向及び列方向に夫々複数配置して画素回路アレイを構成し、
　前記列毎に前記データ信号線を１本ずつ備え、
　前記行毎に前記走査信号線を１本ずつ備え、
　同一列に配置される前記画素回路は、前記スイッチ回路の第２端子が共通の前記データ信号線に接続し、
　同一行に配置される前記画素回路は、前記スイッチ回路の制御端子が共通の前記走査信号線に接続し、
　前記データ信号線を各別に駆動するデータ信号線駆動回路と、前記走査信号線を各別に駆動する走査信号線駆動回路と、前記対向電極を駆動する対向電極駆動回路を備えることを特徴とする表示装置。
　前記画素回路アレイに対して前記対向電極が複数設けられ、１つの前記対向電極が１または複数行における複数の前記画素回路で共用され、
　前記対向電極駆動回路が複数の前記対向電極を各別に駆動することを特徴とする請求項４に記載の表示装置。
　１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを、前記対向電極を基準として前記内部ノードに正または負の第１の極性の電圧を供給することにより書き込む第１書き込み動作時に、
　前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とし、
　前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記対向電極に前記データ信号線の夫々を基準として前記第１の極性とは逆極性の第１書き込み電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に上昇させ、前記第１の極性が負の場合に低下させることを特徴とする請求項４に記載の表示装置。
　１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを、前記対向電極を基準として前記内部ノードに前記第１の極性とは逆極性の電圧を供給することにより書き込む第２書き込み動作時に、
　前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とし、
　前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する前記第１書き込み動作時とは逆極性の画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記対向電極に前記データ信号線の夫々を基準として前記第１の極性の第２書き込み電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に低下させ、前記第１の極性が負の場合に上昇させることを特徴とする請求項６に記載の表示装置。
　同じ前記画素回路に対して、前記第１書き込み動作と前記第２書き込み動作を交互に実行することを特徴とする請求項７に記載の表示装置。
　１または複数の選択行に配置された前記画素回路を一括して、２階調以上の画素データを書き込む前の初期状態にする初期化動作時に、
　前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とし、
　前記データ信号線駆動回路が、前記データ信号線の夫々に第１初期化電圧を印加し、前記対向電極駆動回路が、前記対向電極に第２初期化電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を上昇または低下させて初期化することを特徴とする請求項６～８の何れか１項に記載の表示装置。
　１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを、前記対向電極を基準として前記内部ノードに正または負の第１の極性の電圧を供給することにより書き込む第１書き込み動作時に、
　前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とし、
　前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記選択行の前記対向電極に前記データ信号線の夫々を基準として前記第１の極性とは逆極性の第１書き込み電圧を印加し、前記選択行以外の前記対向電極に所定の非選択対向電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に上昇させ、前記第１の極性が負の場合に低下させることを特徴とする請求項５に記載の表示装置。
　１つの選択行に配置された前記画素回路に各別に２階調以上の画素データを、前記対向電極を基準として前記内部ノードに前記第１の極性とは逆極性の電圧を供給することにより書き込む第２書き込み動作時に、
　前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とし、
　前記データ信号線駆動回路が、前記データ信号線の夫々に、前記選択行の各列の前記画素回路に書き込む画素データに対応する前記第１書き込み動作時とは逆極性の画素データ電圧を各別に印加し、前記対向電極駆動回路が、前記選択行の前記対向電極に前記データ信号線の夫々を基準として前記第１の極性の第２書き込み電圧を印加し、前記選択行以外の前記対向電極に所定の非選択対向電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を、前記第１の極性が正の場合に低下させ、前記第１の極性が負の場合に上昇させることを特徴とする請求項１０に記載の表示装置。
　同じ前記画素回路に対して、前記第１書き込み動作と前記第２書き込み動作を交互に実行することを特徴とする請求項１１に記載の表示装置。
　１または複数の選択行に配置された前記画素回路を一括して、２階調以上の画素データを書き込む前の初期状態にする初期化動作時に、
　前記走査信号線駆動回路が、前記選択行の前記走査信号線に所定の選択行電圧を印加して、前記選択行に配置された前記画素回路の前記スイッチ回路を導通状態とし、前記選択行以外の前記走査信号線に所定の非選択行電圧を印加して、前記選択行以外に配置された前記画素回路の前記スイッチ回路を非導通状態とし、
　前記データ信号線駆動回路が、前記データ信号線の夫々に第１初期化電圧を印加し、前記対向電極駆動回路が、前記選択行の前記対向電極に第２初期化電圧を印加し、前記選択行以外の前記対向電極に所定の非選択対向電圧を印加し、前記選択行に配置された前記画素回路において、前記キャパシタ素子の前記第１及び第２電極間に前記トンネル電流を流し、前記対向電極を基準とする前記内部ノードの電圧を上昇または低下させて初期化することを特徴とする請求項１０～１２の何れか１項に記載の表示装置。