TWI394134B - 預下拉前級突波之移位暫存器 - Google Patents

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TWI394134B
TWI394134B TW097148352A TW97148352A TWI394134B TW I394134 B TWI394134 B TW I394134B TW 097148352 A TW097148352 A TW 097148352A TW 97148352 A TW97148352 A TW 97148352A TW I394134 B TWI394134 B TW I394134B
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Description

預下拉前級突波之移位暫存器
本發明涉及一種移位暫存器，尤其是指一種抑制前級產生之突波的移位暫存器。
功能先進的顯示器漸成為現今消費電子產品的重要特色，其中液晶顯示器已經逐漸成為各種電子設備如行動電話、個人數位助理(PDA)、數位相機、電腦螢幕或筆記型電腦螢幕所廣泛應用具有高解析度彩色螢幕的顯示器。
請參閱第1圖，第1圖係先前技術之液晶顯示器10之功能方塊圖。液晶顯示器10包含一液晶顯示面板12、一閘極驅動器(gate driver)14以及源極驅動器(source driver)16。液晶顯示面板12包含複數個像素(pixel)，而每一個像素包含三個分別代表紅綠藍(RGB)三原色的像素單元20構成。以一個1024×768解析度的液晶顯示面板12來說，共需要1024×768×3個像素單元20組合而成。閘極驅動器14輸出掃描訊號使得每一列的電晶體22依序開啟，同時源極驅動器16則輸出對應的資料訊號至一整列的像素單元20使其充電到各自所需的電壓，以顯示不同的灰階。當同一列充電完畢後，閘極驅動器14便將該列的掃描訊號關閉，然後閘極驅動器14再輸出掃描訊號將下一列的電晶體22打開，再由源極驅動器16對下一列的像素單元20進行充放電。如此依序下去，直到液晶顯示面板12的所有像素單元20都充電完成，再從第一列開始充電。
在目前的液晶顯示面板設計中，閘極驅動器14等效上係為移位暫存器(shift register)，其目的即每隔一固定間隔輸出掃描訊號至液晶顯示面板12。以一個1024×768解析度的液晶顯示面板12以及60Hz的更新頻率為例，每一個畫面的顯示時間約為1/60=16.67ms。所以每一個掃描訊號的脈波約為16.67ms/768=21.7μs。而源極驅動器16則在這21.7μs的時間內，將像素單元20充放電到所需的電壓，以顯示出相對應的灰階。
請參閱第2圖，第2圖係先前技術之移位暫存器輸出之突波在多級傳送後之示意圖。對於採用非晶矽薄膜製程技術的閘極驅動器14而言，移位暫存器的每一級移位暫存單元在高溫時運作時，其輸出OUT(n)會受到其前二級的移位暫存單元輸出OUT(n-2)的突波40影響，而這不必要的突波也會經由一級一級移位暫存單元傳遞下去而越來越明顯，最終導致與所需要的輸出脈衝42相似而發生錯充的情形。這樣一來，面板上的畫素會在接受突波40的時候即行充電，進而發生畫面不正確的現象。
有鑑於此，本發明之目的係提供一種可抑制前級產生之突波的移位暫存器，以解決先前技術之問題。
本發明之目的係提供一種移位暫存器，其包含複數個移位暫存單元，該複數個移位暫存單元係以串聯的方式耦接，每一移位暫存單元係用來依據一第一時脈訊號、一第二時脈訊號以及該每一移位暫存單元之前一個移位暫存單元之一驅動訊號脈衝，在該每一移位暫存單元之一輸出端輸出一輸出訊號脈衝。每一移位暫存單元包含一提升模組，耦接於一第一節點，用 來依據該第一時脈訊號，提供該輸出訊號脈衝；一提升驅動模組，耦接於該第一節點，用來依據該每一移位暫存單元之前一個移位暫存單元之該驅動訊號脈衝，導通該提升模組；一預下拉模組，其包含一第一端、一第二端以及一第三端，該第一端耦接於該第一節點，該第二端耦接於該每一移位暫存單元之前兩個移位暫存單元之一輸出端，該第三端耦接一電源電壓端以接收一電源電壓，用來於響應該每一移位暫存單元之前兩個移位暫存單元之一輸出訊號脈衝時，將該第一節點之電位調整至該電源電壓；一下拉模組，耦接於該第一節點，用來依據一下拉驅動訊號下拉該第一節點之電位至該電源電壓；以及一下拉驅動模組，用來提供該下拉驅動訊號。
依據本發明，該預下拉模組包含一第一電晶體，其汲極、閘極和源極分別耦接於該第一端、該第二端以及該第三端。
請參閱第3圖，第3圖係本發明之移位暫存器50之移位暫存單元100(n)之方塊圖。本實施例之移位暫存器可適用於液晶顯示器之閘極驅動器。移位暫存器50包含複數個串接(cascade-connected)之移位暫存單元100(n)。移位暫存單元100(n)用來依據一第一時脈訊號CK、一第二時脈訊號XCK以及每一移位暫存單元100(n)之前一級移位暫存單元100(n-1)之一驅動訊號脈衝輸出每一移位暫存單元100(n)之掃描訊號。當第一級移位暫存單元100(1)自輸入端ST(0)接收到一起始脈衝之(start pulse)後，移位暫存單元100(1)就會隔一標準時脈(clock cycle)輸出產生輸出訊號脈衝ST(1)，接下來，每一移位暫存單元100(n)係依據第一時脈訊號CK、第二時脈訊號XCK 以及每一移位暫存單元100(n)之前一級移位暫存單元100(n-1)於驅動訊號端ST(n-1)輸出的驅動訊號脈衝，以每隔一標準時脈的方式輸出該每一移位暫存單元100(n)於輸出端OUT(n)輸出一輸出訊號，該輸出訊號即掃瞄訊號脈衝，用來輸出並開啟對應的像素112的電晶體。第一時脈訊號CK與第二時脈訊號XCK之相位相差180度。
每一移位暫存單元100(n)包含一提升模組(pull-up module)102、一提升驅動模組(pull-up driving circuit)104、一預下拉模組(pre-pull-down circuit)106、一下拉模組(pull-down module)108以及一下拉驅動模組110。提升模組102耦接於第一節點Q，用來依據第一時脈訊號CK，提供輸出訊號脈衝OUT(n)。提升驅動模組104耦接於第一節點Q，用來依據每一移位暫存單元100(n)之前一個移位暫存單元100(n-1)之驅動訊號脈衝ST(n-1)導通提升模組102。預下拉模組106的第一端耦接於第一節點Q、第二端耦接於每一移位暫存單元100(n)之前兩個移位暫存單元100(n-2)之輸出端OUT(n-2)、第三端耦接電源電壓端以接收電源電壓VSS 。預下拉模組106用來於響應每一移位暫存單元100(n)之前兩個移位暫存單元100(n-2)之一輸出訊號脈衝OUT(n-2)時，將第一節點Q之電位調整至電源電壓VSS 。下拉模組108耦接於第一節點Q，用來依據一下拉驅動訊號下拉第一節點Q之電位至電源電壓VSS 。下拉驅動模組110用來提供該下拉驅動訊號。在本實施例中，預下拉模組106包含一第一電晶體T1。
請參閱第4A圖，第4A圖是第一實施例之移位暫存單元100(n)之電路 圖。移位暫存單元100(n)的提升模組102包含一第二電晶體T2以及一第三電晶體T3。電晶體T3的汲極耦接於第一時脈訊號CK、其閘極耦接於第一節點Q、其源極耦接於驅動訊號端ST(n)。而電晶體T2的汲極、閘極和源極分別耦接於第一時脈訊號CK、第一節點Q以及輸出端OUT(n)。提升驅動模組104包含一第四電晶體T4，其汲極和閘極耦接於前一級移位暫存單元100(n-1)之驅動訊號端ST(n-1)，其源極耦接於第一節點Q。下拉模組108包含一第五電晶體T5、一第六電晶體T6、一第七電晶體T7、一第八電晶體T8、一第九電晶體T9、一第十電晶體T10、一第十一電晶體T11、一第十二電晶體T12、一第十三電晶體T13、一第十四電晶體T14、一第十五電晶體T15以及一第十六電晶體T16。電晶體T5的汲極、閘極以及源極分別耦接至該提升模組之第一節點Q、第二節點K及輸出端OUT(n)。電晶體T6的汲極、閘極和源極分別耦接至輸出端OUT(n)、第二節點K及電源電壓端VSS 。電晶體T7的汲極、閘極和源極分別耦接至驅動訊號端ST(n)、第二節點K以及電源電壓端VSS 。電晶體T8的汲極、閘極和源極分別耦接至第二節點K、驅動訊號端ST(n)及電源電壓端VSS 。電晶體T9的汲極、閘極和源極分別耦接至第三節點P、前一個移位暫存單元之一驅動訊號端ST(n-1)及電源電壓端VSS 。電晶體T10的其汲極、閘極和源極分別耦接至第三節點P、驅動訊號端ST(n)及電源電壓端VSS 。電晶體T11的汲極和閘極耦接至第二時脈訊號XCK，其源極耦接至第三節點P。電晶體T12的汲極、閘極和源極分別耦接至第一節點Q、第三節點P及該電源電壓端VSS 。電晶體T13的汲極、閘極和源極分別耦接至驅動訊號端ST(n)、該第三節點P及該電源電壓端VSS 。電晶體T14的汲極、閘極和源極分別耦接至輸出端 OUT(n)、第二時脈訊號XCK及電源電壓端VSS 。電晶體T15的汲極、閘極和源極分別耦接至第一節點Q、下一個移位暫存單元100(n+1)之一輸出端OUT(n+1)及電源電壓端VSS 。電晶體T16的汲極、閘極和源極分別耦接至輸出端OUT(n)、下一個移位暫存單元之一輸出端OUT(n+1)及電源電壓端VSS 。電晶體T19的汲極、閘極和源極分別耦接至第一節點Q、起始脈衝ST(0)及電源電壓端VSS 。下拉驅動模組110包含第十七電晶體T17以及第十八電晶體T18。電晶體T17的汲極與閘極耦接至第一時脈訊號CK，其源極耦接至第二節點K。電晶體T18的汲極耦接至第二節點K，其閘極耦接至第二時脈訊號XCK，其源極耦接至電源電壓端VSS 。
請一併參閱第4A圖以及第5圖，第5圖繪示本發明之各訊號以及節點之時序圖。在時段t0-t1期間，來自前二級移位暫存單元100(n-2)的輸出訊號端OUT(n-2)的輸出訊號脈衝處於高電壓準位，使得預下拉模組106之電晶體T1會開啟(turn on)導通電源電壓VSS ，所以節點Q(n)的電位會被下拉至低電壓準位VSS 。在時段t1-t2期間，第一時脈訊號CK處於低電壓準位，第二時脈訊號XCK處於高電壓準位。來自前一級移位暫存單元100(n-1)的驅動訊號端ST(n-1)的驅動訊號亦處於高電壓準位，使得電晶體T4會開啟(turn on)導通。此時節點Q的電位開始被拉高。在此同時，節點K輸出的電壓準位(亦即下拉驅動訊號)是低電壓準位，所以電晶體T5、T6、T7係關閉。
在時段t2-t3期間，第一時脈訊號CK處於高電壓準位，使得節點K輸出的電壓準位(亦即下拉驅動訊號)是高電壓準位，所以電晶體T5、T6、T7 係開啟導通。但是，節點Q(n)的電位會因為浮動(floating)之故，且因電容效應而隨著第一時脈訊號CK而跳升。當節點Q的電位跳升之後，電晶體T2和T3會被開啟導通第一時脈訊號CK，導致輸出端OUT(n)和驅動訊號端ST(n)輸出高電壓準位。其它電晶體的運作為本領域具有通常技術者所了解，在此不另贅述。
請注意，因為在t0-t1期間，節點Q(n)的電位被預下拉模組106下拉，所以先前技術中的突波會被大幅抑制。也就是說，對每一級的移位暫存單元100(n)而言，Q(n)的電位受到突波的影響降低，使得接下來電晶體T2、T3的電容耦合效應的影響也會大大降低。
請參閱第4B圖，第4B圖係是第二實施例之移位暫存單元400(n)之電路圖。第4B圖之移位暫存單元400(n)與第4A圖之移位暫存單元100(n)具有相同標號元件者，其操作原理一致，在此不另贅述。第4B圖之移位暫存單元400(n)與第4A圖之移位暫存單元100(n)的差別在於預下拉電路406另包含一第四端，該第四端耦接於移位暫存單元400(n+2)之一輸出端OUT(n+2)，用來於響應該移位暫存單元400(n+2)之一輸出訊號脈衝時，將第一節點Q之電位調整至電源電壓VSS 。較佳地，移位暫存單元400(n)另包含一再下拉電晶體T20。再下拉電晶體T20的汲極、閘極和源極則分別耦接於第一節點Q、移位暫存單元400(n+2)之一輸出端OUT(n+2)和電源電壓VSS 。
請參閱第6A圖，第6A圖是第三實施例之移位暫存單元200(n)之電路圖。移位暫存單元200(n)，其提升模組102包含一第二電晶體T2以及一第三電晶體T3。電晶體T3的汲極耦接於第一時脈訊號CK、其閘極耦接於第 一節點Q、其源極耦接於驅動訊號端ST(n)。而電晶體T2的汲極、閘極和源極分別耦接於第一時脈訊號CK、第一節點Q以及輸出端OUT(n)。提升驅動模組104包含一第四電晶體T4，其汲極和閘極耦接於前一級移位暫存單元200(n-1)之驅動訊號端ST(n-1)，其源極耦接於第一節點Q。預下拉模組206包含一第一電晶體T1。下拉模組208包含一第五電晶體T5、一第六電晶體T6、一第七電晶體T7、一第八電晶體T8、一第九電晶體T9、一第十電晶體T10、一第十一電晶體T11、一第十二電晶體T12、一第十三電晶體T13、一第十四電晶體T14、一第十五電晶體T15以及一第十六電晶體T16。電晶體T5的汲極、閘極以及源極分別耦接至提升模組102之第一節點Q、第二節點K及輸出端OUT(n)。電晶體T6的汲極、閘極和源極分別耦接至輸出端OUT(n)、第二節點K及該電源電壓端VSS 。電晶體T7的汲極、閘極和源極分別耦接至驅動訊號端ST(n)、第二節點K以及電源電壓端VSS 。電晶體T8的汲極、閘極和源極分別耦接至第二節點K、第一節點Q及電源電壓端VSS 。電晶體T9的汲極、閘極和源極分別耦接至一第三節點P、第一節點Q及電源電壓端VSS 。電晶體T10的汲極和閘極耦接至第二時脈訊號XCK，其源極耦接該第三節點P。電晶體T11的汲極、閘極和源極分別耦接至該第三節點P、該第一時脈訊號CK及該電源電壓端VSS 。電晶體T12的汲極、閘極和源極分別耦接至第一節點Q、第三節點P及前一級移位暫存單元之該驅動訊號端ST(n-1)。電晶體T13的汲極、閘極和源極分別耦接至該驅動訊號端ST(n)、該第三節點P及該電源電壓端VSS 。電晶體T14的汲極、閘極和源極分別耦接至該輸出端OUT(n)、第三節點P及該電源電壓端VSS 。電晶體T15的汲極、閘極和源極分別耦接至該第一節點Q、 下一個移位暫存單元之一輸出端OUT(n+1)及電源電壓端VSS 。電晶體T16汲極、閘極和源極分別耦接至該輸出端OUT(n)、下一個移位暫存單元之一輸出端OUT(n+1)及電源電壓端VSS 。下拉驅動模組210包含一第十七電晶體T17以及一第十八電晶體T18。電晶體T17的汲極與閘極耦接至該第一時脈訊號，其源極耦接至第二節點K。電晶體T18的汲極耦接至第二節點K，其閘極耦接至一第二時脈訊號，其源極耦接至電源電壓VSS 。
請注意，移位暫存單元200(n)與移位暫存單元100(n)的差異僅在於下拉模組的構造不同，但是兩者在輸出端OUT(n)、驅動訊號端ST(n)以及節點Q(n)的訊號時序與第5圖所示完全相同。易言之，在t0-t1期間，節點Q(n)的電位被預下拉模組206下拉，所以先前技術中的突波會被大幅抑制。也就是說，對每一級的移位暫存單元200(n)而言，Q(n)的電位受到突波的影響降低，使得接下來電晶體T2、T3的電容耦合效應的影響也會大大降低。
請參閱第6B圖，第6B圖係是第四實施例之移位暫存單元500(n)之電路圖。第6B圖之移位暫存單元500(n)與第6A圖之移位暫存單元200(n)具有相同標號元件者，其操作原理一致，在此不另贅述。第6B圖之移位暫存單元500(n)與第6A圖之移位暫存單元200(n)的差別在於預下拉電路506另包含一第四端，該第四端耦接於移位暫存單元500(n+2)之一輸出端，用來於響應該移位暫存單元500(n+2)之一輸出訊號脈衝時，將第一節點Q之電位調整至電源電壓VSS 。較佳地，移位暫存單元500(n)另包含一再下拉電晶體T20。再下拉電晶體T20的汲極、閘極和源極則分別耦接於第一節點Q、移位暫存單元500(n+2)之一輸出端OUT(n+2)和電源電壓VSS 。
請參閱第7圖，第7圖是第五實施例之移位暫存單元300(n)之電路圖。移位暫存單元300(n)的提升模組302包含一第二電晶體T2以及一第三電晶體T3。電晶體T3的汲極耦接於第一時脈訊號CK、其閘極耦接於第一節點Q、其源極耦接於驅動訊號端ST(n)。而電晶體T2的汲極、閘極和源極分別耦接於第一時脈訊號CK、第一節點Q以及輸出端OUT(n)。提升驅動模組304包含一第四電晶體T4，其汲極和閘極耦接於前一級移位暫存單元300(n-1)之驅動訊號端ST(n-1)，其源極耦接於第一節點Q。預下拉模組306的第一端耦接於第一節點Q、第二端耦接於每一移位暫存單元300(n)之前兩個移位暫存單元300(n-2)之輸出端OUT(n-2)、第三端耦接電源電壓端以接收電源電壓VSS 。預下拉模組306包含一第一電晶體T1。下拉模組308包含一第五電晶體T5、一第六電晶體T6、一第七電晶體T7、一第八電晶體T8、一第九電晶體T9、一第十電晶體T10以及一第十一電晶體T11。電晶體T5的汲極、閘極和源極分別耦接於前一級移位暫存單元300(n-1)之該驅動訊號端ST(n-1)、第二時脈訊號XCK、第一節點Q。電晶體T6的汲極、閘極和源極分別耦接至第一節點Q、起始脈衝ST(0)及電源電壓端VSS 電晶體T7的汲極、閘極和源極分別耦接至第一節點Q、第一時脈訊號CK及第二節點K。電晶體T8的汲極、閘極和源極分別耦接至第二節點K、第二時脈訊號XCK及電源電壓端VSS 。電晶體T9的汲極、閘極和源極分別耦接至第一節點Q、下一個移位暫存單元300(n+1)之一輸出端OUT(n+1)及該電源電壓端VSS 。電晶體T10的汲極、閘極和源極分別耦接至輸出端OUT(n)、第三節點P及電源電壓端VSS 。電晶體T11的汲極、閘極和源極分別耦接至該輸出端OUT(n)、下一個移位暫存單元之一輸出端OUT(n+1)及該電源電 壓端VSS 。下拉驅動模組310包含第十三電晶體T13、一第十四電晶體T14、一第十五電晶體T15以及一第十六電晶體T16。電晶體T13的汲極與閘極耦接至第一時脈訊號CK，其源極耦接至第四節點R。電晶體T14的汲極、閘極和源極分別耦接至第四節點R、輸出端OUT(n)及電源電壓端VSS 。電晶體T15的汲極、閘極和源極分別耦接至第一時脈訊號CK、第四節點R及第三節點P。電晶體T16的汲極、閘極和源極分別耦接至第三節點P、輸出端OUT(n)及電源電壓端VSS 。
請注意，移位暫存單元300(n)與移位暫存單元100(n)兩者在輸出端OUT(n)、驅動訊號端ST(n)以及節點Q(n)的訊號時序與第5圖所示完全相同。易言之，在t0-t1期間，節點Q(n)的電位被預下拉模組306下拉，所以先前技術中的突波會被大幅抑制。也就是說，對每一級的移位暫存單元300(n)而言，Q(n)的電位受到突波的影響降低，使得接下來電晶體T2、T3的電容耦合效應的影響也會大大降低。
相較於先前技術，本發明之移位暫存器在每一級移位暫存單元設有一預下拉模組，用來下拉來自每一級移位暫存單元之前二級每一級移位暫存單元的突波。如此一來，前二級移位暫存單元產生之突波就不會一級接一級的傳遞下去，故可避免畫素因誤判而發生誤充電的情形。
10‧‧‧液晶顯示器
12‧‧‧液晶顯示面板
14‧‧‧閘極驅動器
16‧‧‧源極驅動器
20、112‧‧‧像素
22‧‧‧電晶體
40‧‧‧突波
42‧‧‧輸出脈衝
100(n)‧‧‧移位暫存單元
200(n)‧‧‧移位暫存單元
300(n)‧‧‧移位暫存單元
50‧‧‧移位暫存器
T1-T18‧‧‧電晶體
102‧‧‧提升模組
CK‧‧‧第一時脈訊號
XCK‧‧‧第二時脈訊號
104‧‧‧提升驅動模組
106、206、306‧‧‧預下拉模組
OUT(n)‧‧‧輸出端
ST(n)‧‧‧驅動訊號端
108、208、308‧‧‧下拉模組
110、210、310‧‧‧下拉驅動模組
P、Q、K、R‧‧‧節點
第1圖係先前技術之液晶顯示器之功能方塊圖。
第2圖係先前技術之移位暫存器輸出之突波在多級傳送後之示意圖。
第3圖係本發明之移位暫存器之移位暫存單元之方塊圖。
第4A圖是第一實施例之移位暫存單元之電路圖。
第4B圖是第二實施例之移位暫存單元之電路圖。
第5圖繪示本發明之各訊號以及節點之時序圖。
第6A圖是第三實施例之移位暫存單元之電路圖。
第6B圖是第四實施例之移位暫存單元之電路圖。
第7圖是第五實施例之移位暫存單元之電路圖。
112‧‧‧像素
100(n)‧‧‧移位暫存單元
50‧‧‧移位暫存器
102‧‧‧提升模組
104‧‧‧提升驅動模組
106‧‧‧預下拉模組
108‧‧‧下拉模組
110‧‧‧下拉驅動模組

Claims (13)

  1. 一種移位暫存器，其包含：複數個移位暫存單元，該複數個移位暫存單元係以串聯的方式耦接，每一移位暫存單元係用來依據一第一時脈訊號、一第二時脈訊號以及該每一移位暫存單元之前一個移位暫存單元之一驅動訊號脈衝，在該每一移位暫存單元之一輸出端輸出一輸出訊號脈衝，每一移位暫存單元包含：一提升模組(pull-up module)，耦接於一第一節點，用來依據該第一時脈訊號，提供該輸出訊號脈衝，一提升驅動模組(pull-up driving circuit)，耦接於該第一節點，用來依據該每一移位暫存單元之前一個移位暫存單元之該驅動訊號脈衝，導通該提升模組；一預下拉模組(pre-pull-down circuit)，其包含一第一端、一第二端以及一第三端，該第一端耦接於該第一節點，該第二端耦接於該每一移位暫存單元之前兩個移位暫存單元之一輸出端，該第三端耦接一電源電壓端以接收一電源電壓，用來於響應該每一移位暫存單元之前兩個移位暫存單元之一輸出訊號脈衝時，將該第一節點之電位調整至該電源電壓；一下拉模組(pull-down module)，耦接於該第一節點和該第二時脈訊號，用來依據一下拉驅動訊號下拉該第一節點之電位至該電源電壓；以及 一下拉驅動模組，用來提供該下拉驅動訊號。
  2. 如申請專利範圍第1項所述之移位暫存器，其中該預下拉模組包含一第一電晶體，其汲極、閘極和源極分別耦接於該第一端、該第二端以及該第三端。
  3. 如申請專利範圍第2項所述之移位暫存器，其中該提升模組包含：一第三電晶體，其汲極耦接於該第一時脈訊號、其閘極耦接於該第一節點、其源極耦接於一驅動訊號端；以及一第二電晶體，其汲極、閘極和源極分別耦接於該第一時脈訊號、該第一節點以及該輸出端。
  4. 如申請專利範圍第3項所述之移位暫存器，其中該提升驅動模組包含一第四電晶體，其汲極和閘極耦接於前一級移位暫存單元之一驅動訊號端，其源極耦接於該第一節點。
  5. 如申請專利範圍第4項所述之移位暫存器，其中該下拉模組包含：一第五電晶體，其汲極、閘極以及源極分別耦接至該提升模組之該第一節點、一第二節點及輸出端；一第六電晶體，其汲極、閘極和源極分別耦接至該輸出端、該第二節點及該電源電壓端；一第七電晶體，其汲極、閘極和源極分別耦接至該驅動訊號端、該第二節點以及該電源電壓端；一第八電晶體，其汲極、閘極和源極分別耦接至該第二節點、該驅動訊號端及該電源電壓端；一第九電晶體，其汲極、閘極和源極分別耦接至一第三節點、前一個移 位暫存單元之一驅動訊號端及該電源電壓端；一第十電晶體，其汲極、閘極和源極分別耦接至該第三節點、該驅動訊號端及該電源電壓端；一第十一電晶體，其汲極和閘極耦接至第二時脈訊號，其源極耦接至該第三節點；一第十二電晶體，其汲極、閘極和源極分別耦接至該第一節點、該第三節點及該電源電壓端；一第十三電晶體，其汲極、閘極和源極分別耦接至該驅動訊號端、該第三節點及該電源電壓端；一第十四電晶體，其汲極、閘極和源極分別耦接至該輸出端、該第二時脈訊號及該電源電壓端；一第十五電晶體，其汲極、閘極和源極分別耦接至該第一節點、下一個移位暫存單元之一輸出端及該電源電壓端；以及一第十六電晶體，其汲極、閘極和源極分別耦接至該輸出端、該下一個移位暫存單元之輸出端及該電源電壓端；一第十九電晶體，其汲極、閘極和源極分別耦接至該第一節點、一起始脈衝及該電源電壓端。
  6. 如申請專利範圍第4項所述之移位暫存器，其中該下拉模組包含：一第五電晶體，其汲極、閘極以及源極分別耦接至該提升模組之該第一節點、一第二節點及該輸出端；一第六電晶體，其汲極、閘極和源極分別耦接至該輸出端、該第二節點及該電源電壓端； 一第七電晶體，其汲極、閘極和源極分別耦接至該驅動訊號端、該第二節點以及該電源電壓端；一第八電晶體，其汲極、閘極和源極分別耦接至該第二節點、該第一節點及該電源電壓端；一第九電晶體，其汲極、閘極和源極分別耦接至一第三節點、該第一節點及該電源電壓端；一第十電晶體，其汲極和閘極耦接至第二時脈訊號，其源極耦接該第三節點；一第十一電晶體，其汲極、閘極和源極分別耦接至該第三節點、該第一時脈訊號及該電源電壓端；一第十二電晶體，其汲極、閘極和源極分別耦接至該第一節點、該第三節點及前一級移位暫存單元之該驅動訊號端；一第十三電晶體，其汲極、閘極和源極分別耦接至該驅動訊號端、該第三節點及該電源電壓端；一第十四電晶體，其汲極、閘極和源極分別耦接至該輸出端、該第三節點及該電源電壓端；一第十五電晶體，其汲極、閘極和源極分別耦接至該第一節點、下一個移位暫存單元之一輸出端及該電源電壓端；以及一第十六電晶體，其汲極、閘極和源極分別耦接至該輸出端、下一個移位暫存單元之一輸出端及該電源電壓端。
  7. 如申請專利範圍第4項所述之移位暫存器，其中該下拉驅動模組包含：一第十七電晶體，其汲極與閘極耦接至該第一時脈訊號，其源極耦接 至該第二節點；以及一第十八電晶體，其汲極耦接至該第二節點，其閘極耦接至該第二時脈訊號，其源極耦接至該電源電壓端。
  8. 如申請專利範圍第4項所述之移位暫存器，其中該下拉模組包含：一第五電晶體，其汲極、閘極和源極分別耦接於前一級移位暫存單元之該驅動訊號端、該第二時脈訊號、該第一節點；一第六電晶體，其汲極、閘極和源極分別耦接至該第一節點、一起始脈衝及該電源電壓端；一第七電晶體，其汲極、閘極和源極分別耦接至該第一節點、該第一時脈訊號及該輸出端；一第八電晶體，其汲極、閘極和源極分別耦接至該輸出端、該第二時脈訊號及該電源電壓端；一第九電晶體，其汲極、閘極和源極分別耦接至該第一節點、下一個移位暫存單元之一輸出端及該電源電壓端；一第十電晶體，其汲極、閘極和源極分別耦接至該輸出端、一第三節點及該電源電壓端；以及一第十一電晶體，其汲極、閘極和源極分別耦接至該輸出端、下一個移位暫存單元之一輸出端及該電源電壓端。
  9. 如申請專利範圍第8項所述之移位暫存器，其中該下拉驅動模組包含：一第十三電晶體，其汲極與閘極耦接至該第一時脈訊號，其源極耦接至一第四節點；一第十四電晶體，其汲極、閘極和源極分別耦接至該第四節點、該輸 出端及該電源電壓端；一第十五電晶體，其汲極、閘極和源極分別耦接至該第一時脈訊號、該第四節點及該第三節點；以及一第十六電晶體，其汲極、閘極和源極分別耦接至該第三節點、該輸出端及該電源電壓端。
  10. 如申請專利範圍第1項所述之移位暫存器，其中該第一時脈訊號與該第二時脈訊號之相位相差180度。
  11. 如申請專利範圍第1項所述之移位暫存器，其係應用於一液晶顯示器。
  12. 如申請專利範圍第1項所述之移位暫存器，其中該預下拉模組另包含一第四端，該第四端耦接於該每一移位暫存單元之下兩個移位暫存單元之一輸出端，用來於響應該每一移位暫存單元之下兩個移位暫存單元之一輸出訊號脈衝時，將該第一節點之電位調整至該電源電壓。
  13. 如申請專利範圍第12項所述之移位暫存器，其中該預下拉模組另包含一再下拉電晶體，其汲極、閘極和源極分別耦接於該第一端、該第四端以及該第三端。
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