TWI392022B - Semiconductor device manufacturing apparatus and method - Google Patents

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Description

半導體裝置之製造裝置及方法
本發明是關於金屬氧化膜半導體電場電晶體(MOSFET)之製造中，用以形成高介電常數膜，並在高介電常數膜上堆積金屬電極材料之裝置及方法。更具體而言，在MOSEF中，實現降低高介電常數膜中之雜質及降低氧化膜換算膜厚值，並且用以提升高介電常數膜和金屬電極材料之界面特性之裝置及方法。再者，本發明關於適用於該方法之基板處理系統。
現在，金屬氧化膜半導體電場電漿體(MOSFET)是藉由閘極絕緣膜使用氧化矽膜、閘極電極使用多晶矽組合該些而被製造出。因關於製造半導體元件，有提升積體電路之性能的傾向，故半導體元件之設計規則漸漸被縮小。因此則要求閘極絕緣膜之薄層化。但是，在使用氧化矽膜之閘極絕緣膜中，對於薄層化有限度。即是，即是超過限度之薄層化最後產生增大高過容許範圍之洩漏電流的結果。
在此，研究適用介電常數高於氧化矽膜之閘極絕緣膜，如此之閘極絕緣膜被稱為高介電常數膜。於高介電常數膜使用閘極絕緣膜之時，閘極電極必須自多晶矽變更成金屬電極。該因為有以下所示之兩個理由之故。第1理由是因為多晶矽不適合大部份的高介電常數膜之故。第2理由 是當使用多晶矽時，在多晶矽和高介電常數膜之界面形成空乏區域，依此產生氧化膜換算膜厚(EOT)變大，電容下降之問題。
在此，針對氧化膜換算膜厚予以說明。不管閘極絕緣膜之種類，假設閘極絕緣膜材料為氧化矽膜，而將自閘極電容逆算所取得之絕緣膜之電性膜厚稱為氧化矽膜換算膜厚(EOT：Equivalent Oxide Thickness)。即是，將絕緣膜之介電常數設為ε h，將氧化矽膜之介電常數設為ε 0，將絕緣膜之厚度設為dh之時，氧化矽膜換算膜厚de則以下述式1表示。
〔式1〕de=dhx(ε 0/ε h)
上述式1是表示於閘極絕緣膜使用持有介電常數ε h大於氧化矽膜之介電常數ε 0大之材料時，氧化矽膜換算膜厚表示與較該閘極絕緣膜之膜厚更薄之氧化矽膜同等。並且，氧化矽膜之介電常數ε 0為3.9左右。因此，例如由ε h=39之高介電常數材料所構成之膜即使將其物理膜厚設為15nm，氧化矽膜換算膜厚(電膜厚)亦成為1.5nm，可以將閘極絕緣膜之電容值保持與1.5nm之氧化矽膜同等，並且明顯降低通道電流。
在現狀中，作為高介電常數膜形成技術，一般為使用以MO-CVD法、ALD法形成高介電常數膜之方法，或是 在氧化矽膜上使用該些手法形成金屬膜，並在大氣環境下施予熱處理，形成高介電常數膜之方法。再者，作為金屬電極形成技術，一般使用MO-CVD法、ALD法。
藉由上述手法於形成高介電常數膜和金屬電極之界面一定被曝露於大氣，在高介電常數膜和金屬電極之界面附著雜質，有對電性特性造成壞影響之問題。再者，於藉由CVD之時，因原料中含有碳，故因該雜質所產生之電性特性惡化也成為問題。
在專利文獻1中，作為提升高介電常數膜和金屬電極之界面特性之手段，舉出於形成高介電常數膜之後，不離開真空而搬運至金屬電極堆積室，形成金屬電極之方法。但是，專利文獻1關於在高介電常數膜形成製程中之熱處理階段中之氧環境控制，因無任何考量，故產生氧化膜換算膜厚值(EOT)變厚之問題。再者，在C-V曲線則有產生磁滯之問題。
如此一來，在高介電常數膜和金屬電極膜疊層構造形成中，要同時滿足降低該些膜界面之雜質和降低高介電常數膜中之雜質以及降低氧化膜換算膜厚值，則為研究對象。
專利文獻1：日本特開2006-237371
本發明之第1觀點為一種半導體製造裝置，具有裝載 鎖定室和搬運室和執行使用電漿之處理的處理室1和處理室2，在處理室2中，於排氣手段安裝有用以使氧分壓成為1×10-5 〔Pa〕以下之控制手段。
本發明之第1觀點之實施例中，半導體製造裝置可以又增設執行使用電漿之處理的處理室3。
本發明之第1觀點之實施例中，在半導體製造裝置之處理室2，具有氧氣系統導入管和基板加熱系統。
作為本發明之第1觀點之實施例，在半導體製造裝置中之處理室2中，具有對導入氧氣之設定流量，以±0.1%之精度控制之控制手段。
作為本發明之第1觀點之實施例，半導體製造裝置具有控制手段用以使裝載鎖定室、搬運室、處理室1、處理室2間或是裝載鎖定室、搬運室、處理室1、2、3間之一連串之製程不曝露於大氣而執行。
作為本發明之第1觀點之實施例，半導體製造裝置是將所製造之半導體裝置之界面之碳雜質量1×1020 atoms/cm3 以下。
本發明之第2觀點為一種連續形成高介電常數膜和金屬電極之方法，含有：在處理室1中使金屬膜堆積於氧化矽膜或是氮氧化矽膜之步驟1，在處理室2中使用在處理室1中所形成之金屬膜而形成高介電常數膜之步驟2，和在處理室1或是所增設之處理3中使金屬電極材料堆積於在處理室2中所形成之高介電常數膜上之步驟3之方法中，不曝露於大氣，連續性執行各步驟。
作為本發明之第2觀點之實施例，在上述步驟1中的堆積金屬膜之方法是在金屬原子難以產生氧化反應之環境中，以濺鍍法形成金屬膜。
作為本發明之第2觀點之實施例，所堆積之金屬膜含有由Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Si、Fe及Lu所構成之群中選擇出之1種或2種以上之金屬元素。
作為本發明之第2觀點之實施例，在上述步驟2中實施導入氧至處理室2之後的處理壓力為1×10-3 〔Pa〕以上10〔Pa〕以下。
作為本發明之第2觀點之實施例，上述步驟2同時執行氧導入和基板加熱，執行高介電常數膜形成。
作為本發明之第2觀點之實施例，上述步驟3中之金屬電極膜是以可導入氧、氮或是氧化亞氮或是氧、氮之堆積裝置，以反應性濺鍍法形成金屬電極膜。
作為本發明之第2觀點之實施例，上述步驟2中之金屬電極膜，藉由至少同時放電兩個以上之陰極，形成2元系統之金屬混合膜。
作為本發明之第2觀點之實施例，上述步驟3中之金屬電極膜含有由Zr、Hf、Ta、Ti、Al、Ru、Si、Ni、Pt、Ir、Er、Yb、La、Dy、Y、Gd、Co、W及C所構成之群中選擇出之1種或2種以上之金屬元素。
若藉由本發明，可以同時滿足降低高介電常數膜中之雜質以及使氧化膜換算膜厚值薄層化，降低高介電常數膜和金屬膜界面之雜質。
以下表示依據之高介電常數膜形成方法之一實施例之概略。首先，在例如由單晶矽所構成之基板上形成1nm至2nm以下之氧化矽膜。然後，藉由濺鍍法在1nm至2nm以下之氧化矽膜上形成0.1nm至0.7nm以下之金屬膜。所形成之金屬膜不離開真空搬運至氧分壓為1.0×10-8 〔Pa〕以下之熱處理室，在基板溫度900℃以下，以氧分壓1×10-3 〔Pa〕以上10〔Pa〕以下執行熱氧化處理，形成高介電常數膜。於形成高介電常數膜之後，不離開真空，將基板搬運至金屬膜堆積室，形成金屬電極膜。
於第1圖A表示用以執行該處理之半導體製造裝置構成圖，於第1圖B表示該處理之流程圖。如第1圖A所示般，半導體製造裝置100是由裝載鎖定室101、搬運室102、濺鍍裝置103、熱處理室104及控制手段106所構成，裝載鎖定室101、濺鍍裝置103及熱處理室104和搬運室12各藉由閘閥105而被區隔。半導體製造裝置100是被構成基板自裝載鎖定室101取放，配置於裝載鎖定室101之基板經搬運室102，自動被搬運至濺鍍裝置103及熱處理室104。
接著，針對第1圖B予以說明。首先在步驟1中，將 基板配置於裝載鎖定室101。在步驟2中，排氣裝載鎖定室101。在步驟3中，將基板從裝載鎖定室101經閘閥105搬運至搬運室102。在步驟4中，將基板從搬運室102經閘閥105搬入至濺鍍裝置103。在步驟5中，藉由公知之濺鍍法在被搬入至濺鍍裝置103之基板上形成金屬膜，形成金屬膜。將形成金屬膜之基板在步驟6中，自濺鍍裝置103經閘閥15，搬出至搬運室102。在步驟7中，將被搬出至搬運室102之基板經閘閥105，搬入至熱處理室104。在步驟8中，將被搬入至熱處理室104內之形成有金屬膜之基板予以熱氧化處理，形成氧化膜。在步驟9中，將形成有氧化膜之基板自熱處理室104經閘閥105，搬出至搬運室102。被搬出至搬運室102之基板是在步驟10中，經閘閥105被搬入至濺鍍裝置103。在步驟11中，在被搬入至濺鍍裝置103內之基板之氧化膜上，藉由公知之濺鍍法，形成金屬膜。將形成有該金屬膜之基板，在步驟12中，經閘閥105搬出至搬運室102。在步驟13中，將搬出至搬運室102之基板經閘閥105搬運至裝載鎖定室101。在步驟14中，將被搬運至裝載鎖定室101之基板取出至裝置外部，依此完成一連串之步驟。
第2圖為表示實施本發明之半導體製造裝置200之更具體之構造圖。裝載鎖定室201是藉由無圖式之閘閥，與搬運室202區隔，依此搬運室202與大氣阻隔。裝載鎖定室201具備自動基板搬運機構，可邊維持搬運室202之真空狀態，邊執行取放處理前、處理後之基板。搬運室202 不僅取放經裝載鎖定室201之基板，也發揮維持高真空狀態，不產生基板氧化或雜質污染，在濺鍍裝置203和熱處理室204之間執行自動搬運之功能。濺鍍裝置203經閘閥與搬運室202連接，熱處理室204也相同經閘閥與搬運室202連接。
第3圖為第2圖之熱處理室204之剖面圖。熱處理室300是由氧導入管302、熱電偶303、基板加熱機構304、渦輪分子泵305、基板支持器306所構成，以特定之處理條件充足配置在該基板支持器306上之基板301，並加熱處理。
第4圖為第2圖之濺鍍裝置203之剖面圖。濺鍍裝置400是由濺鍍氣體導入系統401、標靶(陰極)402、將DC電源供給至標靶402之DC電源403、快門404、基板支持器405及反應性氣體導入系統406所構成。基板407被配置在基板支持器405上，而被處理。
第5圖為表示依據本發明之原理而形成之高介電常數膜和金屬電極膜之疊層構造之圖式。501表示矽基板，502表示氧化矽膜，503表示金屬膜，504為表示金屬矽化物膜，505表示金屬電極膜。
第5圖A表示在基板501上形成氧化矽膜502之狀態。基板501是由具有例如(100)面方位之單晶矽所構成，並且摻雜磷，使用電阻值被控制在2~10Ω．cm之範圍者等。在本實施例中，基板501使用直徑200mm，P型單晶矽基板。
藉由RCA洗淨將該基板501表面予以洗淨，執行除去基板表面之金屬、有機物、灰塵、自然氧化膜等。接著，藉由洗淨將在表面露出清淨矽原子之基板501搬運至無圖式之急速熱氧化處理裝置，並在氧環境中，執行1000℃，形成氧化矽膜。當氧化矽膜厚度過厚時，因難以將氧化膜換算膜厚值抑制成較低，故膜厚值以1nm~2nm以下之膜厚為佳。在本實施例中，對於形成氧化矽膜，雖然使用熱氧化法，但亦可使用自由基氧化法等之取得良好矽界面的其他適當手段。依此，如第5圖A所示般，在基板501表面形成膜厚1.8nm之氧化矽膜502。
於形成氧化矽膜502之後，在第2圖所示之半導體製造裝置200之裝載鎖定室201，設置基板501，減壓至3.0×10-5 〔Pa〕之後，經維持超高真空狀態之搬運室202，搬運至DC磁控管濺鍍裝置203。
在本實施例中，濺鍍裝置203之標靶使用Hf，藉由濺鍍法在所搬運之氧化矽膜502上形成Hf膜503。濺鍍裝置203是以具有藉由濺鍍所形成之Hf膜503等之金屬膜難以產生氧化反應之環境為佳。以在基板501被搬運至濺鍍裝置203內之前，將濺鍍裝置203內排氣至超高真空狀態，具體而言減壓至1.0×10-6 〔Pa〕以下為佳。並且，執行濺鍍之裝置之方式除ECR濺鍍法之外，即使為DC磁控管法、RF磁控管法等之任何處理方式亦可。
濺鍍裝置203是如第4圖所示般，標靶402相對於基板407是傾斜被設置，可同時搭載多數標靶。並且，設置 基板407之基板支持器405為以任意旋轉數旋轉之機構。
接著，藉由反應性氣體導入系統406將20sccm流量之氬氣體導入至被減壓至1.0×10-6 〔Pa〕以下，將濺鍍裝置203室內壓力保持在0.02Pa。接著，自DC電源403施加100W之DC至標靶402而生成電漿，在自濺鍍氣體導入系統401所供給之氣體環境中，執行Hf原子之濺鍍。被濺鍍之Hf飛至與標靶對象之位置之基板407(501)方向，藉由堆積於氧化矽膜502上，形成Hf膜503。藉由該處理，如第5圖B所示般，在氧化矽膜502上形成膜厚0.5nm之Hf膜503。
之後，將形成Hf膜503之基板501經搬運室202搬運至熱處理室204內。此時，以堆積於基板501上之Hf膜503不被氧化之方式，搬運室202維持於超高真空狀態。基板501被搬運至熱處理室204內之前，熱處理室204內之氧分壓為10×10-8 Pa以下，即使氧之吸附性強的Hf膜503也不被氧化。
第3圖所示之熱處理室204之基板加熱機構304必須先設成所欲之設定溫度。在本實施例中，在設定成850℃之狀態下基板301(501)被搬運。所搬運之基板301(501)設置於基板支持器306之後，馬上藉由氧導入管302將氧導入至所欲壓力。在本實施例中，將10sccm之氧氣導入至熱處理室204，將熱處理室204室內壓力保持於0.1Pa，並且執行加熱氧化處理，如第5圖C所示般，形成Hf矽化物膜以當作金屬矽化物膜504。
之後，再次將基板501經搬運室202搬運至DC磁控管濺鍍裝置203。以不會產生所形成之Hf矽化物膜504之表面被氧化或是由於碳所引起之雜質而被污染之方式，搬運室202維持殘留氧極少之超高真空狀態。
基板501被搬運至濺鍍裝置203之後，藉由反應性氣體導入系統406，將20sccm之流量之氬氣和15sccm之氮氣當作氮化源同時導入至濺鍍裝置203內，將濺鍍裝置203內壓力保持於0.03Pa。接著，自DC電源403對標靶402施加1000W之DC而生成電漿，並執行構成標靶之Ti原子之濺鍍。因使用反應性氣體，故如第5圖D所示般，在金屬矽化物膜504上，形成TiN膜以當作金屬電極膜505。再者，為了形成TiON/TiN疊層膜或TiN/TiON疊層膜，可以導入氧以及氮氣再者氧化亞氮氣體。
第6圖A為表示使用依據本發明之方法而形成之高介電常數膜和金屬電極材料之疊層構造之靜電電容(μF/cm2 )對施加電壓(V)之變化特性的C-V特性之圖式。藉由該圖式，可知取得氧化膜換算膜厚值為1.1nm，磁滯之值為10mV以下之優良電性特性。
第6圖B為表示洩漏電流值Ig(A/cm2)對氧化膜換算膜厚(EOT)(nm)之變化特性之圖式。若藉由本發明時比較以往之構造氧化矽膜或多晶矽電極，可知可以降低5位數之洩漏電流值。
第7圖A為比較依據本發明所形成之疊層構造和形成Hf矽化物膜後暫時曝露於大氣之後形成TiN膜之疊層構 造之時的SIMS分析結果，表示碳濃度(atoms/cm3 )對基板深度(nm)之變化。(1)表示依據本發明所形成之疊層構造之分析結果，(2)表示形成Hf矽化物膜後暫時曝露於大氣之後形成TiN膜之疊層構造之分析結果。可知依據本發明而所形成之疊層構造比起於形成Hf矽化物膜之後暫時曝露於大氣之時之疊層構造，Hf矽化物膜和TiN膜之界面中之碳之峰值是被抑制成少1位數。
第7圖B為表示洩漏電流值(A/cm2)對氧化換算膜厚(EOT)(nm)之變化的圖式。(1)表示依據本發明而所形成之疊層構造之分析結果，(2)為表示大氣曝露時間5分鐘中之時的分析結果，(3)為表示大氣曝露時間1小時之時之分析結果，(4)為表示大氣曝露時間24小時之時之分析結果。由第7圖B可知由於大氣曝露時間長時期化，洩漏電流值雖然不怎變化，但是增加氧化膜換算膜厚值。
第7圖C為表示磁滯(mV)對大氣曝露時間(min)之變化特性之圖式。由第7圖C可知隨著大氣曝露時間長期化，增加磁滯之值。即是，藉由碳濃度抑制在1×1020 atoms/cm3 以下左右，可以提升電性特性。
在上述說明中，雖然針對TiN/HfSiO2 /Si構造予以說明，但是主旨並非限定於所成膜之金屬電極膜之種類或形成之金屬矽化物膜種。
開始基板501具有事先蒸鍍之薄SiO2 或是SiON層為佳。使用斜角PVD模組而蒸鍍在該膜上之材料是以Hf、 Ta、Zr等之耐熱金屬、HfN、TaN、TiN等之金屬氮化物、HfTa、HiTi等之金屬合金、HfSi等之金屬半導體合金、TaSiN等之金屬合金氮化物。可將該些2個以上之膜當作疊層構造予以蒸鍍。例如，為Hf/SiN/Hf、HfN/AlN/Hf等。通常Hf、Zr、Ti或是Ta當作金屬標靶402被使用。但是，亦可以使用其他金屬標靶402。於蒸鍍金屬半導體合金之時，半導體材料以Si為佳。
閘極材料即使為Ta、Ru、Hf等之金屬、TiN、HfN、TaN等之金屬氮化物、RuTa、HfTa等之金屬合金、HfSi等之金屬半導體合金、TaSiN等之金屬半導體合金氮化物或是該些膜所構成之疊層體，例如Hf/TaN/TiN、Ru/Ta/TaN亦可。
針對本發明內容，與以往技術比較，藉由以下敘述具體成果。為了由45nm技術點更前進至金屬-氧化物-半導體場效電晶體(MOSFETs)，不可欠缺金屬/High-K閘極疊層構造。藉由化學氣相蒸鍍(CVD)法所形成之金屬閘極及高介電常數膜藉由多數規則而被研究出。但是，報告出由於High-K薄膜內及金屬/High-K介電體界面內之殘留雜質，造成裝置性能下降而成為重大問題。例如，參照T.川原、K.鳥居、R.三橋、A.武藤、A.堀內、H.伊藤及H.北島：日本應用物體日誌43(2004)4129等。
以往藉由使用超薄物理性氣相蒸鍍(PVD)金屬層和SiO2 下層之間之固相界面反應(SPIR)，製造出高品質矽酸鹽閘極介電體之方法被證實。該藉由使用PVD生長金 屬層，比起CVD法，可以降低薄膜內之碳雜質。以往研究中之SPIR製程因在原來場所以外(ex-situ)執行，故無法正確控制界面，無法正確控制因大氣曝露所引起之雜質。
為了使界面和雜質效果明確，藉由本發明提案出原來場所之(in-situ)PVD法。in-situ PVD法是藉由SPIR形成High-K閘極介電體，連續性藉由使用群集工具之損傷濺鍍系統而形成金屬電極。藉由本發明，改善使用由in-situ PVD法所製造出之TiN/Hf矽化物疊層構造之最初形成閘極疊層構造的P型金屬/絕緣體/半導體場效電晶體(MISFETs)之裝置性能。
第8圖A為藉由in-situ PVD法(真空一貫)及大氣曝露PVD法(大氣曝露24小時)所製造出之TiN/Hf矽化物疊層構造之退火處理後之氧化膜換算膜厚值(EOT)(nm)-閘極洩漏電流(A/cm2 )曲線。第8圖A表示氮氣體環境中，在以處理時間30秒之條件下所取得之結果。(1)為藉由真空一貫PVD法所製造出之TiN/Hf矽化物疊層構造之退火處理後之氧化膜換算膜厚值(EOT)-閘極洩漏電流曲線，(2)為藉由大氣曝露PVD法所製造出之Ti/Hf矽化物疊層構造之退火處理後之氧化膜換算膜厚值(EOT)-閘極洩漏電流曲線。(a)表示在退火溫度500度執行退火之時之氧化膜換算膜厚值(EOT)及閘極洩漏電流之測量結果，(b)為表示在退火溫度700度執行退火之時之測量結果，(d)為表示在退火溫度1000度執行 退火之時之測量結果。比起大氣曝露PVD法，藉由真空一貫PVD法所製造出之疊層構造取得低1位數的高溫退火處理後之閘極洩漏電流。並且藉由真空一貫PVD法所製造出之TiN/Hf矽化物構造之耐熱性維持良好。
接著，第8圖B表示藉由in-situ法(真空一貫)及大氣曝露PVD法(大氣曝露24小時)所製造出之TiN/Hf矽化物疊層構造之退火處理後之退火溫度(℃)和平能帶電壓(V)之關係。第8圖B表示在氮氣環境中，在處理時間30秒之條件下所取得之結果。(1)表示藉由真空一貫PVD法所製造出之TiN/Hf矽化物疊層構造之退火處理後之平能帶電壓對退火溫度之變化，(2)表示藉由大氣曝露PVD法所製作出之TiN/Hf矽化物疊層構造之退火處理後之平能帶電壓對退火溫度之變化。其結果，取得真空一貫製程比起大氣曝露24小時製程，平能帶電壓之移動量少之結果。並且，藉由真空一貫PVD法所製造出之TiN/Hf矽化物疊層構造之耐熱性維持良好。
第9圖為藉由In-situ法(真空一貫)及大氣曝露PVD法(大氣曝露24小時)所製造出之TiN/Hf矽化物疊層構造之長期信賴性試驗之結果。(1)表示藉由真空一貫PVD法所製造出之TiN/Hf矽化物疊層構造之洩漏電流值(1×10-4 A)(左縱軸)對施加電壓時間(秒)之變化，(2)表示藉由大氣曝露PVD法所製造出之TiN/Hf矽化物疊層造之洩漏電流值(1×10-4 )(右縱軸)對施加電壓時間(秒)之變化。可知藉由In-situ法所製造出之 TiN/Hf矽化物疊層構造比藉由大氣曝露PVD法所製造出之TiN/Hf矽化物疊層構造，閘極洩漏電流之變化小。
結論證實為了製造TiN/Hf矽化物閘極疊層構造，藉由使用in-situ PVD法，比起藉由ex-situ PVD法及以往之CVD法所製造出之疊層構造，可以改善疊層構造之電性特性。並且，in-situ PVD法可以降低疊層構造之碳雜質。在1000度執行退火處理後，EOT值明顯上昇，但是可以改善平能帶電壓Vfb之移動量。
上述實施例並不限定本發明之範圍，根據本實施例之示範及暗示，實現本發明申請專利範圍之主題內容，可以適當變更上述諸實施例。
100‧‧‧半導體製造裝置
101‧‧‧裝載鎖定室
102‧‧‧搬運室
103‧‧‧濺鍍裝置
104‧‧‧熱處理室
105‧‧‧閘閥
106‧‧‧控制手段
200‧‧‧半導體製造裝置
201‧‧‧裝載鎖定室
202‧‧‧搬運室
203‧‧‧濺鍍裝置
204‧‧‧熱處理室
300‧‧‧熱處理室
302‧‧‧氧導入管
303‧‧‧熱電偶
304‧‧‧基板加熱機構
305‧‧‧渦輪分子泵
306‧‧‧基板支持器
400‧‧‧濺鍍裝置
401‧‧‧濺鍍氣體導入系統
402‧‧‧標靶
403‧‧‧DC電源
404‧‧‧快門
405‧‧‧基板支持器
406‧‧‧反應性氣體導入系統
407‧‧‧基板
501‧‧‧矽基板
502‧‧‧氧化矽膜
503‧‧‧金屬膜
504‧‧‧金屬矽化物膜
505‧‧‧金屬電極膜
第1圖A為依據本發明之半導體製造裝置之概略圖。
第1圖B為本發明之一實施例之流程圖。
第2圖為依據本發明之半導體製造裝置之構成圖。
第3圖為依據本發明之熱處理室之剖面圖。
第4圖為依據本發明之濺鍍裝置之剖面圖。
第5圖A為依據本發明之原理而所形成之高介電常數膜和金屬電極膜之疊層構造之概略圖。
第5圖B為依據本發明之原理而所形成之高介電常數膜和金屬電極膜之疊層構造之概略圖。
第5圖C為依據本發明之原理而所形成之高介電常數膜和金屬電極膜之疊層構造之概略圖。
第5圖D為依據本發明之原理而所形成之高介電常數膜和金屬電極膜之疊層構造之概略圖。
第6圖A為表示依據本發明之方法所取得之疊層構造之CV特性的圖式。
第6圖B為表示依據本發明之方法所取得之疊層造之洩漏電流值對氧化膜換算膜厚(EOT)之變化特性圖。
第7圖A為表示比較表示依據本發明之方法和大氣曝露之方法的解析結果圖。
第7圖B為表示比較表示依據本發明之方法和大氣曝露之方法的解析結果圖。
第7圖C為表示比較表示依據本發明之方法和大氣曝露之方法的解析結果圖。
第8圖A為表示比較表示依據本發明之方法和大氣曝露之方法的解析結果圖。
第8圖B為表示比較表示依據本發明之方法和大氣曝露之方法的解析結果圖。
第9圖為表示比較表示依據本發明之方法和大氣曝露之方法的解析結果圖。
100‧‧‧半導體製造裝置
101‧‧‧裝載鎖定室
102‧‧‧搬運室
103‧‧‧濺鍍裝置
104‧‧‧熱處理室
105‧‧‧閘閥
106‧‧‧控制手段

Claims (14)

  1. 一種半導體裝置之製造裝置，由裝載鎖定室(101)；執行電漿處理之第1處理室(103)和第2處理室(104)；經閘閥(105)連結該裝載鎖定室及第1和第2處理室之搬運室；移動被處理物之手段；及以在裝載鎖定室、該第1和第2處理室之間藉由閘閥之開關使被處理物通過該搬運室而在真空環境內移動之方式控制該移動手段，並且控制該第1和第2處理室之氣體壓力之控制裝置(106)所構成，其特徵為：該第1處理室包含使金屬膜堆積於氧化矽膜或是氮氧化矽膜上而形成被處理物之手段，該第2處理室包含將上述被處理物之金屬膜予以熱處理而形成高介電常數膜之手段，該控制手段藉由該移動手段使該第1處理室內之堆積金屬膜的被處理物經由該搬運室而在真空環境內搬運至該第2處理室，該控制手段是於該被處理物移動至該第2處理室之時，將該第2處理室之氧分壓控制在1×10-8 〔Pa〕以下，然後於將該被處理物之金屬膜予以熱處理之時，將氧分壓控制在1×10-3 〔Pa〕以上10〔Pa〕以下，上述第1處理室包含使金屬電極材料堆積在上述高介電常數膜而形成金屬電極膜之手段，從上述被處理物所製造之半導體裝置之上述高介電常數膜和上述金屬電極膜之界面的碳雜質量被設為1× 1020 atoms/cm3 以下。
  2. 如申請專利範圍第1項所記載之半導體裝置之製造裝置，其中，又對被處理物執行電漿處理之第3處理室經閘閥而連結於該搬運室。
  3. 如申請專利範圍第1項所記載之半導體裝置之製造裝置，其中，該控制裝置以±0.1%之精度控制朝該第2處理室導入之氧氣體之設定流量值。
  4. 如申請專利範圍第1項所記載之半導體裝置之製造裝置，其中，上述氧化矽膜或氮氧化矽膜具有1nm以上2nm以下之厚度。
  5. 如申請專利範圍第1項所記載之半導體裝置之製造裝置，其中，上述控制手段係於上述被處理物被移動至上述第2處理室之後開始氧導入。
  6. 一種半導體裝置之製造方法，為使用由裝載鎖定室(101)；執行電漿處理之第1處理室(103)和第2處理室(104)；及經閘閥(105)連結該裝載鎖定室及第1和第2處理室之搬運室所構成之半導體設備而製造半導體裝置之方法，其特徵為：在該第1處理室中使金屬膜堆積在氧化矽膜或氮氧化矽膜上而形成被處理物，在該第2處理室中將上述被處理物之金屬膜予以熱處理而形成高介電常數膜，使該第1處理室內之堆積金屬膜的被處理物經由該搬運室而在真空環境內搬運至該第2處理室， 於該被處理物移動至該第2處理室之時，將該第2處理室之氧分壓控制在1×10-8 〔Pa〕以下，然後於將該被處理物之金屬膜予以熱處理之時，將氧分壓控制在1×10-3 〔Pa〕以上10〔Pa〕以下，在上述第1處理室中，又使金屬電極材料堆積在上述高介電常數膜而形成金屬電極膜，從上述被處理物所製造之半導體裝置之上述高介電常數膜和上述金屬電極膜之界面的碳雜質量被設為1×1020 atoms/cm3 以下。
  7. 如申請專利範圍第6項所記載之半導體製置之製造方法，其中，金屬膜堆積是在金屬原子難以產生氧化反應之環境中，以濺鍍法形成金屬膜。
  8. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，上述金屬膜含有由Zr、Hf、Ta、Al、Ti、Nb、Sc、Y、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Si、Fe及Lu所構成之群中選擇出之1種或2種以上之金屬元素。
  9. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，同時執行上述氧導入和金屬膜加熱，構成形成高介電常數膜。
  10. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，上述金屬電極膜是導入含有氮之氣體而以反應性濺鍍法形成金屬電極膜。
  11. 如申請專利範圍第6項所記載之半導體裝置之製 造方法，其中，上述金屬電極膜至少同時放電2個以上之陰極，依此形成2元系統以上之金屬混合膜。
  12. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，上述金屬電極材料含有由Zr、Hf、Ta、Ti、Al、Ru、Si、Ni、Pt、Ir、Er、Yb、La、Dy、Y、Gd、Co、W及C所構成之群中選擇出之1種或2種以上之金屬元素。
  13. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，上述氧化矽膜或氮氧化矽膜具有1nm以上2nm以下之厚度。
  14. 如申請專利範圍第6項所記載之半導體裝置之製造方法，其中，上述控制手段係於上述被處理物被移動至上述第2處理室之後開始氧導入。
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