KR101409433B1 - 반도체 디바이스 제조방법 및 장치 - Google Patents
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Abstract
본 발명은 PVD 방법을 이용해 반도체 디바이스를 제조하고 등가의 산화물 두께를 늘리지 않고도 누설전류의 감소와 소정의 유효 일함수의 달성을 가능하게 하는 방법 및 장치를 제공한다. 본 발명의 실시예에서 반도체 디바이스 제조방법은
실리콘 산화막의 유전율보다 상대 유전율이 더 큰 절연막이 형성되는 기판을 준비하는 단계와, 절연막에 금속 질화막을 증착하는 단계를 포함한다. 금속 질화막을 증착하는 단계는 금속 타겟, 및 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점들로 배열된 자석기구에 의해 상기 금속 타겟의 표면 위에 형성된 커스프 자기장을 이용해 감압 처리챔버에서 스퍼터링 증착하는 단계이다.
실리콘 산화막의 유전율보다 상대 유전율이 더 큰 절연막이 형성되는 기판을 준비하는 단계와, 절연막에 금속 질화막을 증착하는 단계를 포함한다. 금속 질화막을 증착하는 단계는 금속 타겟, 및 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점들로 배열된 자석기구에 의해 상기 금속 타겟의 표면 위에 형성된 커스프 자기장을 이용해 감압 처리챔버에서 스퍼터링 증착하는 단계이다.
Description
본 발명은 고유전율 절연막과 금속 게이트 전극을 포함한 반도체 디바이스를 제조하는 방법 및 장치에 관한 것이다. 본 발명은 특히 MOSFETs(Metal Oxide Semiconductor Field Transistor) 성능을 향상시키기 위한 기술에 관한 것이다.
트랜지스터들의 소형화가 증진됨에 따라 진보된 CMOS(상보적 MOS) 디바이스 개발에 있어 폴리실리콘(Poly-Si) 전극의 공핍으로 인한 구동전류의 열화 및 게이트 절연막의 박막화로 인한 게이트 전류의 증가 문제에 직면하게 된다. 이를 대처하기 위해, 금속 게이트를 이용함으로써 전극의 공핍을 막고 고유전율 재료를 이용해 물리적 박막 두께가 더 큰 게이트 절연막을 형성함으로써 게이트 누설전류를 줄이기 위한 결합된 기술에 대한 연구가 진행 중이다. 순수한 금속, 금속 질화물, 실리사이드 재료 등이 금속 게이트 전극용 재료로서 연구된다. 어떤 재료가 사용되더라도, n형 MOSFETs 및 p형 MOSFETs의 임계전압(Vth)이 적절한 값으로 설정될 필요가 있다. 트랜지스터가 다결정 실리콘막으로 된 종래의 게이트 전극을 이용할 경우, 트랜지스터의 임계전압은 채널 영역에서 불순물 농도와 다결정 실리콘막에서 불순순물 농도에 의해 결정된다. 다른 한편으로, 트랜지스터가 금속 게이트 전극을 이용할 경우, 트랜지스터의 임계전압은 채널 영역에서 불순물 농도와 게이트 전극의 일함수에 의해 결정된다. ±0.5V 이하의 임계전압(Vth)을 갖는 CMOS 트랜지스터를 제조하기 위해, n형 MOSFETs용 게이트 전극은 4.6 eV 이하, 바람직하게는 4.4 eV 이하의 Si 중간갭의 일함수를 갖는 재료를 사용할 필요가 있고, p형 MOSFETs용 게이트 전극은 4.6 eV 이상, 바람직하게는 4.8 eV 이상의 Si 중간갭의 일함수를 갖는 재료를 사용할 필요가 있다. CVD(Chemical Vapor Deposition) 방법 또는 PVD(Physical Vapor Deposition) 방법 등이 이런 금속 게이트 전극을 형성하기 위한 수단으로 사용된다.
CVD 방법을 이용한 금속 게이트 전극을 형성하는 방법의 예에 대한 설명을 여기서 제공한다. 비특허문헌 1은 금속 게이트 전극을 형성하기 위해 CVD 방법을 이용하여 고효율 일함수(5.1 eV)와 등가의 산화물 두께(EOT)에 대한 양호한 누설전류(Jg) 특성을 달성하는데 성공한다. 그러나, 비특허문헌 2에 나타낸 바와 같이, 전극의 재료에 포함된 불순물로 인해 트랜지스터 특성이 열화되는 것으로 생각될 수 있다. 다른 한편으로, PVD 방법은 가능하게는 CVD 방법보다 소량의 불순물이 재료에 혼합되게 하나, 비특허문헌 3에 나타낸 바와 같이, CVD 방법과는 달리 누설전류 특성이 열화되고 소정의 유효 일함수를 얻을 수 없다는 문제가 있다. 이들 문제를 해결하기 위해, 특허문헌 1에 따르면 금속 질화물과 DC 스퍼터링 방법에 의한 절연막(산화물)의 표면 일부가 질화된 금속의 적층 구조를 갖는 전극을 형성함으로써 누설전류 특성이 향상된다고 한다. 그러나, 이 방법은 트랜지스터의 소형화 진보(32㎚ 이하의 게이트 길이)에 부적합하게 된다.
종래 기술의 문헌
특허문헌 1: 일본특허 공개공보 No. 2000-353674
비특허문헌 1: 에스. 사카시타 등(S . Sakashita et al.), "Low temperature divided CVD technique for TiN metal gate electrodes of p - MISFETs" Ext. Abstracts. International Conference on Solid State Devices and Materials, 2005, pp.854-858.
비특허문헌 2: 티. 카와하라 등(T . Kawahara et al.), "Effect of Hf Sources, Oxidizing Agents, and NHjAr Plasma on the Properties of HfA10x Films Prepared by Atomic Layer Deposition" Jpn. J. Appl. Phys. 43 No. 7A (2004) 4129 - 4134.
비특허문헌 3 : 케이. 나카지마 등(K. Nakajima et al.), "Work Function Controlled Metal Gate Electrode on Ultrathin Gate Insulators " Symp. VLSI Tech 1999
본 발명의 목적은 PVD 방법을 이용해 소정의 유효 일함수를 달성하고 등가의 산화물 두께를 증가시키지 않고도 누설전류를 줄일 수 있는 반도체 디바이스를 제조하는 방법 및 장치를 제공하는 것이다.
상술한 목적을 달성하기 위해, 본 발명의 제 1 태양은 실리콘 산화막의 유전율보다 유전율이 상대적으로 더 큰 절연막이 형성되는 기판을 준비하는 단계와; 절연막에 금속 질화막을 증착하는 단계를 포함하는 반도체 디바이스 제조방법으로서, 금속 질화막을 증착하는 단계는 금속 타겟, 및 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점들로서 배열된 구조에 의해 상기 금속 타겟의 표면 위에 형성된 커스프 자기장을 이용해 감압 처리챔버에서 스퍼터링 증착하는 단계이며, 처리챔버에 질소가스를 포함한 가스를 도입하고 커스프 자기장에 의해 질소 플라즈마를 형성함으로써 금속 질화막이 형성되는 반도체 디바이스 제조방법이다.
본 발명의 제 2 태양은 반도체 기판에 고유전율 절연막을 형성하는 단계와; 고유전율 절연막에 제 1 금속 질화층을 형성하는 단계와, 제 1 금속 질화층에 실리콘 층을 형성하는 단계와; 적어도 고유전율 절연막, 제 1 금속 질화층, 및 마스크로 사용된 실리콘층으로 반도체 기판에 소스 영역과 드레인 영역을 형성하는 단계와; 소스 영역 및 드레인 영역이 형성된 반도체 기판에 층간 절연막을 형성한 후 실리콘층을 노출시키게 상기 층간 절연층의 일부를 제거하는 단계와; 고유전율 절연막 위의 실리콘층을 제거하고 이로써 트렌치 구조를 형성하는 단계와; 상기 트렌치 구조의 내부를 덮는 식으로 제 2 금속 질화물층을 형성하는 단계를 포함하는 반도체 디바이스 제조방법으로서, 제 1 금속 질화물층을 형성하는 단계와 제 2 금속 질화물층을 형성하는 단계 중 적어도 하나는 금속 타겟, 및 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점들로서 배열된 구조에 의해 타겟의 표면 위에 형성된 커스프 자기장을 이용해 감압 처리챔버에서 스퍼터링 증착하는 단계이며, 처리챔버에 질소가스를 포함한 가스를 도입하고 커스프 자기장에 의해 질소 플라즈마를 형성함으로써 금속 질화막이 형성되는 반도체 디바이스 제조방법이다.
본 발명의 제 3 태양은 반도체 기판상에 제 1 MOS 트랜지스터를 형성하기 위한 영역 및 상기 제 1 MOS 트랜지스터의 전도도에 반대되는 전도도 타입을 갖는 제 2 MOS 트랜지스터를 형성하기 위한 영역에 고유전율 절연막을 형성하는 단계와; 상기 고유전율 절연막에 순차적으로 금속 질화물층과 실리콘층을 형성하는 단계와; 적어도 고유전율 절연막, 제 1 금속 질화층, 및 마스크로 사용된 실리콘층으로 반도체 기판에 소스 영역과 드레인 영역을 형성하는 단계와; 소스 영역 및 드레인 영역이 형성되는 반도체 기판에 층간 절연막을 형성한 후, 실리콘층을 노출시키게 상기 층간 절연막의 일부를 제거하는 단계와; 고유전율 절연막 위의 실리콘층을 제거하고 이로써 트렌치 구조를 형성하는 단계와; 트렌치 구조의 내부를 덮는 식으로 순차적으로 탄탈륨 질화막과 티타늄 질화막을 형성하는 단계와; 제 1 MOS 트랜지스터를 형성하기 위한 영역에 트렌치 구조의 하단부를 덮고 있는 티타늄 질화막과 탄탈륨 질화막의 일부를 제거하는 단계와; 트렌치 구조 내부를 덮는 식으로 티타늄과 알루미늄을 포함한 합금층을 형성하는 단계와; 트렌치 구조의 내부를 덮는 식으로 합금층에 알루미늄막을 형성하는 단계를 포함하고, 금속 질화물층, 티타늄 질화막, 탄탈륨 질화막 중 적어도 하나는 금속 타겟, 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점으로서 배열된 구조에 의해 타겟의 표면 위에 형성된 커스프 자기장, 및 상기 커스프 자기장에 의해 형성된 질소 플라즈마를 이용해 감압 처리챔버에 도입된 질소함유 가스로 수행되는 스퍼터링 방법에 의해 형성되는 반도체 디바이스 제조방법이다.
본 발명의 제 4 태양은 진공처리챔버와; 상기 진공처리챔버에 제공되고 금속 타겟을 보유할 수 있는 제 1 전극과; 기판을 보유할 수 있는 기판 홀더를 갖는 제 2 전극과; 처리챔버에 질소가스함유 가스를 도입하도록 형성된 가스도입노즐과, 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 식으로 복수의 마그네틱피스들이 격자점들로 배열되고, 타겟이 제 1 전극에 배치될 때 타겟의 표면 위로 커스프 자기장을 형성하도록 구성된 자석기구와; 제 1 전극에 연결된 DC 전원과; 상기 DC 전원으로부터 직류 전압이 중첩되는 고주파 전원을 제 1 전극에 공급하도록 구성된 제 1 고주파 전원과; 고주파 전력을 제 2 전극에 공급하도록 구성된 제 2 고주파 전원을 구비하는 금속질화물층 형성장치이다.
본 발명은 소정의 유효 일함수를 달성하고 EOT 증가 없이 누설전류 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 소자의 구조의 횡단면을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 금속 질화막을 형성하는 공정에 사용되는 처리장치를 도시한 개략도이다.
도 3은 타겟전극(제 1 전극) 면에서 본 본원의 실시예에 따른 자석기구를 도시한 평면도이다.
도 4는 본 발명의 실시예에 따른 소자의 누설전류와 EOT 간의 관계를 도시한 그래프이다.
도 5는 본 발명의 실시예에 따른 소자의 유효 일함수 값을 나타낸 그래프이다.
도 6은 본 발명의 실시예에 따른 처리장치의 전자 온도와 플라즈마 밀도 간의 관계를 도시한 그래프이다.
도 7a는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 7b는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 7c는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 8은 본 발명의 제 1 실시예의 공정의 일부를 수행하기 위한 디바이스를 도시한 개략도이다.
도 9a는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9b는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9c는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9d는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9e는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9f는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9g는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 10은 본 발명의 제 1 및 제 2 실시예 각각의 과정을 일부를 수행하기 위한 장치를 도시한 개략도이다.
도 11a는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11b는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11c는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11d는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11e는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11f는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 금속 질화막을 형성하는 공정에 사용되는 처리장치를 도시한 개략도이다.
도 3은 타겟전극(제 1 전극) 면에서 본 본원의 실시예에 따른 자석기구를 도시한 평면도이다.
도 4는 본 발명의 실시예에 따른 소자의 누설전류와 EOT 간의 관계를 도시한 그래프이다.
도 5는 본 발명의 실시예에 따른 소자의 유효 일함수 값을 나타낸 그래프이다.
도 6은 본 발명의 실시예에 따른 처리장치의 전자 온도와 플라즈마 밀도 간의 관계를 도시한 그래프이다.
도 7a는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 7b는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 7c는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 8은 본 발명의 제 1 실시예의 공정의 일부를 수행하기 위한 디바이스를 도시한 개략도이다.
도 9a는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9b는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9c는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9d는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9e는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9f는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 9g는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 10은 본 발명의 제 1 및 제 2 실시예 각각의 과정을 일부를 수행하기 위한 장치를 도시한 개략도이다.
도 11a는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11b는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11c는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11d는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11e는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 11f는 본 발명의 제 3 실시예에 따른 반도체 장치 제조 공정을 도시한 도면이다.
도 1의 금속 절연체 반도체 구조(Metal Insulator Semiconductor structure, MIS) 커패시터 소자를 예로 들어, 소정의 유효 일함수를 달성하고 EOT에 따른 누설전류 특성을 향상시킬 수 있는 본 발명에 따른 금속 질화막의 실시예에 대해 설명한다.
도 1에 도시된 바와 같이, 게이트 전극으로 이용되는 티타늄 질화막(3)이 실리콘 산화막과 게이트 절연막으로서 이용되는 고유전율막인 HfSiO막(2)을 상단면에 갖는 p형 실리콘 기판(1)에 형성된다.
게이트 절연막으로 사용되는 고유전율 재료는 SiO2보다 상대적으로 유전율이 더 큰 재료이다(3.9). 이런 재료의 예로는 금속 산화물, 금속 실리케이트, 질소도입 금속 산화물, 및 질소도입 금속 실리케이트를 포함한다. 질소도입된 고유전율막은 바람직하게는 게이트 절연막의 결정을 억제하고 이로써 소자의 신뢰도를 향상키는 면에서 게이트 절연막이다. Hf 또는 Zr은 바람직하게는 박막의 내열 속성과 박막내 고정된 전하들의 억제 면에서 고유전율 재료에 포함된 금속이다. 또한, 고유전율 재료로서, Hf 또는 Zr 및 Si를 포함한 금속 산화물 또는 상기 금속 산화물에 질소를 더 추가함으로써 형성된 금속 산질화물이 바람직하며, HfSiO 또는 HfSiON이 더 바람직하다. 또한, 실리콘 산화막 및 이에 적층된 고유전율막이 이 실시예에서 게이트 절연막으로서 사용되나, 게이트 절연막은 이에 국한되지 않는다; 대안으로, 고유전율 절연막이 유일하게 사용될 수 있거나, 실리콘 산질화막 및 이에 적층된 고유전율막이 사용될 수 있다.
게다가, 게이트 전극으로 사용되는 금속 질화막은 Ti, Ta, W, 및 Al로 구성된 그룹에서 선택된 금속 원소들 중 하나 또는 적어도 2개를 포함하는 것이 바람직하다.
도 2는 본 발명의 실시예에 따른 티타늄 질화막을 형성하는 공정에 사용되는 장치를 도시한 개략도이다. 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 제조장치(100)는 상부전극(401)과 하부전극(301)을 갖는 챔버(201)를 포함한다. 챔버(201)는 진공처리용기로서 사용되고 챔버(201)에 공기를 배출시키도록 구성된 진공배기챔버(410)에 연결되고 자동압력 컨트롤러(APC)(431)가 제공되는 배기부(205)를 갖는다. 또한, 챔버(201)에 상부전극(401)과 하부전극(301)이 제공된다. 고주파 전원(102)과 DC 상부전극 전원(103)이 매칭 박스(101)를 통해 상부전극(401)에 연결된다. 하부전극용 고주파전원(305)이 매칭 박스(304)를 통해 하부전극(301)에 연결된다.
챔버(201)는 실질적으로 원주형이며, 실질적으로 디스크형 상부벽(천장벽(202)), 실질적으로 원주형 측벽(203), 실질적으로 디스크형 하단벽(204)을 포함한다. 압력 게이지(430)(가령, 다이어프램 게이지)가 챔버(201)내 측벽(203) 부근에 제공된다. 압력 게이지(430)는 자동압력 컨트롤러(431)에 전기 연결되고 챔버(201)내 압력을 자동 제어하도록 구성된다.
상부전극(401)은 상부벽(202), 자석기구(405), 타겟전극(제 1 전극)(402), 절연체(404), 및 실드(403)를 포함한다. 자석기구(405)가 상부벽(202) 아래에 제공되고, 타겟전극(402)이 자석기구(405) 아래에 제공된다. 또한, 절연체(404)가 타겟전극(402)과 챔버(201)의 측벽을 서로 절연시킬뿐만 아니라 챔버(201)내에서 타겟전극(402)을 보유하도록 설계된다. 더욱이, 실드(403)가 절연체(404) 아래에 제공된다. 부수적으로, 타겟전극(402)은 매칭박스(101)를 통해 상부전극의 고주파 전원(102) 및 DC 전원(103)에 연결된다. 타겟전극(402)의 주요 부분들은 Al, SUS, 및 Cu와 같은 비자기 금속을 포함한다. 기판(306)에 박막을 형성하는데 필요한 타겟 재료(미도시)가 진공 측의 타겟전극(402)에 배치될 수 있다. 또한, 상부전극(401)과 타겟전극(402)에 파이핑이 형성된다. 상부전극(401)과 타겟전극(402)은 파이핑을 통해 냉각재가 흐르게 함으로써 냉각될 수 있다.
상술한 타겟으로, 가령 Ti, Ta, W, 및 Al으로 구성된 그룹에서 선택된 금속 원소들 중 하나 또는 적어도 2개를 포함한 타겟을 이용할 수 있다.
자석기구(405)는 자석 지지판(407); 상기 자석 지지판(407)에 의해 지지된 복수의 마그네틱피스들(406); 및 상기 복수의 마그네틱피스들(406)의 최외주측에 배치된 자기장 조절용 자성체(408)를 포함한다. 자석기구(405)는 타겟 재료의 중심축 주위로 미도시된 회전 메카니즘에 의해 회전될 수 있음에 유의하라. 복수의 마그네틱피스들(406)은 서로 인접하고 타겟전극(402) 위에서 타겟전극(402)의 표면과 나란히 배열된다. 플라즈마를 한정하기 위한 인접 마그네틱피스들(406)에 의해 근접 포인트-커스프(point-cusp) 자기장(411)이 형성된다. 자기장 조절용 자성체(408)는 외주측에 위치된 마그네틱피스들(406)의 타겟전극(402)을 부분적으로 겹치게 뻗어 있다. 이 구성으로, 타겟전극(402)와 실드(403) 간의 갭에 자기장 강도가 감소(컨트롤)될 수 있다.
하부전극(301)은 스테이지 홀더(302); 냉각/가열장치(412); 하단벽(204); 및 제 2 전극 절연체(303)를 포함한다. 스테이지 홀더(302)는 기판(306)을 배치하기 위한 장치이며, 스테이지 홀더(302) 내부에 냉각/가열장치(412)가 제공된다. 제 2 전극 절연체(303)는 스테이지 홀더(302)와 챔버(201)의 하단벽(204)을 서로 전기 절연시키고 이들을 지지하기 위한 장치이다. 또한, 하부전극용 고주파전원(305)이 매칭박스(304)를 통해 스테이지 홀더(302)에 연결된다. 미도시되었으나, 상부전극을 갖는 정전흡착장치가 스테이지 홀더(302)에 제공되고, 단전극이 DC 전원(미도시)에 연결되며; 미도시되었으나, 복수의 가스분출노즐 및 기판 온도를 측정하기 위해 기판온도 게이지가 기판(306)의 온도를 제어하기 위해 가스(가령 Ar과 같은 불활성 가스)가 기판(306) 후면에 제공되도록 스테이지 홀더(302)에 형성되는 것에 유의하라.
소정의 가스, 가령 아르곤과 같은 처리가스를 챔버(201)내에 공급하기 위한 복수의 가스도입노즐(409)이 챔버(201)에 제공된다.
도 3을 참조로 자석기구(405)의 형태를 상세히 설명한다. 도 3은 타겟전극(402)측에서 본 자석기구(405)의 평면도이다. 도 3에 도시된 바와 같이, 환형 자기장 조절 자성체(408)와 상기 환형 자기장 조절 자성체(408)의 내주 영역에 배치된 마그네틱피스들(406)이 자석지지판(407)에 의해 지지된다. 여기, 도 3에서, 참조번호(403a)는 실드(403)의 내직경을 나타내고, 복수의 작은 원들은 각각의 마그네틱피스들(406)의 외곽선을 나타낸다. 또한, 마그네틱피스들(406)은 형태와 자속밀도가 같다. 더욱이, 문자 N 및 S는 타겟전극(402) 측에서 본 마그네틱피스들(406)의 극을 나타낸다.
마그네틱피스들(406)은 격자점을 각각 구성하는 식으로 (X 및 Y 방향으로) 정방격자 형태의 (5㎜ 내지 100㎜ 사이 범위로) 실질적으로 균일한 간격으로 배열되며, 인접한 2개의 마그네틱피스들(406)은 극성이 서로 반대이다. 다른 한편으로, X 및 Y 방향으로 배열된 임의의 4개 마그네틱피스들(406)에 의해 형성된 사변형(tetragon)에서, 대각선 방향으로 인접한 매 2개의 마그네틱피스들(406)은 극성이 같다. 다시 말하면, 서로 인접한 임의의 4개의 마그네틱피스들(406)이 포인트-커스프 자기장(411)을 형성한다. 부가적으로, 마그네틱피스들(406)은 육각형 격자 형태로 또는 단위 격자를 형성하는 한 임의의 다른 형태로 배열될 수 있다.
각 마그네틱피스(406)는 통상적으로 높이가 2㎜ 보다 크고, 정방형 또는 원형 횡단면을 갖는다. 마그네틱피스(406)의 직경, 높이 및 재료는 공정 적용에 따라 적절히 설정될 수 있다. 반도체 제조장치(100)의 상부전극(401)에 고주파 전력의 공급시, 정전용량 커플링 방식에 의해 플라즈마가 발생된다. 폐쇄형 포인트-커스프 자기장(411)이 발생된 플라즈마에 작용한다. 달리 표현하면, 포인트-커스프 자기장(411)을 발생하기 위한 구성을 이용하기 때문에, 본 발명의 실시예는 통상의 마그네트론 스퍼터링에 의해 형성된 밀도보다 더 큰 밀도의 플라즈마 형성을 가능하게 한다.
환형 자기장 조절 자성체(408)는 연장되게 타겟전극(402) 측에 외주측에 위치된 마그네틱피스들(406)을 부분적으로 겹치도록 제공된다. 이 구성으로, 타겟전극(402)과 실드(403) 간의 갭에서 자기장 세기가 감소(컨트롤)될 수 있다. 환형 자기장 조절 자성체(408)는 재료가 타겟전극(402)과 실드(403) 간의 갭에서 자기장 세기를 컨트롤할 수 있는 한 임의의 재료로 제조될 수 있다. 예컨대, SUS(430)과 같은 고자기침투율의 재료가 바람직하다. 마그네틱피스들(406)과 환형 자기장 조절 자성체(408)가 겹치는 영역을 조절함으로써 자석기구(405)에서 자기장이 조절될 수 있다. 다시 말하면, 마그네틱피스들(406)과 환형 자기장 조절 자성체(408)가 겹치는 영역을 조절함으로써 최외주를 포함한 전체 타겟전극(402)을 스퍼터링하는데 필요한 자기장을 제공하고, 타겟전극(402)과 실드(403) 간의 갭에서 자기장 세기를 조정할 수 있다.
본 발명의 실시예에서, Ti 금속 타겟이 타겟으로 사용된다; 기판 온도는 30℃로 설정된다; Ti 타겟 전력은 1500W로 설정된다; 고주파 전력에 중첩되는 DC 전압은 350V로 설정된다. Ar이 불활성 가스로 사용되므로, 공급되는 Ar 양은 70 sccm(Standard Cubic Centimeter per Minutes)으로 설정되고, 공급되는 질소함유 반응성 가스량은 30 sccm으로 설정되며, Ar 및 질소함유 반응성 가스는 20 Pa로 조절된 후, TiN막(3)이 10㎚ 두께로 증착된다. sccm = 입방센티미터로 표현되는 0℃ 1 기압에서 분당 제공되는 가스의 체적 유량 = 1.69 x 10-3 Pa ·m3/s ( 0℃). 여기서, 고주파 전원의 주파수는 상기 압력 하에서 포인트-커스프 자기장의 사용하에서 고밀도 플라즈마를 형성하기 위해 바람직하게는 10 MHz에서 100MHz 범위, 더 바람직하게는 40 MHz에서 60MHz 범위에 있다.
다음, 리소그래피 기술과 RIE(반응성 이온 에칭) 기술이 TiN 박막(3)을 소정 크기로 처리하고 이에 따라 소자를 형성하는데 사용된다.
연이어, EOT와 같은 전기 특성들, 누설전류(Jg) 특성들, 및 유효 일함수를 C-V 측정 및 I-V 측정에 의해 평가하였다. 이에 대해, 유효 일함수는 일반적으로 게이트 절연막 및 게이트 전극에 C-V 측정에 의해 얻은 평평한 대역으로부터 발견되고, 절연막에 고정 전하들, 경계면에 형성된 쌍극자, 게이트 전극 자체의 일함수 외에 페르미 준위 피닝(pinning) 등에 영향받는다. 따라서, 유효 일함수는 게이트 전극을 구성하는 재료 자체의 "일함수"와 다르다. 도 4 및 도 5는 본 발명의 실시예에 의해 형성된 TiN 전극을 포함한 소자의 전기 특성을 측정함으로써 얻은 결과를 나타낸다. 여기서, 전기 특성들은 증착할 때의 상태에서 측정되었다. 이 점에서, "증착할 때의 상태"는 TiN 전극이 형성된 상태를 나타낸다. 도 4는 본 발명의 실시예에 의해 형성된 TiN 전극과 DC 마그네트론 스퍼터링(이하 종래 방법이라 함)에 의해 형성된 TiN의 EOT-Jg 특성을 나타낸 것이다. 본 발명의 실시예에 의해 형성된 TiN 전극의 누설전류(Jg)는 종래 방법에 의해 형성된 TiN 전극의 자리수에 비해 대략 세자리수가 감소된 것을 도 4로부터 확인할 수 있다. 다음, 도 5는 종래 방법에 의해 형성된 TiN 전극의 유효 일함수 값과 본 발명의 실시예에 의해 형성된 TiN 전극의 유효 일함수 값을 도시한 것이다. 종래 방법에 의해 형성된 TiN 전극의 유효 일함수 TiN 전극은 4.6 eV인 반면, 본 발명의 실시예에 의해 형성된 TiN 전극을 갖는 소자의 유효 일함수는 5.0 eV 이상의 큰 값을 나타낸다는 것을 도 5로부터 알 수 있다. 유효 일함수의 이런 값은 p형 MOSFETs에 적합하다.
도 6은 도 3에 도시된 자석기구(405)에 의해 발생된 자기장내 기판 부근 위치에서 타겟전극(402)에 인가된 전력에 해당하는 전자 온도와 플라즈마 밀도 간의 관계를 도시한 것이다. 타겟전극(402)에 인가된 전력이 1500W일 경우, 전자 온도는 약 2.5 eV인 한편, 플라즈마 밀도는 1 × 1011/㎤ 이상인 것을 도 6으로부터 알 수 있다. 고밀도 플라즈마에 의해 형성된 질소 이온 또는 질소 래디컬들이 효율적으로 High-k 막에 입사하여, High-k 막이 개질(改質)된다. 이 현상은 EOT에서의 증가 없이 누설전류에서의 향상을 가능하게 하는 것으로 여겨진다. 다시 말하면, 본 발명의 실시예에 따라, PVD가 포인트-커스프 자기장(411)을 발생하도록 구성된 자석기구(405)를 이용해 수행되기 때문에, 질소 이온 또는 질소 래디컬이 High-k 막에 효율적으로 입사될 수 있으며, 이는 EOT를 높이지 않고도 누설전류를 줄일 수 있게 한다.
또한, 포인트-커스프 자기장(411)은 격자 형태로 연속으로 배열된 4변형의 각 코너에 해당하는 위치들에 배열되고 측방향으로 서로 인접한 각 4변형의 매 2개 마그네틱피스들이 서로 반대되는 극성들을 갖는 식으로 배열되는 마그네틱피스들에 의해 형성되고, 포인트-커스프 자기장(411)의 크기는 배열된 마그네틱피스들(406)에 따라 정해진다. 그러나, 본 발명의 실시예에 따르면, 고주파 전력이 타겟전극(402)에 인가되므로, 도 6에 도시된 바와 같이, 심지어 고정된 자기장인 포인트-커스프 자기장(411)에 고주파 전기장의 작용에 의해 플라즈마 밀도를 바꿀 수 있다.
더욱이, Ti 타겟의 스퍼터링율(sputtering yield)과 불활성 가스인 아르곤과 반응성 가스인 질소의 체적 유량 간의 관계를 평가한 결과로서, 타겟 표면의 질화로 인해 야기된 스퍼터링율의 감소율이 질소 체적 유량/(질소 체적유량 + 아르곤 체적 유량)이 0.05 이상인 영역에서 최대인 것이 확인되었다.
상기 검증은 향상된 EOT-Jg 특성 및 소정의 유효 일함수가 본 발명의 실시예에 의해 형성된 TiN 전극을 갖는 소자에 의해 얻을 수 있음을 나타낸다. 질소/(질소+아르곤) = 0.3 및 20 Pa의 조건 하에서 형성된 TiN 막이 실시예에 사용되었으나, 상기 막은 이에 한정되지 않고, 압력이 2 Pa 내지 100 Pa 범위에 있고 질소/(질소+아르곤) = 0.05 이상인 조건 하에 형성된 TiN 박막이 그 영향을 충분히 발휘할 수 있다. 압력이 2 Pa 이하이면, 누설전류가 악화된다; 한편, 압력이 100 Pa 이상이면, 누설전류가 높아지나, 박막형성 속도가 극적으로 감소되어 대량생산 성능이 열화된다.
(제 1 실시예)
도면을 참조로 본 발명의 제 1 실시예를 상세히 설명한다. 도 7a 내지 도 7c는 본 발명의 제 1 실시예에 따른 반도체 디바이스 제조방법의 공정을 도시한 도면이다. 먼저, 도 7a에 도시된 바와 같이, STI(Shallow Trench Isolation) 기술에 의해 형성된 소자분리영역(502)이 실리콘 기판(501)의 표면에 제공된다. 연이어, 1.0㎚ 두께의 실리콘 열산화막이 소자 분리되는 실리콘 기판(501)의 표면에 열산화방법에 의해 형성된다. 그런 후, 실리콘 기판(501)이 도 8에 도시된 클러스터 툴(600)에 두어진다. 도 8에서, 실리콘 기판(501)이 먼저 로드락 챔버(road lock chamber)(605)로부터 챔버(601)로 전달되고, 그런 후 0.5㎚에서 0.7㎚ 두께의 Hf가 스퍼터링 방법에 의해 실리콘 기판(501)에 증착된다. 다음, Hf가 형성된 실리콘 기판(501)이 이송 챔버(604)를 통해 기판이 대기에 노출되지 않게 하여 챔버(602)로 전달된 후, Hf를 실리콘 산화막에 확산시키도록 0.1 Pa의 산소 부분압의 분위기 하에서 900℃에서 1분간 어닐링 처리된다. 이로써, 실리콘 산화막과 HfSiO 막의 적층 구조를 갖는 게이트 절연막(503)이 형성된다. 연이어, 게이트 절연막(503)이 형성된 실리콘 기판(501)은 상기 기판이 대기에 노출되지 않게 하여 챔버(603)에 전달된다. 그런 후, 질소 체적 유량 및 아르곤 체적 유량의 혼합비가 질소 가스/(질소 가스+아르곤 가스)≥0.05를 만족하도록 조절되고 Ti 타겟을 이용한 도 2에 상세히 도시된 처리 장치에서, TiN 막(504)이 PVD 방법에 의해 10㎚의 두께로 기판에 증착된다. 본 발명에 따른 게이트 전극 형성방법을 이용해 연속으로 절연막과 게이트 전극의 조합을 형성함으로써, 절연막과 게이트 전극 간의 인터페이스에 불순물의 진입을 억제하고 소정의 누설전류와 유효 일함수를 얻을 수 있다. 다음, 20㎚ 두께의 실리콘층(505)이 형성된 후, 최종 발생한 기판의 일부가 리소그래피 기술과 RIE 기술에 의해 게이트 전극에 처리된 후, 이온 주입이 도 7b에 도시된 바와 같이 마스크로 사용된 게이트 전극과 함께 자기정합적으로 확대확산영역(506)을 형성하도록 수행된다. 게다가, 도 7c에 도시된 바와 같이, 실리콘 질화막과 실리콘 산화막이 순차적으로 증착된 후, 이들은 게이트 측벽(507)을 형성하도록 다시 에칭된다. 이 상태에서, 이온 주입이 다시 수행되고, 활성화 어닐링을 통해, 소스/드레인 확산층(508)이 형성된다. 제조된 소자의 전기 특성을 평가한 결과, EOT 및 누설전류의 열화 없이 p형 MOSFETs에 적합한 유효 일함수(4.9 eV 이상)가 얻어진 것을 확인하였다.
더욱이, 동일한 효과가 게이트 절연막으로서 CVD 방법에 의해 증착된 HfSiO막으로부터 얻어진 것이 확인되었다. 또한, HfSiO를 증착시키고 그런 후 상기 증착된 HfSiO가 래디컬 질화처리되게 함으로써 형성된 HfSiON막이 게이트 절연막으로 사용될 때 동일한 효과가 얻어진 것이 확인되었다. 더욱이, ZrSiO, ZrSiON, HfZrSiO, 및 HfZrSiON으로 구성된 그룹에서 선택된 Zr을 포함한 재료가 게이트 절연막으로서 사용될 경우에 동일한 효과가 얻어진 것이 확인되었다. 상술한 바와 같이, 본 발명의 효과는 실시예에서 MIPS형 게이트 전극으로 형성된 MOSFET 소자에서도 또한 얻어진 것이 확인되었다.
(제 2 실시예)
아래의 도면을 참조로 본 발명의 제 2 실시예를 설명한다. 도 9a 내지 9g는 본 발명의 제 2 실시예에 따른 반도체 제조방법의 공정을 도시한 도면들이다. 먼저, 도 9a에 도시된 바와 같이, STI 기술에 의해 형성된 소자분리영역(702)이 실리콘 기판(701)의 표면에 제공된다. 연이어, 1.0㎚ 두께의 실리콘 열산화막(703)이 소자 분리되는 실리콘 기판(701)의 표면에 열산화방법에 의해 형성된 후, HfO2로 제조된 고유전율막(704)이 CVD 방법, ALD 방법 또는 스퍼터링 방법에 의해 2.0㎚ 두께로 형성됨으로써, 고유전율막을 포함한 고유전율 게이트 절연막(705)이 형성된다.
다음, 두께 2.0㎚ 의 티타늄 질화막(706)이 제 1 실시예와 동일한 방법에 의해 고유전율 게이트 절연막(705)에 형성된 후, 100㎚ 두께의 실리콘막(707)이 CVD 방법 또는 스퍼터링 방법에 의해 형성된다.
연이어, 도 9b에 도시된 바와 같이, 고유전율 게이트 절연막(705), 티타늄 질화막(706) 및 실리콘막(707)이 리소그래피 및 RIE 기술에 의해 처리된 후, 확대확산영역(708)을 형성하도록 이온 주입이 수행된다. 다시 말하면, 소스 및 드레인 영역이 마스크로서 사용되는 적어도 고유전율 게이트 절연막(705), 티타늄 질화막(706) 및 실리콘막(707)으로 형성된다. 또한, 도 9c에 도시된 바와 같이, 실리콘 질화막 또는 실리콘 산화막이 CVD 방법에 의해 증착된 후 측벽(709)을 형성하도록 에칭된다. 이 상태에서, 활성화 어닐링을 통해 다시 이온 주입이 수행되고, 소스/드레인 확산층(710)이 형성된다. 다음, 도 9d에 도시된 바와 같이, 실리콘 산화막, 실리콘 질화막 등으로 형성된 층간절연막(711)이 CVD 방법으로 제조된 기판에 형성된다. 그런 후, 층간절연막(711)의 상부면은 도 9d에 도시된 바와 같이 실리콘막(707)을 노출시키도록 CMP(Chemical Mechanical Polishing) 방법에 의해 연마되어 평평해진다. 그 후, 도 9e에 도시된 바와 같이, 트렌치 구조(712)를 형성하도록 습식 또는 건식 에칭에 의해 실리콘막(707)이 제거된다.
다음, 도 9f에 도시된 바와 같이, 본 발명의 실시예에 따른 스퍼터링 방법을 이용한 도 10의 클러스터 툴을 이용해, 트렌치 구조(712)를 갖는 기판이 챔버(902)로 전달되고 거기서 기판에 탄탈륨 질화물이 형성된다. 연이어, 탄탈륨 질화물이 형성된 기판은 기판이 대기에 노출되게 하지 않고도 챔버(901 또는 903)에 전달되며, 거기서 티타늄 질화막이 기판에 형성되어 금속 질화물로 제조된 게이트 전극(713)을 형성한다. 그 후, 게이트 전극(713)이 형성된 기판은 상기 기판이 대기에 노출되게 하지 않게 챔버(905)에 전달되며, 거기서 W 또는 Al과 같이 통상의 배선 재료로 사용된 금속 재료로 트렌치 구조(712)가 체워진 후, 게이트 전극(714)을 형성하도록 에칭백(etch-back) 또는 CMP 기술에 의해 충진재가 평평해진다(도 9g).
제조된 소자의 유효 일함수, EOT, 및 누설전류 특성을 측정한 결과, 누설전류 값은 줄어들고 본 발명에 따른 금속 질화층을 형성하는 방법을 이용해 EOT를 증가시키지 않고도 p형 MOSFETs에 적합한 유효 일함수(4.6 eV 이상)가 얻어진 것이 확인되었다. 더욱이, HfSiO막이 고유전율 가스 절연막으로 사용될 경우 동일한 효과가 얻어진 것이 확인되었다.
(제 3 실시예)
아래의 도면을 참조로 본 발명의 제 3 실시예를 설명한다. 도 11a 내지 11f는 본 발명의 제 3 실시예에 따른 반도체 제조방법의 공정을 도시한 도면들이다. 이 예에서, 제 2 실시예에서의 "트렌치 구조 형성단계"는 해당 MOSFET에 적합한 유효 일함수를 달성하는 금속 게이트 전극을 형성하기 위해 제 1 영역인 n형 MOSFETs을 형성하기 위한 영역과 제 2 영역인 p형 MOSFETs을 형성하기 위한 영역 각각에 수행된다.
도 11a에 도시된 바와 같이, 트렌치 구조(801 및 802)가 제 2 실시예와 동일한 방법을 이용해 n형 MOSFETs을 형성하는 제 1 영역 및 p형 MOSFETs을 형성하는 제 2 영역에 각각 형성된다.
다음, 도 11b에 도시된 바와 같이, 본 발명에 따른 스프터링 방법을 이용해 탄탈륨 질화막(803)과 티타늄 질화막(804)이 트렌치 구조의 내부를 덮도록 형성된다. 연이어, 리소그래피 기술 및 에칭 기술을 이용해 n형 MOSFETs을 형성하기 위핸 제 1 영역에 트렌치 구조(801)의 하단부를 구성하는 탄탈륨 질화막과 티타늄 질화막의 일부가 제거된다. 이 예에서, 티타늄 질화막은 황산, 과산화수소, 및 물의 혼합 용액을 이용한 습식 에칭에 의해 제거되는 반면, 탄탈륨 질화막은 Ar 플라즈마 에칭에 의해 제거된다. 도 11d에 도시된 바와 같이, 본 발명의 실시예에 따른 스퍼터링 방법을 이용한 도 10의 클러스터 툴을 이용해, 티타늄 질화막(804)이 형성된 기판이 챔버(904)로 전달되고, 거기서 티타늄 및 알루미늄 합금을 포함한 금속 합금막(805)이 기판에 형성된다.
그런 후, 도 11e에 도시된 바와 같이, 금속 합금막(805)이 형성된 기판이 챔버(905)로 전달되며, 상기 챔버에서 스퍼터링 방법을 이용해 막형성이 수행되며 거기서 알루미늄으로 제조된 금속막(806)이 트렌치 구조의 내부를 채우도록 수행된 후 CMP 기술을 이용해 평평해지며, 이로써 도 11에 도시된 구조가 형성된다. 알루미늄으로 제조된 금속막을 형성하는 단계에서 기판 온도를 300℃ 에서 400℃ 범위로 설정함으로써, 티타늄 및 알루미늄으로 제조된 금속합금막(805)에 포함된 알루미늄이 적어도 n형 MOSFETs을 형성하는 영역에서 티타늄 질화막(800)에 확산되고, 이로써 n형 MOSFETs에 적합한 유효 일함수를 달성할 수 있음에 유의하라. 다른 한편으로, p형 MOSFETs을 형성하는 영역에서, 탄탈륨 질화막과 티타늄 질화막이 알루미늄의 확산을 저지하며, 이로써 p형 MOSFETs에 적합한 유효 일함수를 달성할 수 있다.
제조된 소자의 유효 일함수, EOT, 및 누설전류 특성을 측정한 결과, 누설전류 값이 줄어들며 본 발명에 따른 금속 질화층을 형성하는 방법을 이용해 EOT를 증가시키지 않고도 각각의 MOSFETs에 적합한 유효 일함수(n형 MOSFETs에 대해서는 4.4 eV 이하 p형 MOSFETs에 대해서는 4.6 eF 이상)가 얻어진 것이 확인되었다. 더욱이, HfSiO막이 고유전율 게이트 절연막으로서 사용될 경우 동일한 효과가 얻어진 것이 확인되었다.
Claims (9)
- 실리콘 산화막의 유전율보다 유전율이 상대적으로 더 큰 절연막이 형성되는 기판을 준비하는 단계와,
절연막에 금속 게이트 전극으로서 금속 질화막을 증착하는 단계를 포함하는 반도체 디바이스 제조방법으로서,
금속 질화막을 증착하는 단계는 금속 타겟, 및 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점들로서 배열된 구조에 의해 상기 금속 타겟의 표면 위에 형성된 커스프 자기장을 이용해 감압 처리챔버에서 스퍼터링 증착하는 단계이며, 처리챔버에 질소가스를 포함한 가스를 도입하고 커스프 자기장에 의해 질소 플라즈마를 형성함으로써 금속 질화막이 형성되는 반도체 디바이스 제조방법. - 제 1 항에 있어서,
금속 질화막은 Ti, Ta, W 및 Al로 구성된 그룹에서 선택된 금속 원소들 중 하나 또는 적어도 2개를 포함하는 반도체 디바이스 제조방법. - 제 1 항에 있어서,
금속 질화막을 증착하는 단계에서, 압력이 2 Pa 내재 100 Pa 사이 범위로 설정되는 반도체 디바이스 제조방법. - 제 1 항에 있어서,
가스는 아르곤 가스를 더 포함하고, 금속 질화막을 증착하는 단계에서, 막증착시 질소/(질소+아르곤) 체적 유량율이 0.05 이상인 반도체 디바이스 제조방법. - 제 1 항에 있어서,
매칭 회로를 통해 고주파 전력을 금속 타겟이 놓인 전극에 공급할 수 있는 고주파 전원이 전극에 연결되고, 전극에 공급되는 고주파 전력의 주파수는 10 MHz 내재 100 MHz 사이 범위에 있는 반도체 디바이스 제조방법. - 제 5 항에 있어서,
직류 전압을 공급하도록 형성된 DC 전원이 전극에 연결되고, 상기 직류 전압이 고주파 전력에 중첩되는 반도체 디바이스 제조방법. - 반도체 기판에 고유전율 절연막을 형성하는 단계와,
고유전율 절연막에 금속 게이트 전극으로서 제 1 금속 질화층을 형성하는 단계와,
제 1 금속 질화층에 실리콘 층을 형성하는 단계와,
적어도 고유전율 절연막, 제 1 금속 질화층, 및 마스크로 사용된 실리콘층으로 반도체 기판에 소스 영역과 드레인 영역을 형성하는 단계와,
소스 영역 및 드레인 영역이 형성된 반도체 기판에 층간 절연막을 형성한 후 실리콘층을 노출시키게 상기 층간 절연층의 일부를 제거하는 단계와,
고유전율 절연막 위의 실리콘층을 제거하고 이로써 트렌치 구조를 형성하는 단계와,
상기 트렌치 구조의 내부를 덮는 식으로 제 2 금속 질화물층을 형성하는 단계를 포함하는 반도체 디바이스 제조방법으로서,
제 1 금속 질화물층을 형성하는 단계와 제 2 금속 질화물층을 형성하는 단계 중 적어도 하나는 금속 타겟, 및 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점들로서 배열된 구조에 의해 타겟의 표면 위에 형성된 커스프 자기장을 이용해 감압 처리챔버에서 스퍼터링 증착하는 단계이며, 처리챔버에 질소가스를 포함한 가스를 도입하고 커스프 자기장에 의해 질소 플라즈마를 형성함으로써 금속 질화막이 형성되는 반도체 디바이스 제조방법. - 반도체 기판상에 제 1 MOS 트랜지스터를 형성하기 위한 영역 및 상기 제 1 MOS 트랜지스터의 전도도에 반대되는 전도도 타입을 갖는 제 2 MOS 트랜지스터를 형성하기 위한 영역에 고유전율 절연막을 형성하는 단계와,
상기 고유전율 절연막에 금속 게이트 전극으로서 금속 질화물층과 실리콘층을 순차적으로 형성하는 단계와,
적어도 고유전율 절연막, 제 1 금속 질화층, 및 마스크로 사용된 실리콘층으로 반도체 기판에 소스 영역과 드레인 영역을 형성하는 단계와,
소스 영역 및 드레인 영역이 형성되는 반도체 기판에 층간 절연막을 형성한 후, 실리콘층을 노출시키게 상기 층간 절연막의 일부를 제거하는 단계와,
고유전율 절연막 위의 실리콘층을 제거하고 이로써 트렌치 구조를 형성하는 단계와,
트렌치 구조의 내부를 덮는 식으로 순차적으로 탄탈륨 질화막과 티타늄 질화막을 형성하는 단계와,
제 1 MOS 트랜지스터를 형성하기 위한 영역에 트렌치 구조의 하단부를 덮고 있는 티타늄 질화막과 탄탈륨 질화막의 일부를 제거하는 단계와,
트렌치 구조 내부를 덮는 식으로 티타늄과 알루미늄을 포함한 합금층을 형성하는 단계와,
트렌치 구조의 내부를 덮는 식으로 합금층에 알루미늄막을 형성하는 단계를 포함하고,
금속 질화물층, 티타늄 질화막, 탄탈륨 질화막 중 적어도 하나는 금속 타겟, 마그네틱피스들 중 인접한 2개가 서로 반대 극성을 갖는 이런 격자형태로 복수의 마그네틱피스들이 격자점으로서 배열된 구조에 의해 타겟의 표면 위에 형성된 커스프 자기장, 및 상기 커스프 자기장에 의해 형성된 질소 플라즈마를 이용해 감압 처리챔버에 도입된 질소함유 가스로 수행되는 스퍼터링 방법에 의해 형성되는 반도체 디바이스 제조방법. - 삭제
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US10672653B2 (en) | 2017-12-18 | 2020-06-02 | International Business Machines Corporation | Metallic interconnect structures with wrap around capping layers |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010030123A1 (en) | 2000-01-21 | 2001-10-18 | Jianming Fu | Sputtering method utilizing an extended plasma region |
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Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5505647A (en) | 1993-02-01 | 1996-04-09 | Canon Kabushiki Kaisha | Method of manufacturing image-forming apparatus |
JP3159097B2 (ja) * | 1997-01-10 | 2001-04-23 | 日新電機株式会社 | 成膜方法 |
US6001741A (en) * | 1998-04-15 | 1999-12-14 | Lucent Technologies Inc. | Method for making field effect devices and capacitors with improved thin film dielectrics and resulting devices |
JP4018843B2 (ja) | 1999-06-11 | 2007-12-05 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP2001152332A (ja) * | 2000-09-11 | 2001-06-05 | Hitachi Ltd | スパッタデポジション装置 |
JP4614578B2 (ja) | 2001-06-01 | 2011-01-19 | キヤノンアネルバ株式会社 | スパッタ成膜応用のためのプラズマ処理装置 |
JP4931939B2 (ja) * | 2006-03-09 | 2012-05-16 | アプライド マテリアルズ インコーポレイテッド | 半導体デバイスを形成する方法 |
US7678710B2 (en) | 2006-03-09 | 2010-03-16 | Applied Materials, Inc. | Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system |
US7857946B2 (en) | 2007-04-26 | 2010-12-28 | Canon Anelva Corporation | Sputtering film forming method, electronic device manufacturing method, and sputtering system |
WO2008149446A1 (ja) | 2007-06-07 | 2008-12-11 | Canon Anelva Corporation | 半導体製造装置および方法 |
US8148275B2 (en) | 2007-12-27 | 2012-04-03 | Canon Kabushiki Kaisha | Method for forming dielectric films |
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CN102439697B (zh) | 2009-04-03 | 2015-08-19 | 应用材料公司 | 高压rf-dc溅射及改善此工艺的膜均匀性和阶梯覆盖率的方法 |
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010030123A1 (en) | 2000-01-21 | 2001-10-18 | Jianming Fu | Sputtering method utilizing an extended plasma region |
WO2009157186A1 (ja) | 2008-06-24 | 2009-12-30 | キヤノンアネルバ株式会社 | 磁場発生装置及びプラズマ処理装置 |
Also Published As
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