TWI388977B - 微處理器、積體電路以及選擇性基底偏壓方法 - Google Patents

Description

微處理器、積體電路以及選擇性基底偏壓方法

本發明主要關於一種於微處理器晶粒(die)提供基底偏壓(substrate biasing)以減低次臨界漏電流(sub-threshold leakage)，特別係有關於一種選擇性提供基底偏壓至微處理器上之功能區塊之裝置與方法，以減低電力消耗(power consumption)及最小化功能區塊內之裝置基底之雜訊。

因互補式金氧半導體(Complementary Metal-Oxide Semiconductor，以下簡稱CMOS)電路比其他類型的積體電路(integrated circuit，以下簡稱IC)較為密集(dense)且其消耗的電力較少，所以CMOS技術已成為於積體電路中之數位電路設計的主流(dominant style)。CMOS電路係由N型通道金氧半導體(n-channel metal-oxide-semiconductor，以下簡稱NMOS)與P型通道金氧半導體p-channel metal-oxide-semiconductor，以下簡稱PMOS)共同組成，根據設計、比例(scale)、材質(material)及製程(process)之不同，NMOS與PMOS分別具有一臨界電壓(此指閘極對源極之電壓)。由於積體電路設計及製造技術不斷發展，操作電壓及裝置尺寸也隨之降低。65微米(nanometer，nm)製程為應用於大量CMOS半導體製程之先進光蝕刻技術(lithographic process)且更有益於超大型積體電路(very large scale integrated circuit，以下簡稱VLSI) 之製造，如微處理器等。隨著裝置尺寸與電壓位準的減少，每個裝置的通道長度與氧化層厚度(oxide thickness)也跟著減少。製造業者已改用具有較低臨界電壓之閘極材質以增加次臨界漏電流(sub-threshold leakage current)。當閘極對源極之電壓低於CMOS裝置之臨界電壓時，次臨界漏電流流經汲極(drain)與源極(source)之間。許多傳統電路之每個CMOS的基底介面(或為井區或基底接點(bulk tie/connection))係耦接於對應之一電力線(例如PMOS基底接點耦接於核心電壓VDD，NMOS基底接點耦接於參考電壓VSS)。在此類傳統結構，次臨界漏電流在動態環境(如正常操作期間)下可佔總耗電力的約30%或是以上之比例。

通常需要積體電路操作於低電力模式(low power mode)(如睡眠模式或冬眠(hibernation)模式)與儘可能地減少電力消耗。於低電力模式期間，偏壓產生器(bias generator)或電荷幫浦(charge pump)以與供應電力不同之電壓位準來偏壓裝置之基底。偏壓產生器可提供於晶片上或晶片外(off chip)。另一種情況，偏壓產生器將PMOS的基底接點之電壓提升至高於電壓VDD之電壓並將NMOS的基底接點的電壓降低至低於參考電壓VSS之電壓。這樣的基底偏壓明顯減少於低電力模式下之次臨界電壓漏電流，藉以保存電力總量。然而，在大型積體裝置(如微處理器)並不經常要求整個裝置操作於低電力模式。當微處理器的部分元件未使用時，需要降低此部分元件之次臨界漏電 流，這是現有技術急需解決的問題。

有鑑於此，根據一實施例之一種微處理器，包括：第一電源供應節點、功能區塊、第一基底偏壓導線、第一充電節點、第一選擇電路及基底偏壓電路。第一電源供應節點，提供第一核心電壓。功能區塊具有複數電力模式，包括一或多個半導體裝置與繞線於功能區塊之第一基底偏壓導線以及第一基底偏壓導線耦接至少一半導體裝置之基底接點。第一選擇電路，於功能區塊於低電力模式時耦接第一基底偏壓導線至第一充電節點以及於功能區塊為全電力模式時箝制第一基底偏壓導線至第一電源供應節點。基底偏壓電路，於功能區塊於低電力模式時充電第一充電節點至相對於第一核心電壓之第一偏移電壓之第一基底偏壓。

第一選擇電路可包括耦接於第一電源供應節點及第一基底偏壓導線之間之半導體裝置或是第一選擇電路選擇性地致能於第一基底偏壓導線與第一充電節點之間之半導體裝置。基底偏壓電路之控制裝置可控制第一選擇電路。第一選擇電路可包括用以控制半導體裝置之位準移位電路，可確保每個半導體裝置為不導通。功能區塊可包括用以箝制第一基底偏壓導線之額外的箝位裝置。位準移位電路與緩衝器可控制箝位裝置。功能區塊可包括第二基底偏壓導線，其中微處理器可包括第二充電節點與第二選擇電路。基底偏壓電路可包括偏壓產生器，偏壓產生器將第 一充電節點充電，以使得第一充電節點相對於第一核心電壓具有一正電壓偏移，以及當功能區塊於低電力模式，偏壓產生器將第二充電節點充電，以使得第二充電節點相對於第二核心電壓具有一負電壓偏移。

根據本發明之一實施例所述之一種積體電路包括基底、功能區塊、第一基底偏壓導線與第二基底偏壓導線、供應半導體提供核心電壓與參考電壓以及基底偏壓電路。

根據一實施例所述之一種微處理晶片之功能區塊之半導體裝置之選擇基底偏壓之方法，上述微處理器晶片包括繞線於功能區塊之基底偏壓導線，用於減少半導體裝置之至少一次臨界漏電流。上述方法包括當功能區塊於第一電力狀態，箝制基底偏壓導線之電壓至核心電壓以及當功能區塊於第二電力狀態，將不箝制基底偏壓導線以及驅動基底偏壓導線至基底偏壓。

上述方法包括致能耦接於基底偏壓導線與第一核心電壓間之箝位裝置。上述方法可包括驅動半導體裝置之閘極至第二核心電壓與基底偏壓之一者。上述方法可包括移位一致能信號之位準，以切換於基底偏壓與第二核心電壓之間，以及提供位準移位致能信號至半導體之閘極。驅動上述基底偏壓導線之步驟包括將充電節點充電至相對於第一核心電壓之一偏移電壓，以及將基底偏壓導線耦接至充電節點。

為使本發明之上述目的、特徵和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：

實施例：

熟悉此技藝之人士皆可由以下描述，視其實際應用與需要，創造及使用本發明。然而，熟悉此技藝之人士皆可變動為較佳之實施例，以應用於其他實施例。因此，本發明的目的不只限於所顯示之實施例，也應揭露於包括與其原則一致之廣泛範圍及新的特點。

發明人考量在功能區塊停止運作(shut down)或位於低電力模式時，減少於微處理器的功能區塊之次臨界漏電流的需求，因而發展具有選擇基底偏壓(substrate bias)之微處理器，以於功能區塊中減少次臨界漏電流，並描述於以下之第1圖至第6圖。

第1圖係顯示包括整合於P型基底101上之CMOS裝置之一積體電路100之一實施例以及根據一實施例所述之整合於積體電路100上之基底偏壓電路102之示意圖。雖然所顯示之特定結構為雙層井(twin well)製程，但依然可考慮使用其他類型的製程(如N型井(N-well)、P型井((P-well)及三層井(triple well)等)。N型井區103、105與107形成於P型基底101內，並且第二N型井區105為深N型井區(deep N-well region)。隔離的P型井(isolated P-well)區109形成於深N型井區105內。第一N型井區103用以製造P型通道裝置111，而隔離的P型井區109用以製造N型通道裝置113。熟悉此技藝人士皆瞭解第三 N型井區107可應用於其他裝置。雖然第1圖僅顯示二個裝置111與113，熟悉此技藝人士皆瞭解任何數量之額外裝置皆可應用於P型基底101上。

成對的P型擴散區(diffusion region)(P+)115與117以及N型擴散區(N+)119形成P型通道裝置111於N型井區103內。P型通道裝置111更包括將閘極絕緣層(gate insulator layer)121覆蓋(overlapping)於P型擴散區115及117之N型井區103上。P型擴散區(P+)115形成為汲極端，標註為“D”；P型擴散區(P+)117形成為源極端，標註為“S”；以及閘極絕緣層121形成為閘極端，標註為“G”。根據裝置的特別功能，P型通道裝置111的閘極端G與汲極端D耦接於積體電路100的對應信號(未繪示)。P型通道裝置111的源極端S耦接於一核心電壓(core voltage)VDD。在一實施例中，上述核心電壓VDD由一第一電源供應節點提供。N型擴散區119形成為一井區或基底接點(bulk connection)，標註為“B”。基底偏壓導線(substrate bias rail)104耦接於N型擴散區119，以提供基底偏壓VBNA於P型通道裝置111。對於N型通道裝置113，成對的N型擴散區(N+)123及125以及P型擴散區(P+)127形成於N型通道裝置113之隔離之P型井區109內。閘極絕緣層129形成在覆蓋於N型擴散區123及125之P型井區109上。N型擴散區125形成為汲極端D；N型擴散區123形成為源極端S；以及閘極絕緣層129形成為閘極端G。N型通道裝置113的閘極端G與汲極端D， 根據裝置的特別功能耦接於積體電路100上的對應信號(未繪示)。N型通道裝置113的源極端S耦接於另一核心電壓VSS，為了與上述核心電壓VDD區別，因此稱為參考電壓(core reference voltage)VSS。上述參考電壓VSS於實施例中為一接地信號。在一實施例中，上述參考電壓VSS由一第二電源供應節點提供。P型擴散區127形成為一井區或基底接點B。基底偏壓導線106耦接於P型擴散區127，以提供基底偏壓VBPA於N型通道裝置113。

核心電壓VDD與參考電壓VSS可透過導體或是導電線路等(例如熟悉此技藝人士皆瞭解之導電穿孔、導電節點、導電導線、導電匯流排與匯流排信號等)提供於整個積體電路或是晶片。基底偏壓導線104與106也可透過導體或導電線路等實施。

基底偏壓電路102包括偏壓產生器112，上述偏壓產生器112分別輸出基底偏壓VBNA與基底偏壓VBPA於基底偏壓導線104與106。雖然於實施例中偏壓產生器112係以位於積體電路100之電荷幫浦實施，但依然可考慮以其他類型的電壓產生器實施。偏壓產生器112由控制裝置114所提供之控制信號BCTL控制。控制裝置114有一輸出端，提供箝位致能信號ENP至P型位準移位電路(P-type level shifter，LSP)116之輸入端，而上述P型位準移位電路116有一輸出端提供對應的箝制移位致能信號PEN至P型通道箝位裝置PC1的閘極。P型通道箝位裝置PC1的源極耦接核心電壓VDD且其汲極與基底耦接至基底偏壓導 線104。控制裝置114有另一輸出端，提供另一箝位致能信號ENN至N型位準移位(N-type level shifter，LSN)電路118之輸入端，上述N型位準移位電路118有一輸出端，提供對應的箝制移位致能信號NEN至N型通道箝位裝置NC1的閘極。N型通道箝位裝置NC1的源極耦接至參考電壓VSS且其汲極與基底耦接至基底偏壓導線106。控制裝置114切換箝位致能信號ENP與ENN於積體電路100之參考電壓VSS與核心電壓VDD之間。P型位準移位電路116位移箝制移位致能信號PEN之電壓範圍，以操作於參考電壓VSS與基底偏壓VBNA之間以及N型位準移位電路118位移箝制移位致能信號NEN之電壓範圍，以操作於基底偏壓VBPA與核心電壓VDD之間。通常當控制裝置114設置(assert)箝位致能信號ENP為低位準時，則P型位準移位電路116將設置箝制移位致能信號PEN為低位準以導通P型通道箝位裝置PC1以箝制基底偏壓導線104至核心電壓VDD。當控制裝置114設置箝位致能信號ENP信號為高位準時，則P型位準移位電路116將設置箝制移位致能信號PEN為高位準，使P型通道箝位裝置PC1將不導通。然而，當控制裝置114設置箝位致能信號ENN為高位準時，則N型位準移位電路118將設置箝制移位致能信號NEN為高位準以導通，使N型通道箝位裝置NC1將導通，以箝制基底偏壓導線106至參考電壓VSS。當控制裝置114設置箝位致能信號ENN為低位準時，則N型通道箝位裝置NC1將不導通。

當需要將積體電路100切換至正常操作模式以正常運作時，控制裝置114將控制偏壓產生器112，以驅動基底偏壓VBNA至於核心電壓VDD之電壓位準，以及驅動基底偏壓VBPA至參考電壓VSS之電壓位準。因此，於正常操作模式期間，偏壓產生器112將驅動P型通道裝置111之基底B為核心電壓VDD及驅動N型通道裝置113的基底B為參考電壓VSS。同時，由於操作於正常操作模式，控制裝置114設置箝位致能信號ENP為低位準(所以對應之箝制移位致能信號PEN也為低位準)，將使P型通道箝位裝置PC1導通，以箝制基底偏壓導線104至核心電壓VDD以及控制裝置114設置箝位致能信號ENN為高位準(所以對應之箝制移位致能信號NEN也為高位準)，將使N型通道箝位裝置NC1導通，以箝制基底偏壓導線106至參考電壓VSS。雖然僅顯示用於基底偏壓導線104之一P型通道箝位裝置PC1以及顯示用於基底偏壓導線106之一N型通道箝位裝置NC1，但可使用任何數量之箝位裝置分別沿著基底偏壓導線104與106之長度而分佈。

於正常操作模式下，基底偏壓導線104與106繞線(routed)於整合於P型基底101之每個裝置(包括N型通道裝置113與P型通道裝置111)，基底偏壓VBNA與VBPA需要分別與基底偏壓導線104及基底偏壓導線106保持一致。通常較大尺寸之P型基底101與較大之積體電路(integrated devices)具有較長的基底偏壓導線104與106。基底偏壓導線104與106可為實體導體(physical conductor)，其阻抗導致沿著遠離偏壓產生器112之導線長度而漸增之電壓降。若N型通道裝置113與P型通道裝置111之一者位於距離偏壓產生器112之相對較遠者，其基底偏壓VBNA與基底偏壓VBPA之電壓位準將分別與核心電壓VDD與參考電壓VSS有明顯之差異，並導致對操作機制之執行有負面的影響。再者，基底偏壓導線104與106容易傳送由電容耦合(capacitive coupling)或類似之效應所產生之雜訊，更影響操作並降低效能。

在一實施例之正常操作模式期間，箝位裝置之數量與位置係根據箝制各基底偏壓導線相對於對應之核心電壓VDD與參考電壓VSS之既定最小電壓位準而定。在此方式下，當箝位裝置致能時，基底偏壓導線104之電壓箝制為具有既定最小電壓位準之核心電壓VDD，而基底偏壓導線106之電壓箝制為具有既定最小電壓位準之參考電壓VSS。上述之箝制機制可減少電容耦合效應所產生之雜訊，並最小化沿著基底偏壓導線104與106之電壓變動。在一實施例中，當基底偏壓導線104與106箝制為核心電壓VDD與參考電壓VSS之後，若要求雜訊更少與維持電力，可將偏壓產生器112停止運作(shut down)或是切換為低電力模式。

當要求積體電路100操作於低電力模式，控制裝置114將設置箝位致能信號ENP為高位準與箝位致能信號ENN為低位準，以不導通箝位裝置PC1與NC1。需注意的是積體電路100可能具有多個操作狀態或操作模式，上述多個 操作狀態或操作模式包括一或多個低電力模式或低電力狀態。上述低電力模式是積體電路100之至少一部分區域位於低電力狀態(condition)或者是關閉。於低電力模式，控制裝置114也控制偏壓產生器112，並利用第一基底偏移電壓(substrate bias offset voltage)驅動基底偏壓VBNA以高於核心電壓VDD，並以一第二基底偏移電壓驅動基底偏壓VBPA以低於參考電壓VSS。根據實際的結構，第一基底偏移電壓與第二基底偏移電壓可為相同或者是不同的電壓。亦即，於低電力模式時，基底偏壓VBNA相對於核心電壓VDD具有一正電壓偏移，基底偏壓VBPA相對於參考電壓VSS具有一負電壓偏移。因此，於低電力模式，將P型通道裝置111之基底電壓驅動為高於核心電壓VDD之電壓，並將N型通道裝置113的基底電壓驅動為低於參考電壓VSS之電壓，以使上述二者之裝置之次臨界漏電流最小化。

以下將對當箝位致能信號ENP設置為核心電壓VDD時，P型位準移位電路116位移箝制移位致能信號PEN之電壓至基底偏壓VBNA之操作機制做更進一步描述。於此機制之低電力模式期間，箝位致能信號ENP將切換於參考電壓VSS與核心電壓VDD之間，而箝制移位致能信號PEN切換於參考電壓VSS與基底偏壓VBNA之間，將驅動上述基底偏壓VBNA高於核心電壓VDD。當偏壓產生器112驅動基底偏壓VBNA高於核心電壓VDD之電壓，P型位準移位電路116將確保P型通道箝位裝置PC1於低 電力模式下，完全不導通。更具體的說，當偏壓產生器112驅動基底偏壓VBNA高於核心電壓VDD時，控制裝置114將設置箝位致能信號ENP之位準高至核心電壓VDD，並使P型通道箝位裝置PC1不導通。若箝位致能信號ENP直接提供給P型通道箝位裝置PC1之閘極，則上述P型通道箝位裝置之閘極電位將僅位於核心電壓VDD而其汲極之電位將高於核心電壓VDD，可能使得P型通道箝位裝置PC1部分導通。但是，經P型位準移位電路116驅動箝制移位致能信號PEN至基底偏壓VBNA的電壓位準，所以P型通道箝位裝置PC1的閘極與汲極都位於高於核心電壓VDD之基底偏壓VBNA的電壓位準，以確保P型通道箝位裝置PC1完全不導通。

與上述近似之方法，當箝位致能信號ENN設置為參考電壓VSS，N型位準移位電路118將移動箝制移位致能信號NEN之電壓至基底偏壓VBPA。因此於低電力模式下，箝位致能信號ENN切換於參考電壓VSS與核心電壓VDD之間而箝制移位致能信號PEN切換於基底偏壓VBPA與核心電壓VDD間，將驅動上述基底偏壓VBPA低於參考電壓VSS。當偏壓產生器112驅動基底偏壓VBPA低於參考電壓VSS，N型位準移位電路118將確保N型通道箝位裝置NC1於低電力模式下，完全不導通。更具體的說，當偏壓產生器112驅動基底偏壓VBNA低於參考電壓VSS，控制裝置114將設置箝位致能信號ENN之位準至參考電壓VSS以不導通N型通道箝位裝置NC1。 若箝位致能信號ENN直接提供給N型通道箝位裝置NC1之閘極，上述N型通道箝位裝置NC1之閘極之電位將僅位於參考電壓VSS與其汲極之電位將低於參考電壓VSS，可能使得N型通道箝位裝置NC1部分導通。但是，經N型位準移位電路118驅動箝制移位致能信號NEN至基底偏壓VBPA之電壓位準，所以N型位準移位電路118的閘極與汲極之電位都低於參考電壓VSS之基底偏壓VBPA的電壓位準，以確保N型通道箝位裝置NC1不導通。

當要求由低電力模式切換回正常操作模式，控制裝置114將控制偏壓產生器112以驅動基底偏壓VBNA降回至核心電壓VDD，以及驅動基底偏壓VBPA拉升回至參考電壓VSS。接下來，控制裝置114驅動箝位致能信號ENP為低位準以及箝位致能信號ENN為高位準，以將P型通道箝位裝置PC1與N型通道箝位裝置NC1導通。

第2圖係顯示根據一實施例之基底偏壓電路202以及整合於微處理器200之晶粒以最小化於微處理器200上功能區塊208內之次臨界漏電流之方塊圖。基底偏壓電路202之裝置與組成之操作方式都近似於基底偏壓電路102。偏壓產生器112可由近似功能的偏壓產生器212所取代，該偏壓產生器212有一輸出端，提供充電電壓位準NCHG與充電電壓位準PCHG，分別置於導電信號線203與205。導電信號線203與205將由基底偏壓電路202繞線(routed)於微處理器200之功能區塊208。以下將對當功 能區塊208為低電力模式，將選擇性地運用充電電壓位準NCHG與充電電壓位準PCHG之電壓以分別驅動基底偏壓VBNA與基底偏壓VBPA於基底偏壓導線204與206上之情況做更進一步描述。繞線於功能區塊208中之基底偏壓導線204與206將提供基底偏壓VBNA與基底偏壓VBPA至整合於功能區塊的微處理器中之P型通道裝置及N型通道裝置。於功能區塊208中所顯示之傳統P型通道裝置P1，具有基底接點耦接基底偏壓導線204，其近似於P型通道裝置111。同樣地，功能區塊208中所顯示之N型通道裝置N1，具有基底接點耦接於基底偏壓導線206，其近似於N型通道裝置113。雖僅有顯示一P型通道裝置P1與一N型通道裝置N1，但於上述相近的方法，此分佈功能區塊208中的任何數目之裝置(P型通道裝置與N型通道裝置)，都具有對應基底接點接至可應用的基底偏壓導線204與206。

與控制裝置114近似之控制裝置214取代控制裝置114，上述控制裝置214提供與控制裝置114近似的箝位致能信號ENP與ENN與控制信號BCTL。其操作之機制近似於之前所顯示的積體電路100之控制裝置114。箝位致能信號ENN與ENP利用對應之導電信號線由基底偏壓電路202傳送至功能區塊208。控制信號BCTL用以控制偏壓產生器212。由充電電壓位準NCHG與充電電壓位準PCHG之電壓應用於驅動基底偏壓VBNA與基底偏壓VBPA，偏壓產生器送出充電電壓位準NCHG與充電電壓 位準PCHG電壓之方法近似於之前顯示的積體電路100之偏壓產生器112送出基底偏壓VBNA與基底偏壓VBPA之方法。

如前述之積體電路100之近似方法，微處理器200有多個操作狀態或操作模式。上述操作模式包括一或多個低電力模式或低電力狀態，而上述低電力模式係指選擇性使微處理器200之至少一部分位於低電力狀態或是不工作，上述之機制近似於先前積體電路100所顯示之方式。於實施例所示，功能區塊208將利用控制裝置214或其他電路(未繪示)，可為完全導通狀態(全電力狀態或是全電力模式)及選擇性處於低電力模式之一者。當功能區塊208為全電力模式，控制裝置214將使偏壓產生器212不導通或位於低電力狀態，或者是控制偏壓產生器212，以驅動充電電壓位準NCHG及充電電壓位準PCHG之電壓分別至核心電壓VDD與參考電壓VSS之電壓位準。於功能區塊208之全電力模式期間，控制裝置214設置箝位致能信號ENP為低位準，並將功能區塊208之P型通道箝位裝置導通，以箝制基底偏壓導線204為核心電壓VDD。同樣地，於全電力模式(full power mode)之控制裝置214將設置箝位致能信號ENN為高位準，並將功能區塊208的N型通道箝位裝置導通，以箝制基底偏壓導線206為參考電壓VSS。當功能區塊208位於低電力模式，控制裝置214將控制偏壓電路產生器或是將其導通，以驅動充電電壓位準NCHG高於核心電壓VDD與驅動充電電壓位準PCHG低於參考 電壓VSS。控制裝置214設置箝位致能信號ENP為高位準，並將P型通道箝位裝置不導通以及驅動於基底偏壓導線204之基底偏壓VBNA至充電電壓位準NCHG之電壓位準。同樣地，於低電力模式之控制裝置214設置箝位致能信號ENN為低位準，以將N型通道箝位裝置不導通以及驅動於基底偏壓導線206之基底偏壓VBPA至充電電壓位準PCHG之電壓位準。

功能區塊208包括P型通道選擇電路216與N型通道選擇電路218。分別利用箝位致能信號ENP與ENN控制P型通道選擇電路216與N型通道選擇電路218，用以選擇性驅動基底偏壓導線204與206為充電電壓位準NCHG與充電電壓位準PCHG之電壓位準。P型通道選擇電路216包括P型位準移位電路221，上述P型位準移位電路221有一輸入端以接收箝位致能信號ENP及有一輸出端，以提供致能信號PENCH至P型通道箝位裝置PA的閘極與反向器217的輸入端。P型通道箝位裝置PA具有源極耦接核心電壓VDD以及其汲極與基底耦接基底偏壓導線204。反向器217的輸出端耦接另一P型通道箝位裝置PB的閘極。上述P型通道箝位裝置PB具有接收充電電壓位準NCHG之電壓之源極以及其汲極與基底耦接基底偏壓導線204。如圖所示，反向器217具有電力導線耦接於參考電壓VSS與充電電壓位準NCHG之間。因此，其輸出端可切換於核心電壓VSS與充電電壓位準NCHG之電壓位準之間。N型通道選擇電路218包括N型位準移位電路 233。上述N型位準移位電路233有一輸入端，以接收箝位致能信號ENN及有一輸出端，可提供致能信號NENCH至N型通道箝位裝置NB的閘極與反向器219的輸出端。N型通道箝位裝置NB具有源極耦接參考電壓VSS以及其汲極及基底耦接基底偏壓導線206。反向器219的輸出端耦接另一N型通道箝位裝置NA的閘極。上述N型通道箝位裝置NA具有源極接收充電電壓位準PCHG之電壓以及其汲極與基底耦接基底偏壓導線206。如圖所示，反向器219有電力導線耦接於核心電壓VDD與充電電壓位準PCHG之電壓。因此其輸出端可切換於核心電壓VDD與充電電壓位準PCHG之電壓位準之間。

P型通道選擇電路216根據箝位致能信號ENP可透過P型通道箝位裝置PA，以箝制基底偏壓VBNA至核心電壓VDD，或者是，透過P型通道箝位裝置PB以驅動基底偏壓VBNA之電壓至充電電壓位準NCHG之電壓。P型位準移位電路221之操作方法近似於P型位準移位電路116。於功能區塊208之全電力模式期間，當設置箝位致能信號ENP至參考電壓VSS時，將使P型通道箝位裝置PA導通，以箝制基底偏壓VBNA至核心電壓VDD之電位。反相器217設置其輸出為充電電壓位準NCHG，將驅動P型通道箝位裝置PB的閘極為高位準，以使P型通道箝位裝置PB不導通。當於低電力模式下，設置箝位致能信號ENP為核心電壓VDD，則上述P型位準移位電路221將設置致能信號PENCH為充電電壓位準NCHG，以使P 型通道箝位裝置PA不導通以及反相器217設置其輸出端為參考電壓VSS，則將P型通道箝位裝置PB導通。當P型通道箝位裝置PB導通，將設置於基底偏壓導線204之基底偏壓VBNA為偏壓產生器212之充電電壓位準NCHG。於近似前述方式，N型通道選擇電路218根據箝位致能信號ENN可透過N型通道箝位裝置NB轉為箝位基底偏壓VBPA至參考電壓VSS，或者是，透過N型通道裝置NA，推動基底偏壓VBPA之電壓至充電電壓位準PCHG之電壓。N型位準移位電路223之操作方式近似於N型位準移位電路118。當於功能區塊208之全電力模式期間，設置箝位致能信號ENN之位準為核心電壓VDD，N型位準移位電路223將設置致能信號NENCH為核心電壓VDD，使N型通道箝位裝置NB導通，以箝制基底偏壓VBPA至參考電壓VSS。反相器219設置其輸出為充電電壓位準PCHG，以推動N型通道裝置NA的閘極為低位準，並使其不導通。當於低電力模式，將設置箝位致能信號ENN為參考電壓VSS，N型位準移位電路223將設置致能信號NENCH為充電電壓位準PCHG，並使N型通道箝位裝置NB不導通與反相器219設置其輸出為核心電壓VDD，將使N型通道箝位裝置NA導通。當N型通道箝位裝置NA導通，將設置於基底偏壓導線206之基底偏壓VBPA為偏壓產生器212之充電電壓位準PCHG之電壓。

於功能區塊208之全電力模式期間，P型通道箝位裝置PA與N型通道箝位裝置NB將分別箝制基底偏壓導線 204之基底偏壓VBNA與基底偏壓導線206之基底偏壓VBPA之電壓位準，並分別將基底偏壓VBNA與基底偏壓VBNA之電壓箝制為核心電壓VDD與參考電壓VSS。功能區塊208可包括額外的P型通道箝位裝置與N型通道箝位裝置。如圖所示，功能區塊208包括P型通道箝位裝置PC1耦接基底偏壓導線204與N型通道箝位裝置NC1耦接基底偏壓導線206。P型通道箝位裝置PC1的源極耦接核心電壓VDD，且其汲極與基底共同耦接於基底偏壓導線204。N型通道箝位裝置NC1的源極耦接核心電壓VSS與其源極與基底共同耦接於基底偏壓導線206。箝位致能信號ENP提供於P型位準移位電路220。上述P型位準移位電路220提供相應之箝制移位致能信號PEN，且推動上述箝制移位致能信號PEN至P型通道箝位裝置PC1的閘極。P型位準移位電路220操作方式與P型位準移位電路116相同，所以當箝位致能信號ENP切換於參考電壓VSS與核心電壓VDD之間，則箝制移位致能信號PEN切換於參考電壓VSS與基底偏壓VBNA之間。箝位致能信號ENN提供於N型位準移位電路222的輸入端，上述N型位準移位電路222提供對應之箝制移位致能信號NEN，且驅動上述箝制移位致能信號NEN至N型通道箝位裝置NC1的閘極。N型通道位準移位電路222操作方式與N型通道位準移位電路118相同，所以當箝位致能信號ENN切換於參考電壓VSS與核心電壓VDD之間，則箝制移位致能信號NEN切換於基底偏壓VBPA與核心電壓VDD之間。於 功能區塊208的全電力模式，控制裝置214將設置箝位致能信號ENP為參考電壓VSS，所以箝制移位致能信號PEN也設置為參考電壓VSS，使P型通道箝位裝置PC1導通，以箝制基底偏壓導線204至核心電壓VDD。同樣地於全電力模式，控制裝置214將設置箝位致能信號ENN為核心電壓VDD，所以箝制移位致能信號NEN也設置為核心電壓VDD，使N型通道箝位裝置NC1導通，以箝制基底偏壓導線206為參考電壓VSS。於功能區塊208的低電力模式，當基底偏壓VBNA設置為高於核心電壓VDD之充電電壓位準NCHG之電壓，箝位致能信號ENP設置為核心電壓VDD，所以箝制移位致能信號PEN設置為基底偏壓VBNA的電壓位準，以保持P型通道箝位裝置PC1完全不導通。同樣地，於低電力模式下，當基底偏壓VBPA設置為低於參考電壓VSS之充電電壓位準PCHG之電壓，箝位致能信號ENN將設置為參考電壓VSS，所以箝制移位致能信號NEN設置為基底偏壓VBPA的電壓位準以保持N型通道箝位裝置NC1完全不導通。

於一實施例，於功能區塊208的全電力模式期間，功能區塊208之電位相對小且箝位裝置PC1與NC1之電位足夠大至使得基底偏壓導線204與206分別被箝制為核心電壓VDD與參考電壓VSS。例如，利用既定偏壓位準，箝位裝置PC1與NC1本身就足以確保沿著基底偏壓導線204與206之電壓由核心電壓以及參考電壓變動的範圍不會超過一既定最小電壓位準。在另一實施例，如較大的功 能區塊208或當大數目的P型與N型通道裝置耦接基底偏壓導線，至少一額外裝置分別耦接於功能區塊208中之每個基底偏壓導線204與206(如圖所示之額外箝位裝置PC1與NC1)。於不同實施例，任何額外裝置數目皆可提供於功能區塊208，以使基底偏壓導線204箝制於核心電壓VDD以及使基底偏壓導線206箝制於參考電壓VSS，用以將電壓變動最小化。如圖所示，於功能區塊208之另一P型通道箝位裝置PCN耦接基底偏壓導線204。於前述近似的方法，P型通道箝位裝置PCN的汲極與基底耦接於基底偏壓導線204與其源極耦接核心電壓VDD。P型通道箝位裝置PCN可為任何額外的P型通道箝位裝置之數量，用以箝制基底偏壓204至核心電壓VDD。同樣地，於功能區塊208之另一N型通道箝位裝置NCN耦接基底偏壓導線206。前述近似方法，N型通道箝位裝置NCN的源極與基底耦接基底偏壓導線206以及源極耦接參考電壓VSS。N型通道箝位裝置NCN可為任何額外的N型通道箝位裝置之數量，用以箝制基底偏壓導線206至參考電壓VSS。

由P型通道箝位裝置PCN與N型通道箝位裝置NCN分別耦接至基底偏壓導線204與206，並且要求箝制移位致能信號(level-shifed signal)PEN與NEN分別驅動P型通道箝位裝置PCN與N型通道箝位裝置NCN，以確保上述箝位裝置在低電力模式完全不導通。若箝制移位致能信號PEN與NEN無法提供足夠的電力以驅動額外的箝位裝置，則將啟用電壓移位緩衝(buffer)電路。於一實施例所 示，箝制移位致能信號PEN提供至P型緩衝器(p-type buffer，PBUF)224之輸入端，使P型緩衝器224的輸出推動箝位裝置PCN的閘極，箝制移位致能信號NEN提供N型緩衝器(n-type buffer，NBUF)226之輸入，使N型緩衝器226的輸出推動箝位裝置NCN的閘極。在任何類型之實施例，要求沿著基底偏壓導線204與206之電壓變動為最小化，並將考慮所包含之任何數目之緩衝器與箝位裝置。

當功能區塊208位於低電力模式，將致能控制裝置214或是控制偏壓產生器212以利用第一基底偏移電壓驅動充電電壓位準NCHG的電壓高於核心電壓VDD之上及利用第二基底偏移電壓驅動充電電壓位準PCHG的電壓低於參考電壓VSS之下。第一基底偏移電壓及第二基底偏移電壓可為相同或不同的電壓位準。控制裝置214設置箝位致能信號ENP為高位準及箝位致能信號ENN信號為低位準，所以設置充電電壓位準NCHG之電壓為於基底偏壓導線204上之基底偏壓VBNA之電壓，且設置充電電壓位準PCHG之電壓為於基底偏壓導線206上之基底偏壓VBPA的電壓。於此方式，在低電力模式期間，將偏壓於功能區塊208之P型通道裝置P1與其他P型通道裝置之基底以及N型通道裝置與其他N型通道裝置之基底，以減少或最小化於低電力模式之功能區塊208中的次臨界漏電流。將於功能區塊208中之箝位裝置PA與NB以及任一額外箝位裝置(如PC1、PCN、NC1、NCN)不導通。

將功能區塊208由低電力模式帶回正常操作模式，控制裝置214將先控制偏壓產生器212以驅動於基底偏壓導線204與206之充電電壓位準NCHG與基底偏壓VBNA以及充電電壓位準PCHG與基底偏壓VBPA電壓，分別返回至核心電壓VDD與參考電壓VSS之電壓位準。接下來，控制裝置214將設置箝位致能信號ENP為低位準與箝位致能信號ENN為高位準，使箝位裝置導通以及不耦接基底偏壓導線204與206至充電電壓位準NCHG與充電電壓位準PCHG。於不同類型的實施例中，在功能區塊208操作於正常模式期間，控制裝置214更可將偏壓產生器212不導通或者是使其位於低電力模式，或者是待機模式(standby)以保留電力。

於一實施例之正常操作模式期間，箝位裝置沿著基底偏壓導線放置以確保當箝位裝置致能時，每一基底偏壓導線之電壓由核心電壓以及參考電壓變動的範圍不會超過一既定最小電壓位準。於一實施例中，該既定最小電壓位準近似於10毫伏(mV)。若P型通道箝位裝置PA與NB無法滿足維持於既定最小電壓位準之電壓變動，額外箝位裝置(如PC1、PCN、NC1、NCN等)將沿著基底偏壓導線分佈。於一實施例中，於基底偏壓導線204與206上之箝位裝置的實際位置將取決於數學模型分析或動態模擬等以維持電壓及雜訊最小化，以達到微處理器200的最佳化執行性能。

功能區塊208於微處理器中可為任何尺寸或類型的功 能單元，上述微處理器於任何情況下(如節省電力(conserve power)或減少熱度等)可選擇性要求功能單元或功能區塊的電力切斷(power down)。例如，功能區塊208可為資料單元、資料快取(data catch)單元、整數單元(integer unit)及浮點單元(floating point unit，FPU)等之一者。當功能區塊208的電力切斷時，基底偏壓導線204與206將分別充電至相對於核心電壓位準VDD與參考電壓位準VSS之一偏移偏壓，以偏壓於功能區塊208中的P型或N型裝置之基底，用以減少次臨界漏電流。當功能區塊208正常運作時，箝位裝置箝制基底偏壓導線204與206至核心電壓位準與參考電壓位準，將電壓變動(voltage variation)與雜訊最小化以及改善電路的執行與操作。

第3圖係顯示根據本發明一實施例所述之一P型位準移位電路300，上述實施例亦可運用於P型位準移位電路116與220。P型位準移位電路300包括反相器302、四個P型通道裝置P1、P2、P3與P4、以及N型通道裝置N1、N2、N3與N4。P型通道裝置P1、P2、P3與P4分別具有耦接至用以提供基底偏壓VBNA之基底偏壓導線304之源極與內部(internal)基底，上述基底偏壓導線304代表提供基底偏壓VBNA之電壓之一基底偏壓導線(如104或204)。N型通道裝置N1、N2、N3與N4分別具有耦接至參考電壓VSS之源極與內部基底。箝位致能信號ENP可提供給P型通道裝置P1的閘極與反相器302的輸入端。P型通道裝置P1的汲極耦接N型通道裝置N1的汲極與閘 極，以及N型通道裝置N2的閘極。反相器302的輸出端耦接P型通道裝置P2的閘極，上述P型通道裝置P2的汲極耦接N型通道裝置N2的汲極以及P型通道裝置P3與N型通道裝置N3的閘極。P型通道裝置P3的汲極耦接N型通道裝置N3的汲極以及P型通道裝置P4與N型通道裝置N4的閘極。P型通道裝置P4的汲極與N型通道裝置N4的汲極耦接在一起以輸出箝制移位致能信號PEN。在操作機制中，輸入之箝位致能信號ENP將設置於參考電壓VSS與核心電壓VDD之間。而輸出之箝制移位致能信號PEN將設置於參考電壓VSS與基底偏壓VBNA之間。當箝位致能信號ENP設置為參考電壓VSS，將P型通道裝置P1導通且P型通道裝置P2不導通(反相器302的輸出為核心電壓VDD)。P型通道裝置P1推動N型通道裝置N2的閘極之位準上升至基底偏壓VBNA，因此N型通道裝置N2將導通。N型通道裝置N2推動P型通道裝置P3及N型通道裝置N3的閘極至參考電壓VSS，因此將導通P型通道裝置P3而不導通N型通道裝置N3。P型通道裝置P3推動P型通道裝置P4與N型通道裝置N4的閘極至基底偏壓VBNA，將導通N型通道裝置N4與不導通P型通道裝置P4。因此，當箝位致能信號ENP設置為參考電壓VSS，透過N型通道裝置N4將使箝制移位致能信號PEN為參考電壓VSS。當箝位致能信號ENP設置為核心電壓VDD，P型通道裝置P1不導通而P型通道裝置P2導通。由於P型通道裝置P1為不導通，N型通道裝置N1將推動 N型通道裝置N2的閘極為低位準，所以N型通道裝置N2將不導通。P型通道裝置P2推動P型通道裝置P3與N型通道裝置N3的閘極至基底偏壓VBNA，則P型通道裝置P3不導通而N型通道裝置N3導通。N型通道裝置N3推動P型通道裝置P4與N型通道裝置N4的閘極至參考電壓VSS，將導通P型通道裝置P4而不導通N型通道裝置N4。因此，當箝位致能信號ENP設置為核心電壓VDD，P型通道裝置P4推動箝制移位致能信號PEN至基底偏壓VBNA。在這種方式下，箝位致能信號ENP切換於參考電壓VSS與核心電壓VDD之間，且輸出箝制移位致能信號PEN切換於參考電壓VSS與基底偏壓VBNA之間。

第4圖係顯示根據本發明之一實施例所述之一N型位準移位電路400，其中上述實施例亦可應用於N型位準移位電路118與222。LSN電路400包括一反相器402，四個P型通道裝置P1、P2、P3與P4以及四個N型通道裝置N1、N2、N3與N4。P型通道裝置P1、P2、P3與P4分別具有耦接至核心電壓VDD之源極與內部基底。N型通道裝置N1、N2、N3與N4分別具有耦接至提供基底偏壓VBPA之基底偏壓導線404之源極與內部基底，上述基底偏壓導線404可為提供基底偏壓VBPA之電壓之一基底偏壓導線(如106或206)。箝位致能信號ENN可提供給N型通道裝置N1的閘極與反相器402的輸入端。P型通道裝置P1的汲極與閘極耦接N型通道裝置N1的汲極與P型通道裝置P2的閘極。反相器402的輸出端耦接N型通 道裝置N2的閘極，上述N型通道裝置N2的汲極耦接P型通道裝置P2的汲極與P型通道裝置P3與N型通道裝置N3的閘極。P型通道裝置P3的汲極耦接N型通道裝置N3的汲極以及P型通道裝置P4與N型通道裝置N4的閘極。P型通道裝置P4與N型通道裝置N4的汲極耦接在一起，並且輸出箝制移位致能信號NEN信號。在操作機制中，輸入之箝位致能信號ENN設置為參考電壓VSS與核心電壓VDD之間。輸出箝制移位致能信號NEN設置於核心電壓VDD與基底偏壓VBPA之間。當箝位致能信號ENN設置為核心電壓VDD，將導通N型通道裝置N1與不導通N型通道裝置N2(反相器402的輸出為參考電壓VSS)。N型通道裝置N1推動P型通道裝置P2的閘極至基底偏壓VBPA，因此P型通道裝置P2導通。P型通道裝置P2推動P型通道裝置P3及N型通道裝置N3的閘極至核心電壓VDD，因此P型通道裝置P3不導通而N型通道裝置N3導通。N型通道裝置N3推動P型通道裝置P4與N型通道裝置N4的閘極至基底偏壓VBPA，因此N型通道裝置N4不導通且P型通道裝置P4導通。因此，當箝位致能信號ENN設置為核心電壓VDD，透過P型通道裝置P4推動的箝制移位致能信號NEN為核心電壓VDD。當箝位致能信號ENN設置為參考電壓VSS，將不導通N型通道裝置N1而導通N型通道裝置N2。由於N型通道裝置N1為不導通，P型通道裝置P1推動P型通道裝置P2的閘極為高位準，所以P型通道裝置P2不導通。N型通道裝置 N2推動P型通道裝置P3與N型通道裝置N3的閘極至基底偏壓VBPA，將導通P型通道裝置P3而不導通N型通道裝置N3。P型通道裝置P3推動P型通道裝置P4與N型通道裝置N4的閘極至核心電壓VDD，將不導通P型通道裝置P4而導通N型通道裝置N4。因此，當箝位致能信號ENN設置為參考電壓VSS，N型通道裝置N4推動箝制移位致能信號NEN為基底偏壓VBPA。在這種方式下，箝位致能信號ENN切換於參考電壓VSS與核心電壓VDD之間，且箝制移位致能信號NEN切換於基底偏壓VBPA與核心電壓VDD之間。

第5圖係顯示根據本發明之一實施例所述之一P型緩衝器224。箝制移位致能信號PEN提供給P型通道裝置P1與N型通道裝置N1的閘極。P型通道裝置P1的源極與基底耦接基底偏壓導線204(提供基底偏壓VBNA)以及P型通道裝置P1的汲極耦接N型通道裝置N1的汲極。P型通道裝置P1與N型通道裝置N1的汲極耦接P型通道裝置P2與N型通道裝置N2的閘極。P型通道裝置P2源極與基底耦接基底偏壓導線204。P型通道裝置P2的汲極耦接N型通道裝置N2的汲極。N型通道裝置N1與N2的源極耦接核心電壓VSS以及P型通道裝置P2與N型通道裝置N2的汲極輸出緩衝箝制移位致能信號BPEN。N型通道裝置N1與N2都有基底(內部)耦接至參考電壓VSS。在操作機制下，當驅動箝制移位致能信號PEN為參考電壓VSS時，P型通道裝置P1與N型通道裝置N2都 將導通；當P型通道裝置P2與N型通道裝置N1不導通，緩衝箝制移位致能信號BPEN將驅動為參考電壓VSS。當箝制移位致能信號PEN為基底偏壓VBNA時，P型通道裝置P1與N型通道裝置N2都不導通；當P型通道裝置P2與N型通道裝置N1都為導通，將推動緩衝箝制移位致能信號BPEN至基底偏壓VBNA。在此方式下，緩衝箝制移位致能信號BPEN與箝制移位致能信號PEN設置為相同邏輯狀態並切換緩衝箝制移位致能信號BPEN於參考電壓VSS與基底偏壓VBNA之位準移位電壓區之間。

第6圖係顯示根據本發明之一實施例所述之一N型緩衝器226。箝制移位致能信號NEN提供給P型通道裝置P1與N型通道裝置N1的閘極。P型通道裝置P1的源極耦接核心電壓VDD與P型通道裝置P1的汲極耦接N型通道裝置N1的汲極。N型通道裝置N1的源極與基底耦接基底偏壓導線206(提供給基底偏壓VBPA)。P型通道裝置P1與N型通道裝置N1的汲極耦接P型通道裝置P2與N型通道裝置N2的閘極。P型通道裝置P2的源極耦接核心電壓VDD與P型通道裝置P2的汲極耦接N型通道裝置N2的汲極。N型通道裝置N2的源極與基底耦接基底偏壓導線206以及P型通道裝置P2的汲極與N型通道裝置N2的汲極輸出緩衝箝制移位致能信號BNEN。P型通道裝置P1與P2都有基底(內部)耦接至核心電壓VDD。在操作機制下，當推動箝制移位致能信號NEN為基底偏壓VBPA時，P型通道裝置P1與N型通道裝置N2都將導通，同時 P型通道裝置P2與N型通道裝置N1不導通，所以驅動緩衝箝制移位致能信號BNEN至基底偏壓VBPA。當箝制移位致能信號NEN為核心電壓VDD時，P型通道裝置P1與N型通道裝置N2都不導通；同時P型通道裝置P2與N型通道裝置N1都為導通，以推動緩衝箝制移位致能信號BNEN至核心電壓VDD。在此方式下，緩衝箝制移位致能信號BNEN與箝制移位致能信號NEN設置為相同邏輯狀態以及緩衝箝制移位致能信號BNEN切換於核心電壓VDD與基底偏壓VBPA之位準移位電壓區之間。

第7圖係顯示根據本發明之一實施例所述之一P型位準移位電路221。P型位準移位電路221近似於P型位準移位電路300。P型位準移位電路221用以提供充電電壓位準NCHG之電壓之導電信號線(conductive signal line)203取代提供基底偏壓VBNA之基底偏壓導線304。在此方式下，箝位致能信號ENP設置於參考電壓VSS與核心電壓VDD之間，其中致能信號PENCH設置於參考電壓VSS與充電電壓位準NCHG之間。然而，P型位準移位電路221與P型位準移位電路300之操作方式完全相同的。

第8圖係顯示根據本發明之一實施例所述之一N型位準移位電路223。N型位準移位電路223近似於N型位準移位電路400。N型位準移位電路223用以提供充電電壓位準PCHG之電壓之導電信號線205取代提供基底偏壓VBPA之基底偏壓導線404。在此方式下，箝位致能信號ENN設置於參考電壓VSS與核心電壓VDD之間，其中致 能信號NENCH設置於核心電壓VDD與充電電壓位準PCHG之間。然而，N型位準移位電路223與N型位準移位電路400之操作方式完全相同。

許多的可能的變動因素仍需要考慮。例如，第9圖係顯示一實施例之第2圖所述之一微處理器200。用前述近似方法，提供基底偏壓電路202與功能區塊208於微處理器200之晶片上，P型通道選擇電路216與N型通道選擇電路218在此是位於功能區塊208的外部。在此方案中，充電電壓位準NCHG與充電電壓位準PCHG將分別由對應之導電信號線203與205傳送至P型通道選擇電路216與N型通道選擇電路218。上述P型通道選擇電路216與N型通道選擇電路218分別提供基底偏壓VBNA與基底偏壓VBPA於對應之基底偏壓導線204與206。而由P型通道選擇電路216與N型通道選擇電路218之上述基底偏壓導線204與206，分別送上述基底偏壓VBNA與基底偏壓VBPA至功能區塊208。此方案之操作方法是與第2圖之微處理器200之操作方法是相同的。第10圖係顯示微處理器200之另一對應之實施例之示意圖，P型通道選擇電路216與N型通道選擇電路218位於基底偏壓電路202內。其中，基底偏壓VBNA與基底偏壓VBPA直接提供於基底偏壓導線204與206上至功能區塊208。此外，操作方法是與微處理器200之操作方法是相同的。

前述之任一實施例皆可應用於更多類型之架構，參考電壓(如VSS)可近似於0伏特(Volts，V)與核心電壓(如 VDD)可近似於1V。在一實施例中，偏壓產生器驅動一800毫伏(mill volts，mV)之偏移電壓(offset voltage)分別至對應之核心電壓位準以及參考電壓位準。於一實施例中，於低電力模式期間，當核心電壓VDD為1V，將充電基底偏壓VBNA近似於1.8V以及當參考電壓VSS為0V，將推降基底偏壓VBPA近似於-800毫伏。根據裝置的操作模式，可變化實際的核心電壓。例如，於實際架構模式或實際狀態之下，核心電壓VDD可變動在近似於500mV至1.4V之間。在一實施例中，基底偏壓VBNA之偏移電壓可不同於基底偏壓VBNA之偏移電壓。例如，偏移電壓分別為300mV與500mV。然而，雖然偏壓產生器(如112或212等)顯示於晶片上，但為充電於基底偏壓導線，偏壓產生器或電荷幫浦可提供於晶片外。若提供於晶片外，外接控制之操作方法於前述方法相同，但控制裝置(如114或214)於晶片外則無法提供控制信號BCTL或在晶片外部提供其他控制信號BCTL。於任何事件中，利用偏壓產生器或電荷幫浦分別驅動基底偏壓VBNA與VBPA之基底偏壓導線104/204與106/206一偏移電壓其相對於對應的核心電壓與參考電壓。

本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的區域，任何熟習此項技藝者，在不脫離本發明之精神和區內，當可做些許的更動與潤飾，因此本發明之保護區當視後附之申請專利範圍所界定者為準。

100‧‧‧積體電路

101‧‧‧P型基底

102、202‧‧‧基底偏壓電路

109‧‧‧P型井

103、105、107‧‧‧N型井

111‧‧‧P型通道裝置

113‧‧‧N型通道裝置

104、106、204、206、304、404‧‧‧基底偏壓導線

112、212‧‧‧偏壓產生器

114、214‧‧‧控制裝置

118、222、223‧‧‧N型位準移位電路

116、220、221‧‧‧P型位準移位電路

115、117、127‧‧‧P型擴散區

119、123、125‧‧‧N型擴散區

121、129‧‧‧閘極絕緣層

203、205‧‧‧導電信號線

200‧‧‧微處理器

208‧‧‧功能區塊

217、219、302、402‧‧‧反相器

224‧‧‧P型緩衝器

226‧‧‧N型緩衝器

ENP、ENN‧‧‧箝位致能信號

PEN、NEN‧‧‧箝制移位致能信號

BPEN、BNEN‧‧‧緩衝箝制移位致能信號

VBNA、VBPA‧‧‧基底偏壓

BCTL‧‧‧控制信號

PC1、PA、PB、PCN‧‧‧P型通道箝位裝置

NC1、NA、NB、NCN‧‧‧N型通道箝位裝置

NCHG、PCHG‧‧‧充電電壓位準

P1、P2、P3、P4‧‧‧P型通道裝置

N1、N2、N3、N4‧‧‧N型通道裝置

第1圖係顯示根據本發明一實施例之一基底偏壓電路，上述基底偏壓電路包括整合於P型基底上之傳統CMOS裝置以及更顯示根據一實施例之整合於積體電路之基底偏壓電路之示意圖。

第2圖係顯示根據本發明一實施例之基底偏壓電路之一方塊圖以及微處理器之整合晶片，用以最小化於微處理器之功能區塊之次臨界漏電流。

第3圖係顯示根據本發明一實施例所述之P型位準移位電路之示意圖，上述P型位準移位電路可作為第1圖及第2圖之P型位準移位電路。

第4圖係顯示根據本發明一實施例所述之N型位準移位電路之示意圖，上述N型位準移位電路可作為第1圖及第2圖之N型位準移位電路。

第5及6圖係顯示根據本發明一實施例所述之P型緩衝器與N型緩衝器之示意圖。

第7圖係顯示根據本發明一實施例所述之第2圖之P型位準移位電路之示意圖。

第8圖係顯示根據本發明一實施例所述之第2圖之N型位準移位電路之示意圖。

第9及10圖係顯示第2圖之微處理器之對應之實施例。

200‧‧‧微處理器

202‧‧‧基底偏壓電路

208‧‧‧功能區塊

212‧‧‧偏壓產生器

214‧‧‧控制裝置

BCTL‧‧‧控制信號

220、221‧‧‧P型位準移位電路

222、223‧‧‧N型位準移位電路

224‧‧‧P型緩衝器

226‧‧‧N型緩衝器

ENP、ENN‧‧‧箝位致能信號

PEN、NEN‧‧‧箝制移位致能信號

VBNA、VBPA‧‧‧基底偏壓

PC1、PA、PB、PCN‧‧‧P型通道箝位裝置

NC1、NA、NB、NCN‧‧‧N型通道箝位裝置

NCHG、PCHG‧‧‧充電電壓位準

Claims (18)

1. 一種微處理器裝置，包括：一第一電源供應節點，提供一第一核心電壓；一功能區塊，具有複數電力模式，包括：複數半導體裝置，分別具有一基底接點；以及一第一基底偏壓導線，設置於上述功能區塊及耦接至少一上述半導體裝置之上述基底接點；一第一充電節點；一第一選擇電路，當上述功能區塊於低電力模式時耦接上述第一基底偏壓導線至上述第一充電節點，並於上述功能區塊為全電力模式時箝制上述第一基底偏壓導線至上述第一電源供應節點；以及一基底偏壓電路，當上述功能區塊於上述低電力模式時，將上述第一充電節點充電至相對於上述第一核心電壓之一第一偏移電壓之一第一基底偏壓，其中上述基底偏壓電路包括一偏壓產生器，當上述功能區塊於上述低電力模式時，將上述第一充電節點充電及當上述功能區塊轉換為上述全電力模式，驅動上述第一充電節點至上述第一核心電壓。
2. 如申請專利範圍第1項所述之微處理器，其中上述第一選擇電路包括：一第一半導體裝置耦接於上述第一電源供應節點及上述第一基底偏壓導線之間；一第二半導體裝置耦接於上述第一基底偏壓導線及 上述第一充電節點之間；以及其中上述第一選擇電路於上述全電力模式致能上述第一半導體裝置及於上述低電力模式致能上述第二半導體裝置。
3. 如申請專利範圍第2項所述之微處理器，其中：上述基底偏壓電路更包括提供一控制信號之一控制裝置，上述控制信號在上述功能區塊操作於上述全電力模式時具有一第一狀態，並於上述功能區塊操作於上述低電力模式時具有一第二狀態；以及其中上述第一選擇電路更包括用以接收上述控制信號之一控制輸入端以及其中上述第一選擇電路於上述控制信號於上述第一狀態時致能上述第一半導體裝置，並於上述控制信號於上述第二狀態時致能上述第二半導體裝置。
4. 如申請專利範圍第1項所述之微處理器，更包括：一第二電源供應節點，提供一第二核心電壓；以及其中上述第一選擇電路，包括：一控制輸入端，接收一控制信號，上述控制信號切換於上述第一核心電壓與上述第二核心電壓之間，以指示上述功能區塊的電力模式；一位準移位電路，具有接收上述控制信號之一輸入端與提供一位準移位控制信號之一輸出端，其中上述位準移位控制信號切換於上述第一基底偏壓與上述第二核心電壓之間； 一反相器，具有接收上述位準移位控制信號之一輸入端及一輸出端，其中上述反相器之輸出端切換於上述第一基底偏壓及上述第二核心電壓之間；一第一半導體裝置，包括接收上述位準移位控制信號之一閘極、耦接上述第一電源供應節點之一源極以及耦接上述第一基底偏壓導線之一汲極與一基底；以及一第二半導體裝置包括耦接上述反相器之輸出端之一閘極，耦接上述第一充電節點之一源極以及耦接上述第一基底偏壓導線之一汲極與一基底。
5. 如申請專利範圍第1項所述之微處理器，更包括：一第一箝位裝置，耦接於上述第一電源供應節點與上述第一基底偏壓導線之間，上述第一箝位裝置具有一控制輸入端，其中當上述控制輸入端致能時，上述第一箝位裝置箝制上述第一基底偏壓導線至上述第一電源供應節點；以及一位準移位電路，具有接收一控制信號之一輸入端以及耦接於上述第一箝位裝置之上述控制輸入端之一輸出端，其中當功能區塊為上述低電力模式，上述位準移位電路驅動上述輸出端至上述第一基底偏壓，以使上述第一箝位裝置不導通。
6. 如申請專利範圍第5項所述之微處理器，更包括：一第二箝位裝置，耦接於上述第一電源供應節點與上述第一基底偏壓導線之間，並具有一控制輸入端，其中當 上述控制輸入端致能，上述第二箝位裝置箝制上述第一基底偏壓導線至上述第一電源供應節點；以及一緩衝器，具有耦接上述位準移位電路之一輸入端與一輸出端耦接上述第二箝位裝置之上述閘極；其中當上述功能區塊於上述低電力模式，上述緩衝器驅動其輸出端跟隨上述位準移位電路之上述輸出端，以將上述第二箝位裝置不導通。
7. 如申請專利範圍第1項所述之微處理器，更包括：一第二電源供應節點，提供一第二核心電壓；其中上述功能區塊更包括繞線於上述功能區塊中之一第二基底偏壓導線及其耦接與耦接至上述第一基底偏壓導線之至少一半導體裝置不同之至少一上述半導體裝置之上述基底接點；一第二充電節點；一第二選擇電路，當上述功能區塊於上述低電力模式，耦接上述第二基底偏壓導線至上述第二充電節點及當上述功能區塊為上述全電力模式，上述第二選擇電路箝制上述第二基底偏壓導線至上述第二電源供應節點；以及其中當上述功能區塊於上述低電力模式時，上述基底偏壓電路將上述第二充電節點充電至對應於上述第二核心電壓之一第二偏移電壓之一第二基底偏壓。
8. 如申請專利範圍第7項所述之微處理器，其中上述基底偏壓電路包括一偏壓產生器，當上述功能區塊於上述低電力模式，上述偏壓產生器將上述第一充電節點充電， 以使得上述第一充電節點相對於上述第一核心電壓具有一正電壓偏移，以及當上述功能區塊於上述低電力模式，上述偏壓產生器將上述第二充電節點充電，以使得上述第二充電節點相對於上述第二核心電壓具有一負電壓偏移。
9. 如申請專利範圍第8項所述之微處理器，其中：上述第一選擇電路，包括：一第一P型通道裝置，具有一源極與一汲極耦接於上述第一電源供應節點及上述第一基底偏壓導線之間；以及一第二P型通道裝置，具有一源極及一汲極耦接於上述第一充電節點及上述第一基底偏壓導線之間；以及上述第二選擇電路，包括：一第一N型通道裝置，具有一源極及一汲極耦接於上述第二電源供應節點與上述第二基底偏壓導線之間；以及一第二N型通道裝置，具有一源極及一汲極耦接於上述第二充電節點與上述第二基底偏壓之間。
10. 如申請專利範圍第9項所述之微處理器，其中：上述基底偏壓電路更包括控制裝置，上述控制裝置設置一P型控制信號與一N型控制信號，其中上述P型控制信號與上述N型控制信號分別切換於上述第一核心電壓與上述第二核心電壓之間，用以指示上述功能區塊之電力模式； 其中上述第一選擇電路，更包括：一P型位準移位電路，具有接收上述P型控制信號之一輸入端與提供一第一位準移位控制信號之一輸出端，上述控制信號切換於上述第二核心電壓與上述第一基底偏壓之間；一第一反相器，具有接收上述第一位準移位控制信號之一輸入端與具有切換於上述第二核心電壓及上述第一基底偏壓之間之一輸出端；其中上述第一P型通道裝置具有耦接於上述第一基底偏壓導線之一基底與接收上述第一位準移位控制信號之一閘極；以及其中上述第二P型通道裝置具有耦接於上述第一基底偏壓導線之一基底與耦接上述第一反相器之上述輸出端之一閘極；以及其中上述第二選擇電路，更包括：一N型位準移位電路，具有接收上述N型控制信號之一輸入端與提供一第二位準移位控制信號之一輸出端，上述控制信號切換於上述第一核心電壓與上述第二基底偏壓之間；一第二反相器，具有接收上述第二位準移位控制信號之一輸入端與切換於上述第一核心電壓及上述第二基底偏壓之間之一輸出端；其中上述第一N型通道裝置具有耦接於上述第二基底偏壓導線之一基底與接收上述第二位準移位控制 信號之一閘極；以及其中上述第二N型通道裝置具有耦接於上述第二基底偏壓導線之一基底與耦接上述第二反相器之上述輸出端之一閘極。
11. 如申請專利範圍第1項所述之微處理器，其中於上述功能區塊中提供上述第一充電節點及上述第一選擇電路。
12. 一種積體電路，包括：一基底；一功能區塊包含整合於上述基底之複數P型通道裝置與複數N型通道裝置，上述P型通道裝置與上述N型通道裝置個別包含一基底接點，其中上述功能區塊具有一全電力狀態與一低電力狀態；一第一基底偏壓導線，提供於上述功能區塊之上述基底，並耦接於上述P型通道裝置之至少一上述基底接點；一第二基底偏壓導線，提供於上述功能區塊之上述基底以及耦接上述N通道裝置之至少一上述基底接點；一第一供應導體，提供於上述基底與提供一核心電壓對應於一第二供應導體提供於上述基底之一參考電壓；一基底偏壓電路，提供於上述功能區塊之上述基底，上述基底偏壓電路具有一第一輸出端與一第二輸出端，上述第一輸出端用於充電上述第一基底偏壓導線及上述第二輸出端用於充電上述第二基底偏壓導線，其中當上述功能區塊由上述低電力狀態轉換至上述全電力狀態，上述基 底偏壓電路充電上述第一基底偏壓導線至上述核心電壓以及充電上述第二基底偏壓導線至上述參考電壓，以及其中當上述功能區塊於低電力狀態，上述基底偏壓電路充電上述第一基底偏壓導線至一第一基底偏壓其高於上述核心電壓及充電上述第二基底偏壓導線至一第二基底偏壓其低於上述參考電壓，其中上述基底偏壓電路包括一控制裝置，上述控制裝置具有一第一輸出以及一第二輸出，上述第一輸出以及上述第二輸出代表上述全電力狀態以及上述低電力狀態；以及一箝位電路，當於上述全電力狀態時，用以箝制上述第一基底偏壓導線至上述第一供應導體以及箝制上述第二基底偏壓導線至上述第二供應導體，包括：一第一箝位裝置耦接於上述第一供應導體及上述第一基底偏壓導線之間以及具有一控制輸入端；一第二箝位裝置耦接於上述第二供應導體及上述二基底偏壓導線之間以及具有一控制輸入端；一第一位準移位電路，具有一輸入端耦接上述控制裝置之上述第一輸出端以及一輸出端耦接上述第一箝位裝置之上述控制輸入端，其中上述第一位準移位電路切換上述輸出端於上述參考電壓與上述第一基底偏壓之間；一第二位準移位電路，具有一輸入端耦接上述控制裝置之上述第二輸出端與一輸出端耦接上述第二箝位裝置之上述控制輸入端，其中上述第二位準移位電 路切換上述輸出端於上述核心電壓與上述第二基底偏壓之間；一第三箝位裝置，耦接於上述第一供應導體與上述第一基底偏壓導線之間，並具有一控制輸入端；一第四箝位裝置耦接於上述第二供應導體與上述第二基底偏壓導線之間，並具有一控制輸入端；一第一緩衝器，具有一輸入端耦接於上述第一位準移位電路之上述輸出端與一輸出端耦接上述第三箝位裝置之上述控制輸入端，其中上述第一緩衝器驅動上述輸出端跟隨上述第一位準移位電路之上述輸出端；以及一第二緩衝器，具有一輸入端耦接於上述第二位準移位電路之上述輸出端及一輸出端耦接上述第四箝位裝置之上述控制輸入端，其中上述第二緩衝器驅動上述輸出端跟隨上述第二位準移位電路之上述輸出端。
13. 如申請專利範圍第12項所述之積體電路，其中上述基底偏壓電路更包括：一第一選擇電路具有一控制輸入端，上述第一選擇電路包括：一第五箝位裝置，耦接於上述第一供應導體與上述第一基底偏壓導線之間；一第一切換裝置，耦接於上述第一基底偏壓導線與上述基底偏壓電路之上述第一輸出端之間；其中上述第一選擇電路根據上述第一選擇電路之 上述控制輸入端，選擇性致能上述第一箝位裝置與上述第一切換裝置之一者；一第二選擇電路具有一控制輸入端，上述第二選擇電路，包括：一第六箝位裝置耦接於上述第二供應導體與上述第二基底偏壓導線之間；一第二切換裝置耦接於上述第二基底偏壓導線與上述基底偏壓電路之上述第二輸出端之間；以及其中根據上述第二選擇電路之上述控制輸出端，選擇性致能上述第六箝位裝置及上述第二切換裝置之一者；以及其中上述控制裝置之上述第一輸出端耦接於上述第一選擇電路之上述控制輸入端及其中上述控制裝置之上述第二輸出端耦接於上述第二選擇電路之上述控制輸入端，其中當上述功能區塊於上述全電力狀態，上述控制裝置控制上述第一選擇電路與上述第二選擇電路，以箝制上述第一基底偏壓導線至上述核心電壓及箝制上述第二基底偏壓導線至上述參考電壓，以及當上述功能區塊於低電力模式，驅動上述第一基底偏壓導線至上述第一基底偏壓與上述第二基底偏壓導線至上述第二基底偏壓。
14. 如申請專利範圍第13項所述之積體電路，其中：上述第一選擇電路更包括：一P型位準移位電路，具有一輸入端耦接上述控 制裝置之上述第一輸出端與提供一第一位準移位電壓於上述參考電壓與上述第一基底偏壓之間之一輸出端；一第一反相器，具有接收上述第一位準移位電壓之一輸入端與切換於上述參考電壓與上述第一基底偏壓之間之一輸出端；上述第五箝位裝置包括一第一P型通道裝置，上述P型通道裝置具有耦接上述第一供應導體之一源極、耦接於上述第一基底偏壓導線之一汲極與一基底以及接收上述第一位準移位電壓之一閘極；以及上述第一切換裝置包括一第二P型通道裝置，上述P型通道裝置具有一源極耦接上述基底偏壓電路之上述第一輸出端、耦接上述第一基底偏壓導線之一汲極與一基底以及一閘極耦接上述第一反相器之上述輸出端；以及其中上述第二選擇電路更包括：一N型位準移位電路，具有一輸入端耦接上述控制裝置之上述第二輸出端與提供一第二位準移位電壓於上述核心電壓及上述第二基底偏壓之間之一輸出端；一第二反相器，具有接收上述第二位準移位電壓之一輸入端與切換於上述核心電壓與上述第二基底偏壓之間之一輸出端；上述第六箝位裝置包括一第一N型通道裝置，上述N型通道裝置具有耦接上述第二供應導體之一源極、耦接於 上述第二基底偏壓導線之一汲極與一基底以及接收上述第二位準移位電壓之一閘極；以及上述第二切換裝置包括一第二N型通道裝置，上述N型通道裝置具有一源極耦接上述基底偏壓電路之上述第二輸出端，耦接上述第二基底偏壓導線之一汲極與一基底以及一閘極耦接上述第二反相器之上述輸出端。
15. 一種微處理器晶片之一功能區塊之複數半導體裝置之選擇基底偏壓之方法，上述微處理器晶片包括繞線於功能區塊中之一基底偏壓導線，用於減少上述半導體裝置之至少一次臨界漏電流，上述方法包括：當上述功能區塊為一第一電力狀態，將箝制基底偏壓導線至一第一核心電壓；當上述功能區塊為一第二電力狀態，將不箝制基底偏壓導線以及驅動上述基底偏壓導線至一基底偏壓，其中上述箝制步驟包括致能耦接於上述基底偏壓導線與上述第一核心電壓之間之一箝位裝置，其中上述箝位裝置包括一半導體裝置，具有一閘極、耦接於上述第一基底偏壓導線之一汲極與一基底以及耦接於上述第一核心電壓之一源極，其中上述箝制步驟包括驅動上述半導體裝置之上述閘極至一第二核心電壓，以及其中上述不箝制步驟包括驅動上述半導體裝置之上述閘極至上述基底偏壓。
16. 如申請專利範圍第15項所述之方法，更包括：移位一致能信號之位準至一位準移位致能信號，上述 致能信號切換於上述第一核心電壓及上述第二核心電壓之間以及上述位準移位致能信號切換於上述基底偏壓及上述第二核心電壓之間；以及提供上述位準移位致能信號至上述半導體裝置之上述閘極。
17. 如申請專利範圍第15項所述之方法，其中驅動上述基底偏壓導線之步驟包括：充電一充電節點至對應於上述第一核心電壓之一偏移電壓；以及將上述基底偏壓導線耦接至上述充電節點。
18. 如申請專利範圍第17項所述之方法，其中上述將基底偏壓導線耦接至上述充電節點之步驟包括致能耦接於上述基底偏壓導線及上述充電節點之間之一半導體裝置。