TWI381444B - 形成開口之方法 - Google Patents

Description

形成開口之方法

本發明是關於一種形成開口的方法，尤指一種形成鑲嵌結構之開口的方法。

隨著半導體工業的進展，為了符合該等高密度積體電路之開發與設計，各式元件之尺寸皆降至次微米以下。該等積體電路之性能表現，除了取決於其內部元件的可靠度外，亦受制於用以傳遞各元件間電子訊號之金屬內連線。因此，隨著目前持續縮小積體電路尺寸之趨勢，積體電路製程已朝向多重金屬內連線方向發展。而為了解決在多層(multi－layer)中製作金屬內連線之困難，鑲嵌製程(damascene process)係受到廣泛研究與發展；另外，由於銅(Cu)具有比鋁(Al)和絕大多數金屬更低的電阻係數和優異的電子遷移(electromigration)抗拒性，且低介電常數(low－k)材料可幫助降低金屬導線之間的電阻－電容延遲效應(resistance－capacitance，RC delay effect)，因此銅導線與低介電常數(low－k)絕緣層已被大量的用於製作單鑲嵌結構(single damascene structure)與雙鑲嵌結構(dual damascene structure)。而且銅製程亦被認為是解決未來深次微米(deep sub－half micron)積體電路金屬連線問題的新技術。

值得注意的是，習知在利用硬遮罩來形成鑲嵌結構的開口後都是在硬遮罩還覆蓋在介電層上的情況下來直接沈積阻障層。因此所形成的阻障層除了會覆蓋在開口的底部及介電層的側壁表面外，還會同時覆蓋部分的硬遮罩表面。 然隨著線寬降低，硬遮罩的阻隔會大幅降低阻障層濺鍍時的入射角(incident angle)，使阻障層無法在介電層的側壁表面形成連續的輪廓(continuous profile)。由於不連續的阻障層會使後續電鍍的銅金屬層產生缺口(void)並製作出不良的鑲嵌結構，因此如何改善習知的鑲嵌製程即為現今一重要課題。

因此本發明主要是揭露一種形成鑲嵌結構開口的方法，以解決習知製程中容易使銅金屬層產生缺口的情形。

根據本發明之較佳實施例，本發明形成開口之方法主要包含有下列步驟。首先提供一半導體基底，且該半導體基底中包含至少一金屬內連線層。然後形成一堆疊薄膜於半導體基底上，且堆疊薄膜包含有至少一介電層以及一硬遮罩。接著利用硬遮罩形成一開口於堆疊薄膜中且不暴露出該金屬內連線層。隨後去除硬遮罩，並形成一阻障層於半導體基底上並覆蓋部分介電層及部分金屬內連線層表面。

本發明之另一實施例所揭露形成開口的方法包含有下列步驟。首先提供一半導體基底，且該半導體基底中包含至少一金屬內連線層。然後形成一堆疊薄膜於半導體基底上，且堆疊薄膜包含有至少一介電層以及一硬遮罩。接著利用硬遮罩形成一開口於介電層中且不暴露出金屬內連線層。隨後去除硬遮罩，並沈積一阻障層於半導體基底上並覆蓋部分介電層及部分金屬內連線層表面。然後填入一金屬層於開口中，並進行一化學機械研磨製程，去除部分金屬層及阻障層並使金屬層表面與介電層表面齊平。

請參照第1圖至第5圖，第1圖至第5圖本發明第一實施例製作一單鑲嵌結構之示意圖。如第1圖所示，首先提供一半導體基底12，例如一矽基底或一絕緣層上覆矽(silicon－on－insulator,SOI)基底。半導體基底12中包含至少一金屬內連線層14，且金屬內連線層14則是選自由銅、鋁、鈦、氮化鈦、鉭、氮化鉭以及鎢等金屬所構成的群組。

然後形成一堆疊薄膜16於半導體基底12上。其中，堆疊薄膜16包含複數個介電層18、20、22以及一由金屬所構成的硬遮罩24。介電層18、20、22分別可為一低介電常數介電層、超低介電常數介電層或普通介電層，例如多孔性低介電常數介電材料、碳摻雜氧化物(carbon－doped oxide；CDO)、有機矽玻璃(OSGs)、含氟二氧化矽(FSGs)、超低介電常數(Ultra low－k；k<2.5)、氮氧化矽(SiON)、氮化矽或TEOS(四乙基氧矽烷)等材料層，且形成介電層18、20、22的方法包含有化學氣相沈積製程(CVD)、旋轉鍍膜(spin－coating)製程、電漿加強化學氣相沉積製程(plasma－enhanced chemical vapor deposition；PECVD)以及高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDPCVD)等製程方法。

在本實施例中，介電層18是由碳氮化矽(SiCN)所組成的NBLOK或由氮化矽所構成、介電層20是由多孔性低介電常數材料(porous low－k dielectric)或由Dow chemical公司所提供的SiLK所構成、介電層22是由氮氧化矽所構成，而硬遮罩24則選自於由鈦、氮化鈦、鉭、氮化鉭、鋁或銅鋁合金所構成的群組。需注意的是，本實施例雖然採用金屬所構成的硬遮罩24，但不侷限於這種配置方式，本發明又可視製程需求來選擇其他非金屬材料來做為硬遮罩24，例如旋塗式玻璃(spin－on glass,SOG)、氧化物(oxides)非晶碳(amorphous carbon)、多晶矽(polysilicon)或非晶矽(amorphous silicon)等材料，此皆屬本發明所涵蓋的範圍。

接著覆蓋一由氮氧化矽(silicon oxynitride,SiON)所構成的絕緣層26在硬遮罩24表面，並對絕緣層26與硬遮罩 24進行一圖案轉移製程，例如先形成一圖案化光阻層42在絕緣層26上，然後再進行一蝕刻製程，以於絕緣層26與硬遮罩24中形成一開口28。氮氧化矽層26在此製程中具有底抗反射層(Bottom ARC)的作用。

如第2圖所示，接著利用灰化(ashing)、去殘渣(descum)製程去除圖案化光阻層42與絕緣層26，並繼續進行另一圖案轉移製程。例如利用圖案化硬遮罩24來對介電層20、22進行一蝕刻製程，將圖案化硬遮罩24中的開口圖案部份轉移至介電層20、22中，以於介電層20、22中形成相對應的部份開口30。值得住意的是，此步驟會形成相對應的部份開口30於堆疊薄膜16中，開口30可能會因為過度蝕刻而延伸進入介電層18，但並不會暴露出半導體基底12中的金屬內連線層14。又，根據此步驟所使用的蝕刻氣體，開口30的側壁可能會形成一層聚合物層，因此可選擇性地利用一氧電漿步驟來剝除此聚合物層。

如第3圖所示，先進行一選擇性蝕刻製程，例如利用氯氣(Cl₂ )來進行一電漿蝕刻製程，以去除部分的圖案化硬遮罩24。在本實施例中，被蝕刻的圖案化硬遮罩24側壁會因蝕刻氣體的侵蝕而退縮並形成一略微斜角(tapered)的圖案。然後再以ChxFy系的蝕刻化學品而進行另一蝕刻製程來去除部分的介電層18，以暴露出金屬內連線層14，其中 x、y為整數。值得注意的是，在去除部分介電層18的過程中，介電層22的側壁也會被部分移除，而形成一如圖案化遮罩層24一般的斜角狀側壁。

如第4圖所示，依序以濺鍍的方式沈積一阻障層32以及一晶種層34在圖案化遮罩層24、介電層18、20、22及金屬內連線層14的裸露表面。阻障層32可由鈦、氮化鈦、鉭、氮化鉭等單層或複合材料層所構成，除了可避免後續所填入的銅金屬擴散至介電層18、20、22之外，又可提升後續覆蓋於單鑲嵌結構上的金屬層與單鑲嵌結構之間的附著力。晶種層34除了是提供電流一導電路徑之外，另一重要目的是為先行提供銅的成核層，以利後續之電鍍銅可在其上成核與成長。然後進行一電鍍製程，以於晶種層34表面形成一由銅所構成的金屬層36，並使金屬層36填滿開口30。

如第5圖所示，進行一或多道化學機械研磨製程，去除部分金屬層36、晶種層34、阻障層32、圖案化遮罩層24以及介電層22，使殘留於開口30中的金屬層36大致上切齊於介電層20表面。至此即完成本發明第一實施例之單鑲嵌結構40。

請參照第6圖至第10圖，第6圖至第10圖為本發明第 二實施例製作一單鑲嵌結構之示意圖。如第6圖所示，首先提供一半導體基底62，例如一矽基底或一絕緣層上覆矽(silicon－on－insulator,SOI)基底。半導體基底62中包含至少一金屬內連線層64，且金屬內連線層64則是選自由銅、鈦、氮化鈦、鉭、氮化鉭以及鎢等金屬導體所構成的群組。

然後形成一堆疊薄膜66於半導體基底62上。其中，堆疊薄膜66包含複數個介電層68、70、72、一由金屬所構成的硬遮罩74以及一設置於介電層72與硬遮罩74之間的氮氧化矽(SiON)層(圖未示)，且此氮氧化矽層可在後續圖案化硬遮罩74的時候作為一蝕刻停止層(etch stop layer)。介電層68、70、72分別可為一低介電常數介電層、超低介電常數介電層或普通介電層，例如多孔性低介電常數介電材料、碳摻雜氧化物(carbon－doped oxide；CDO)、有機矽玻璃(OSGs)、含氟二氧化矽(FSGs)、超低介電常數(Ultra low－k；k<2.5)、氮化矽或TEOS(四乙基氧矽烷)等材料層，且形成介電層68、70、72的方法包含有化學氣相沈積製程(CVD)、旋轉鍍膜(spin－coating)製程、電漿加強化學氣相沉積製程(plasma－enhanced chemical vapor deposition；PECVD)以及高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDPCVD)等製程方法。

在本實施例中，介電層68是由碳氮化矽(SiCN)所組成 的NBLOK或由氮化矽所構成、介電層70是由多孔性低介電常數材料(porous low－k dielectric)或由Dow chemical公司所提供的SiLK所構成、介電層72是由四乙基氧矽烷(tetraethylorthosilicate,TEOS)所構成，而硬遮罩74則選自於由鈦、氮化鈦、鉭、氮化鉭、鋁或銅鋁合金所構成的群組。需注意的是，本實施例雖然採用金屬所構成的硬遮罩74，但不侷限於這種配置方式，本發明又可視製程需求來選擇其他非金屬材料來做為硬遮罩74，例如旋塗式玻璃(spin－on glass,SOG)、氧化物(oxides)非晶碳(amorphous carbon)、多晶矽(polysilicon)或非晶矽(amorphous silicon)等材料，此皆屬本發明所涵蓋的範圍。

接著再覆蓋一由氮氧化矽(silicon oxynitride,SiON)所構成的絕緣層76在硬遮罩74表面，並對絕緣層76與硬遮罩74進行一圖案轉移製程，例如先形成一圖案化光阻層92在絕緣層76上，然後再進行一蝕刻製程，以於絕緣層76與硬遮罩74中形成一開口78。應注意，氮氧化矽層76在此製程中具有底抗反射層(Bottom ARC)的作用。

如第7圖所示，接著利用灰化(ashing)、去殘渣(descum)製程去除圖案化光阻層92與絕緣層76，並繼續進行另一圖案轉移製程。例如利用圖案化硬遮罩74來對介電層70、72進行一蝕刻製程，將圖案化硬遮罩74中的開口圖案部 份轉移至介電層70、72中，以於介電層70、72中形成相對應的部份開口80。值得住意的是，此步驟會形成相對應的部份開口80於堆疊薄膜66中，開口80可能會因為過度蝕刻而延伸進入介電層68，但並不會暴露出半導體基底62中的金屬內連線層64。

如第8圖所示，先進行一蝕刻製程來去除圖案化硬遮罩74，然後再進行另一蝕刻製程來去除部分的介電層68以暴露出金屬內連線層64，或是直接在去除圖案化硬遮罩74的同時去除部分的介電層68並暴露出金屬內連線層64，此均屬本發明所涵蓋的範圍。另需注意的是，本實施例中利用圖案化硬遮罩74於介電層70、72中形成部份開口80以及之後去除圖案化硬遮罩74等步驟可以在同一真空系統中的不同反應室所完成。

接著如第9圖所示，依序以濺鍍的方式沈積一阻障層82以及一晶種層84在介電層68、70、72及金屬內連線層64的裸露表面。阻障層82可由鈦、氮化鈦、鉭、氮化鉭等單層或複合材料層所構成，除了可避免後續所填入的銅金屬擴散至介電層68、70、72之外，又可提升後續覆蓋於單鑲嵌結構上的金屬層與單鑲嵌結構之間的附著力。晶種層84除了是提供電流一導電路徑之外，另一重要目的是為先行提供銅的成核層，以利後續之電鍍銅可在其上成核與成 長。然後進行一電鍍製程，以於晶種層84表面形成一由銅所構成的金屬層86，並使金屬層86填滿開口80。

如第10圖所示，進行一或多道化學機械研磨製程，去除部分金屬層86、晶種層84、阻障層82以及介電層72，使殘留於開口80中的金屬層86大致上切齊於介電層70表面。至此即完成本發明第二實施例之單鑲嵌結構90。

請參照第11圖至第16圖，第11圖至第16圖本發明第三實施例製作一雙鑲嵌結構之示意圖。如第11圖所示，首先提供一半導體基底102，例如一矽基底或一絕緣層上覆矽(silicon－on－insulator,SOI)基底。半導體基底102中包含至少一金屬內連線層104，且金屬內連線層104是選自由銅、鈦、氮化鈦、鉭、氮化鉭以及鎢等金屬導體所構成的群組。

然後形成一堆疊薄膜106於半導體基底102上。其中，堆疊薄膜106包含複數個介電層108、110、112以及一由金屬所構成的硬遮罩114，其中介電層108、110、112的材質類似於第一實施例之介電層68、70、72的材質，而硬遮罩114的材料則類似於第一實施例之硬遮罩74的材質。在本實施例中，介電層108是由碳氮化矽(SiCN)所組成的NBLOK、介電層110是由多孔性低介電常數材料(porous low－k dielectric)或由Dow chemical公司所提供的SiLK所構成、介電層112是由四乙基氧矽烷(tetraethylorthosilicate,TEOS)所構成，而硬遮罩114則包含有鈦、氮化鈦、鉭、氮化鉭、鋁或銅鋁合金所構成的群組。如同本發明第一實施例，本實施例雖然採用金屬所構成的硬遮罩114，但不侷限於這種配置方式，本發明又可視製程需求來選擇其他非金屬材料來做為硬遮罩114，例如旋塗式玻璃(spin－on glass,SOG)、氧化物(oxides)、多晶矽(polysilicon)或非晶碳(amorphous carbon)等材料，此皆屬本發明所涵蓋的範圍。

接著覆蓋一由氮氧化矽(silicon oxynitride,SiON)所構成的絕緣層116在硬遮罩114表面，並對絕緣層116與硬遮罩114進行一圖案轉移製程，例如先形成一圖案化光阻層142在絕緣層116上，然後再進行一蝕刻製程，以於絕緣層116與硬遮罩114中形成一定義溝渠的開口118。應注意，氮氧化矽層116在此製程中具有底抗反射層(Bottom ARC)的作用。

如第12圖所示，在利用灰化(ashing)、去殘渣(descum)製程去除圖案化光阻層142之後，形成另一圖案化光阻層120在絕緣層116及介電層112表面。然後利用圖案化光阻層120進行一蝕刻製程，去除部分的介電層110、112，以於介電層110、112中形成一部份接觸洞(partial via)122。 如同先前之實施例，本蝕刻製程會於介電層110、112中形成相對於圖案化光阻層120的部份接觸洞122但不會暴露出半導體基底102中的金屬內連線層104。

如第13圖所示，先利用灰化(ashing)、去殘渣(descum)製程去除圖案化光阻層120及絕緣層116，然後利用圖案化硬遮罩114進行另一蝕刻製程，以於介電層110、112中形成對應圖案化硬遮罩114開口的溝渠124。應注意的是，溝渠124可能會因為過度蝕刻而延伸進入介電層108，但並不會暴露出半導體基底102中的金屬內連線層104。

接著如第14圖所示，先進行一蝕刻製程來移除圖案化硬遮罩114，然後再進行另一蝕刻製程來去除溝渠124中殘餘的介電層108以暴露出金屬內連線層104，或是直接在去除圖案化硬遮罩114的同時去除溝渠124中殘餘的介電層108並暴露出金屬內連線層104，此皆屬本發明所涵蓋的範圍。另外需注意的是，本實施例從形成圖案化光阻層120到形成溝渠124等步驟均可以在同一真空系統中的不同反應室所完成。

然後如第15圖所示，依序形成一阻障層126以及一晶種層128在介電層108、110、112及金屬內連線層104表面。如同先前實施例所述，阻障層126是由鈦、氮化鈦、 鉭、氮化鉭等單一材料層所構成，除了可避免後續所填入的銅金屬擴散至介電層108、110、112之外，又可提升後續覆蓋於單鑲嵌結構上的金屬層與單鑲嵌結構之間的附著力。隨後進行一電鍍製程，以於晶種層128表面形成一由銅所構成的金屬層130，並使金屬層130填滿溝渠124以及接觸洞122。

如第16圖所示，進行一或多道化學機械研磨製程，去除介電層110表面的部分金屬層130、晶種層128、阻障層126以及介電層112，使殘留於溝渠124中的金屬層130大致上切齊於介電層110表面。至此即完成本發明第三實施例之雙鑲嵌結構140。另需注意的是，本實施例是以第二實施例中完全去除圖案化硬遮罩的方式來結合雙鑲嵌製程。但不侷限於這個作法，本發明又可融合第一實施例中僅部分去除圖案化硬遮罩的方式來完成雙鑲嵌製程，此均屬本發明所涵蓋的範圍。

請參照第17圖至第19圖，第17圖至第19圖本發明第四實施例製作一雙鑲嵌結構之示意圖。如第17圖所示，本發明可先進行第12圖至第13圖的製程並以氮氧化矽來形成介電層112，然後再於圖案化硬遮罩114、介電層110及112中形成對應的接觸洞122與溝渠124。

接著進行一選擇性蝕刻製程，例如利用氯氣(Cl₂ )來進行一電漿蝕刻製程，以去除部分的圖案化硬遮罩114。在本實施例中，被蝕刻的圖案化硬遮罩114側壁會因蝕刻氣體的侵蝕而退縮並形成一略微斜角(tapered)的圖案。

如第18圖所示，再以ChxFy系的蝕刻化學品進行另一蝕刻製程來去除部分的介電層108，以暴露出金屬內連線層104，其中x、y為整數。值得注意的是，在去除部分介電層108的過程中，介電層112的側壁也會被部分移除，而形成一如圖案化遮罩層114一般的斜角狀側壁。

如第19圖所示，依序形成一阻障層126以及一晶種層128在圖案化硬遮罩114、介電層108、110、112及金屬內連線層104表面。同先前所述之實施例，阻障層126可由鈦、氮化鈦、鉭、氮化鉭等單一材料層所構成。隨後進行一電鍍製程，以於晶種層128表面形成一由銅所構成的金屬層130，並使金屬層130填滿溝渠124以及接觸洞122。最後可進行一或多道化學機械研磨製程，去除介電層110表面的部分金屬層130、晶種層128、阻障層126以及介電層112，使殘留於溝渠124中的金屬層130大致上切齊於介電層110表面。

綜上所述，本發明主要是在介電層中尚未完全蝕刻出所 需之鑲嵌圖案以及沈積阻障層前先完全去除或部分去除用來形成鑲嵌結構開口的硬遮罩，然後再進行後續所需的濺鍍與電鍍製程。由於去除此硬遮罩的步驟可大幅提昇阻障層濺鍍時的入射角，因此在濺鍍阻障層的時候可在介電層側壁表面形成具有連續輪廓的阻障層，並使後續覆蓋在阻障層上的銅金屬層不會因阻障層的不連續而產生缺口。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12‧‧‧半導體基底

14‧‧‧金屬內連線層

16‧‧‧堆疊薄膜

18‧‧‧介電層

20‧‧‧介電層

22‧‧‧介電層

24‧‧‧硬遮罩

26‧‧‧絕緣層

28‧‧‧開口

30‧‧‧開口

32‧‧‧阻障層

34‧‧‧晶種層

36‧‧‧金屬層

38‧‧‧介電層

40‧‧‧單鑲嵌結構

42‧‧‧圖案化光阻層

62‧‧‧半導體基底

64‧‧‧金屬內連線層

66‧‧‧堆疊薄膜

68‧‧‧介電層

70‧‧‧介電層

72‧‧‧介電層

74‧‧‧硬遮罩

76‧‧‧絕緣層

78‧‧‧開口

80‧‧‧開口

82‧‧‧阻障層

84‧‧‧晶種層

86‧‧‧金屬層

90‧‧‧單鑲嵌結構

92‧‧‧圖案化光阻層

102‧‧‧半導體基底

104‧‧‧金屬內連線層

106‧‧‧堆疊薄膜

108‧‧‧介電層

110‧‧‧介電層

112‧‧‧介電層

114‧‧‧硬遮罩

116‧‧‧絕緣層

118‧‧‧開口

120‧‧‧圖案化光阻層

122‧‧‧接觸洞

124‧‧‧溝渠

126‧‧‧阻障層

128‧‧‧晶種層

130‧‧‧金屬層

140‧‧‧雙鑲嵌結構

142‧‧‧圖案化光阻層

第1圖至第5圖本發明第一實施例製作一單鑲嵌結構之示意圖。

第6圖至第10圖本發明第二實施例製作一單鑲嵌結構之示意圖。

第11圖至第16圖本發明第三實施例製作一雙鑲嵌結構之示意圖。

第17圖至第19圖本發明第四實施例製作一雙鑲嵌結構之示意圖。

62‧‧‧半導體基底

64‧‧‧金屬內連線層

68‧‧‧介電層

70‧‧‧介電層

82‧‧‧阻障層

84‧‧‧晶種層

86‧‧‧金屬層

90‧‧‧單鑲嵌結構

Claims (24)

1. 一種形成開口之方法，包含有下列步驟：提供一半導體基底，該半導體基底中包含至少一金屬內連線層；形成一堆疊薄膜於該半導體基底上，該堆疊薄膜包含有至少一介電層以及一硬遮罩；利用該硬遮罩於該堆疊薄膜中形成一開口且不暴露出該金屬內連線層；去除該硬遮罩；以及形成一阻障層於該半導體基底上並覆蓋部分該介電層及部分該金屬內連線層表面。
2. 如申請專利範圍第1項所述之方法，其中形成該開口於該堆疊薄膜中包含：圖案化該硬遮罩；以及利用該圖案化之該硬遮罩當作蝕刻遮罩來蝕刻該堆疊薄膜形成該開口。
3. 如申請專利範圍第1項所述之方法，其中形成該開口於該堆疊薄膜中包含：圖案化該硬遮罩；形成一圖案化光阻層於該半導體基底上並覆蓋該圖案化之該硬遮罩； 利用該圖案化光阻層當作蝕刻遮罩以於該堆疊薄膜中形成一接觸洞(via)；去除該圖案化光阻層；以及利用該圖案化之該硬遮罩當作蝕刻遮罩來蝕刻該堆疊薄膜形成該開口。
4. 如申請專利範圍第1項所述之方法，其中形成該堆疊薄膜後另包含：形成一絕緣層於該硬遮罩上；以及利用一圖案化光阻層來圖案化該絕緣層與該硬遮罩。
5. 如申請專利範圍第1項所述之方法，其中該介電層係選自由四乙基氧矽烷(tetraethylorthosilicate,TEOS)、氮化矽、多孔性低介電常數材料(porous low-k dielectric)、氮氧化矽(SiON)、碳氮化矽(SiCN)所組成之NBLOK或由Dow chemical公司所提供之SiLK所構成的群組。
6. 如申請專利範圍第1項所述之方法，其中該硬遮罩係為一金屬硬遮罩。
7. 如申請專利範圍第6項所述之方法，其中該金屬硬遮罩係選自由非晶矽、多晶矽、鈦、氮化鈦、鉭、氮化鉭、鋁或銅鋁合金所構成的群組。
8. 如申請專利範圍第1項所述之方法，其中該金屬內連線層係選自由銅、鈦、氮化鈦、鉭、氮化鉭以及鎢所構成的群組。
9. 如申請專利範圍第1項所述之方法，另包含於去除該硬遮罩時暴露出該金屬內連線層。
10. 如申請專利範圍第1項所述之方法，其中形成該開口於該堆疊薄膜中以及去除該硬遮罩之步驟係於同一真空系統中達成。
11. 如申請專利範圍第1項所述之方法，更包含形成一蝕刻停止層於該介電層與該硬遮罩之間。
12. 一種形成開口之方法，包含有下列步驟：提供一半導體基底，該半導體基底中包含至少一金屬內連線層；形成一堆疊薄膜於該半導體基底上，該堆疊薄膜包含有至少一介電層以及一硬遮罩；利用該硬遮罩於該堆疊薄膜中形成一開口且不暴露出該金屬內連線層；部分去除該硬遮罩；以及 形成一阻障層於該半導體基底上並覆蓋部分該硬遮罩、該介電層及部分該金屬內連線層表面。
13. 如申請專利範圍第12項所述之方法，部分去除該硬遮罩的步驟包含利用一電漿蝕刻製程來部分去除該硬遮罩，使該硬遮罩之側壁退縮而形成一斜角圖案。
14. 如申請專利範圍第13項所述之方法，另包含利用氯氣來進行該電漿蝕刻製程。
15. 如申請專利範圍第12項所述之方法，其中形成該開口於該堆疊薄膜中包含：圖案化該硬遮罩；以及利用該圖案化之該硬遮罩當作蝕刻遮罩來形成該開口。
16. 如申請專利範圍第12項所述之方法，其中形成該開口於該堆疊薄膜中包含：圖案化該硬遮罩；形成一圖案化光阻層於該半導體基底上並覆蓋該圖案化之該硬遮罩；利用該圖案化光阻層於該堆疊薄膜中形成一接觸洞(via)；去除該圖案化光阻層；以及 利用該圖案化之該硬遮罩當作蝕刻遮罩來形成該開口。
17. 如申請專利範圍第12項所述之方法，其中形成該堆疊薄膜後另包含：形成一絕緣層於該硬遮罩上；以及利用一圖案化光阻層來圖案化該絕緣層與該硬遮罩。
18. 如申請專利範圍第12項所述之方法，其中該介電層序選自由四乙基氧矽烷(tetraethylorthosilicate,TEOS)、氮化矽、多孔性低介電常數材料(porous low-k dielectric)、氮氧化矽(SiON)、碳氮化矽(SiCN)所組成之NBLOK或由Dow chemical公司所提供之SiLK所構成的群組。
19. 如申請專利範圍第12項所述之方法，其中該硬遮罩係為一金屬硬遮罩。
20. 如申請專利範圍第19項所述之方法，其中該金屬硬遮罩係選自由非晶矽、多晶矽、鈦、氮化鈦、鉭、氮化鉭、鋁或銅鋁合金所構成的群組。
21. 如申請專利範圍第12項所述之方法，其中該金屬內連線層係選自由銅、鈦、氮化鈦、鉭、氮化鉭以及鎢所構成的群組。
22. 如申請專利範圍第12項所述之方法，另包含於部分去除該硬遮罩後暴露出該金屬內連線層。
23. 如申請專利範圍第12項所述之方法，其中形成該開口於該堆疊薄膜中以及部分去除該硬遮罩之步驟係於同一真空系統中達成。
24. 如申請專利範圍第12項所述之方法，更包含形成一蝕刻停止層於該介電層與該硬遮罩之間。