TWI306309B - Semiconductor device and method of making the same - Google Patents

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Description

1306309 九、發明說明： 【技術背景】 本發明是關於半導體裝置，更特別的是關於用於調整電 晶體中應力的裴置與方法，以改善其效能。、 【發明背景】 ★半導體裝置使用於許多電器裝置中，例如電腦、手機等 等。半導體工業的目標之一是持續縮小各個裝釁的尺寸並 b力各個裝置的速度。由於元件之間的實體银離變小， 所以較小的裝置可以更高速運作。除此之外，較高傳導性 的材質例如銅，置換了較低傳導性的材質，例如鋁。另一 個挑戰則是增加半導體載體的移動性，例如電子與電洞的 移動性。 改善電晶體效能的技術之一是將半導體晶格應變 ㈣ram)(例如彎曲(dist〇rt))使其接近電荷_载體通道區域。相 較於_用的基板，在應變的石夕上所建立的電晶艘具有更大 的電荷-载體移動性。應變矽的技術之一是提供一層鍺或是 T層矽鍺。可以在所述含有鍺的層上，成長一薄層矽。由 J鍺的a日格比石夕大，所以含有鍺的層在相鄰的層中會產生 曰曰才。錯配應力（lattice mismatch stress)。而後可在所述應變 的石夕層中’形成應變的通道電晶體。 另一技術是在所述電晶體上，提供一應力層。對於裝置 、不同移動性與效能，可使用不同的應力層。例如，可藉 、接觸#刻彳τ止層（CESL)、單層、雙層、應力記憶轉換層 、概墊(liner)提供應力。在其他的技術中，可使用氧 6 1306309 化物層。 電晶體結構頂部上所沈積的應力層缺點之一是壓力源 (stressor)與電晶體通道之間的距離部分地緩解所施加的應 變。除此之外，特別是在小裝置中，穿過所述應力層的接 觸洞減少所述應力層的總面積，因而降低了效能。 根據這些問題與其他問題，仍需要在半導體裝置中用於 產生效能促進應變的改善結構與方法。 【發明概述】 藉由本發明較佳實施例所提供的方法與結構，其在半導 體裝置中形成應變區域，可解決或避免上述問題。 本發明之一實施例提供一半導體製造方法。所述方法包 含在半導體裝置中，形成一應變區域。實施例包含在製造 的一中間階段，於半導體裝置的無定形部分上，形成一壓 力源層（stressor layer)。將所述裝置遮罩(masked)並且緩解 所述壓力源層一部分中的應力。將所述中間裝置的所述無 定形部分再結晶化，是將所述壓力源的應力轉換至所述基 板。在後續的裝置製造過程中，保留至少一部分的應力於 所述基板中，因而改善整體裝置的效能。在其他的實施例 中，在所述裝置的一第一部分上，形成一張力壓力源層， 以及在一第二部分上，形成一壓縮壓力源層。一張力壓力 源層在一 PM0S裝置中形成一壓縮通道，以及一壓縮壓力 源是在一 NM0S裝置中形成一張力通道。 本發明的另一實施例是提供一半導體裝置。所述裝置包 含一基板，其中所述基板包含一第一層及一再結晶化層於 7 Ι3Ό6309 所述第一層上。較佳為所述第一層具有一第一内在應力， 以及所述再結晶化廣具有〆第二内在應力，其可不同於所 述第一内在應力。實施例更包含一電晶體，其是形成於在 所述再結晶化層中，所述電晶體包含一源極區域、—汲極 區域以及在所述源極與汲極區域之間的一電荷載體通道。 在較佳實施例中，所述第二内在應力的對準是大體上平行 於所述電荷載體通道。 在本發明的實施例中，所述電晶體包含一 n_通道電晶體 以及所述第二内在應力為張力。在其他實施例中，所述電 晶體包含一 p-通道電晶體，以及所述苐一内在應力為壓縮。 以上所述是列出本發明的特徵與技術優點，本發明更進 一步詳細說明如下所述。本發明的其他特徵與優點，是如 本發明申請專利範圍中所述。熟知此技藝之人士可知本發 明所揭露的觀念與特定實施例可作為基礎，用以修飾或設 計進行與本發明相同目的之結構與程序。熟知此技藝之人 士可知均等架構並不脫離本發明申請專利範圍中所S 神與範圍。 【較佳實施例說明】 本發明的較佳實施例說明如下所述。然而，本發明 許多可應用的觀念，其可實施在許多的例子中，而不限於 本發明所提供的實施例。 、 以下本發明是-特定實施例所插述，其為特定内容 :_裝置中的n-通道與P_通道電晶體。錢，本發明 的實施例亦可應用至其他的半導體或是積體電路應用^ 8 1306309 中是使用一或多個凹閘電晶體。值得注意的是所說明的實 施例僅包含一 PMOS與一 NMOS裝置。然而，本案中所描 述的各製程中’典型為在一半導體基板上形成許多（數千或 百萬個）PMOS與NMOS裝置。 請參閱第1圖，其是說明本發明的一實施例，其包含一 基板101 ’例如石夕或是其他半導體材質。所述基板101包 含一單晶石夕基板或是一單晶石夕層於另一半導體(例如Si、 SiGe、SiC)或是一絕緣體(例如絕緣體上的矽或是s〇I基板） 上。可使用化合物或是合金半導體用以取代矽，例如 GaAs、InP、SiGe或是SiC。當用典型的半導體材質時，所 述基板101通常並非無應力，所以，其可具有一内在應力， 其可為壓縮或是張力。 所述基板101上此形成的是一墊氧化物層11〇。所述墊 氧化物層110較佳為二氧化矽，厚度約為5〇埃，並且可由 熱氧化所形成。 在形成所述墊氧化物層110之後，所述基板1〇1的一部 刀被轉換為一不定形層1〇5。較佳為藉由破壞接近所述基 板101表面部分的晶格，亦即相鄰所述墊氧化物層u〇的 區，三而形成所述不定形層105。此程序可稱為不定形化， 其是藉由使用一離子植入115而完成，較佳為使用鍺，約 1E14至ιΕ15平方公分，約2〇至4〇匕乂。所述不定形層 1〇5較佳為約2〇至5〇奈米。所述不定形層1〇5亦可指一 應力轉換層。j^下有更詳細的討論，結合本發明的較佳實 施例，所述不定形層105的功能包含自一壓力源層將一内 9 13〇63〇9 在應力轉換至所述基板101。 請參閱第2圖，在所述墊氧化物層11〇上形成一壓力源 層120,其較佳為同時被使用作為一墊氮化物。所述壓力 源層120較佳為包含矽氮化物，其可具由一内在張力或是 壓縮應力，藉由調整所述材質的化學計與/或沈積薄膜的製 程條件而沈積。較佳為所述壓力源層12〇是一電漿促進化 學熬汽沈積(PECVD)i夕氮化物層，厚度約為5〇〇至15〇〇 埃，所述壓力源層120可包含其他的材質與厚度。 請參閱第3圖，使用一阻劑(resist)125，將第2圖所示 的結構遮罩，以形成一第一區域130與一第二區域135。 進行一緩解植入140’以調整所述壓力源層120中的應力。 所迷緩解植入140藉由破壞化學鍵與/或藉由調整組成，而 選擇性修飾所述第二區域135中的所述壓力源層12()。植 入條件可包含上述不定形植入所使用的條件，例如鍺植 入。所述緩解植入140較佳為缓解所述壓力源層120中的 應力；然而，增加應力的植入亦可在本發明實施例的範圍 之内。 請注意第3圖的結構包含所述第一區域13〇以及所述第 二區域135。透過所述緩解植入14〇，改變所述第二區域 135中的應力強度，例如相對於所述第一區域130中的應 力強度而言是降低的。例如，在所述緩解植入140之後， 初始具有均勻張力應力分佈的一壓力源層12〇在所述第二 區域135中的張力較低（或更為壓縮）。 在本發明的實施例中，一沈積的壓力源層120可具有的 10 1306309 内在應力強度上至或高於約3 GPa，而所緩解的應力較佳 為更低。較佳為，在一張力層中，所述壓力源層120中沈 積的應力約1至1.6 GPa，而在一壓縮層中則約為2至 3GPa。在所述緩解植入14〇之後，在所述壓力源層120中 的内在應力強度較佳為小於100 MPa。本發明實施例中亦 有其他的張力強度。 接著請參閱第4圖，在移除所述阻劑125之後，形成複 數個隔離溝渠，較佳為淺隔離溝渠（STI)區域145，穿過所 述壓力源層120、所述墊氧化物層11〇、所述不定形層105 以及至所述基板101的表面中。較佳為形成所述淺隔離溝 渠區域145，深度介於約300奈米至5〇〇奈米。 以一溝渠填充材質15〇填充所述淺隔離溝渠區域145， 所述材質可包含一氧化物，例如二氧化矽。在一實施例中， 使用一高密度電漿(HDP)製程沈積所述氧化物。在另一實施 例中，可使用分解四乙基氧矽甲烷（tetraethyl〇xysilane; TEOS)為基礎的製程，沈賴魏化物。在其他的實施例 中，可使用其他的材質。例如’ _溝渠填充材質可以是不 定形或是多晶（摻雜或未摻雜㈣或是氮化物，例如石夕氮化 物。在其他的實施例中（未說明），所述溝渠的側壁可包含 二二如可在麟溝渠填充材質與包含所述基板ι〇ι的 為、-氧化物與’或一氮化物墊(未顯示)。亦可 為”他的隔離技術(例如場氧化物或是深溝渠隔離 在本^月的實施例中’自所述壓力源層12〇將應力轉換 下層，亦即所述墊氧化物層UG、所述不定形層1〇5以 11 » 1306309 及所述基板101。在本發明的實施例中，所述不定形層ί〇5 中的應力種類是與所述壓力源層120中的應力種類相反。 例如’ 一張力壓力源層120誘導下方不定形層105内的壓 縮應力，而一壓縮壓力源層120會在下方不定形層105中 產生一張力應力。 在所述緩解植入140之後，本發明的較佳實施例包含一 製程步驟，其造成所述不定形層1〇5的再結晶化。此較佳 步驟產生一再結晶化層l〇la，如第5圖中所示。在所述再 結晶化的過程中，較佳為自所述基板1〇1的内部向外進行 顆粒成長。所以，所述再結晶化層101a最佳為具有與所述 基板101相同的結晶位向，並且完美對準至所述基板，而 本發明並非所有實施例都需要相同的位向。由於所述再I士 晶化層101a是在高應力條件下所形成，因此即使在所述壓 力源層120移除之後，所述再結晶化層1〇la仍保持高㈣ 在應力。以熱處理完成所述不定形層1〇5的 曰 丁^、、口曰Θ 1匕，你| 如快速熱處理(RTP)尖銳回火，在約1〇〇〇至11〇〇 狄·絲，充Φ A _ 進行1 在完成所述再結晶化程序以及淺溝渠填充之後 CMP、所述壓力源m乂及所述塾氧化物層㈣’，移除 為使用濕式蝕刻，因而形成第6圖所示的結構。進一較隹 明所述基板的再結晶化部分。在形成第6圖的=說 後，進一步的製成產生一合適的半導體裝置，其呈=樽之 力/應變分佈，用於改善裝置效能。 ” 一有—應 圖的結構進一步處理 在一實施例中，第7圖說明第6 12 1306309 以形成/ CMOS裝置。在所述第一區域130中形成一應力 通道區域301，以及在所述苐一區域135中形成—應力通 道區域302。這包含在所述基板1〇1中形成一第—主動區 域204以及一第二主動區域2〇6。在所述CMOS例子中， 在所述第一主動區域204中，形成一 p-通道電晶體 (pM〇S)，以及在所述苐二主動區域2〇6中形成一 η-通道電 晶聽(NIVTOS)。所述第一主動區域204稍以η型摻質摻雜， 以及所述第二主動區域206稍以Ρ型摻質摻雜。在其他的 實施例中，可形成其他的裝置。例如，可在類似所述第一 2〇4與所述第二主動區域中’形成其他的NMOS電晶 體、其他的PM〇S電晶體、二極電晶體、二極體、電容器、 電陴器及其他裝置。 如第7圖所示，藉由隔離區域’例如形成於所述基板 101中的·一 STI區域145 ’而分離所述第主動區域204與 所述第二主動區域206。以一溝渠填充材質填充所述STI 區域145，所述溝渠填充材質可包含一氧化物，例如二氧 化矽。在一實施例中，使用一高密度電漿(HDP)沈積所述氧 化物。在另一實施例中，可藉由分解四乙基氧矽甲烷(TEOS) 而沈積所述氧化物。在其他的實施例中’可使用其他的材 質。例如，溝渠填充材質可以是不定形或是多晶（摻雜或是 未摻雜的μ夕或是氮化物，例如矽氮化物。在其他的實施例 (未說明）中，所述STI區域145的溝渠側壁可包含一墊。 例如，可在所述溝渠填充材質與包含所述基板101的材質 之間，形成一氧化物與/或一氮化物墊（未顯示）。亦可為其 13 j3〇63〇^ 他的隔離技術(例如場氧化物或是深溝渠隔離）。 包含所述應力通道區域301與所述應力通道區域302的 戶斤述CMOS裝置更包含一閘介電220,其包含一氧化物(例 如Si〇2)、—一氮化物（例如Si3N4)或是氧化物與氮化物的組 合(例如SiN、氧化物-氮化物-氧化物順序）。在其他的實施 例中’使用高k介電材質作為所述閘介電220，所述高k 介電材質的介電常數約為5.0或更高。合適的高k介電柯 質包含例如 Hf〇2、HfSiOx、Al2〇3、Zr02、ZrSiOx、Ta2Os、 La2〇3、其氮化物、SixNy、SiON、HfA10x、HfAlOxNk.y、 ZrAlOx、ZrA10xNy、SiA10x、SiAlOxNk.y、HfSiA10x、 HfSiA10xNy、ZrSiAl〇x、ZrSiA10xNy、其組合物，或是其 與Si02的組合物。或者，所述閘介電220可包含其他的高 k絕緣材質或是其他的介電材質。所述閘介電220可包含 單層的材質，或是所述閘介電220可包含兩層或更多層。 在一範例中，所述閘介電220可為一熱成長閘氧化物。 亦可藉由例如化學蒸汽沈積(CVD)、金屬有機化學蒸汽洗 積(M〇CVD)、物理蒸汽沈積(PVD)或是喷射蒸汽沈積(八 而沈積所述閘介電220。在一實施例中，所述閘介電22〇 較佳為厚度約10埃至約埃’或者所述閘介電220可為 其他的大小，例如約埃或更小。 一 p-通道電晶雜216與一 n_通道電晶體218較佳為更 包含閘電極222。所述閘電極222較佳為包含一半導體特 質’例如多晶矽或是不定形石夕，或者可使用其他半導體紂 質作為所述閘電極222。在其他的實施例中，所述閘電柘 14 Π06309 222可包含例如多晶石夕、TiN、HfN、TaN、W、A1、RU、 RuTa、TaSiN、NiSix、CoSix、TiSix、Ir、Y、Pt、Ti、Pt!1、 Pd、Re、Rh、Ti的硼化物、磷化物或是銻化物、Hf、灯' TiAIN、Mo、MoN、ZrSiN、ZrN、HfN、HfSiN、WN、Ni、 Pr、VN、TiW、部分矽化的閘材質、完全矽化的閘才才質 (FUSI)、其他金屬，以及/或其組合物。在一實施例中，所 述閘電極222包含一摻雜的多晶矽層於一矽化物層之下（例 如鈦梦化物、鎳砍化物、钽>5夕化物、銘梦化物、銘;ε夕化物）。 可使用CVD'PVD、ALD或是其他沈積技術，沈積厚度在 1000至2000埃之間的一閘電極222。 在形成所述閘電極之後，可使用所述閘電極222作為一 罩幕’而植入稍摻雜的源極/汲極區域224。亦可進行其他 植入物(例如口袋植入、中空植入或是雙重擴散區域）。 可在所述閘電極222的側壁上，形成間隔226，其包含 一絕緣材質，例如一氧化物與/或一氮化物。藉由沈積一保 角層（conformal layer)接著一非等向性蝕刻，而形成所述間 隔226。若需要，則可重複此程序形成多層。可在n_槽與 P-槽的暴露表面中，形成源極/汲極區域228。較佳為，根 據習知的方法，植入離子(例如硼用於M〇s構造的所述 通道電晶體216以及砷與/或磷用於M〇s構造的所述〜通 道電晶體218)。 、雖然未顯示’但可理解可在所述p_通道電晶體216與所 述η-通道電晶體218上，形成間層介電（ILD)。合適的ILD 包含的材質例如摻雜的破璃(BpSG、pSG、BSG)、有機石夕 15 1306309 酸鹽玻璃（OSG)、氟矽酸鹽玻璃（FSG)、旋塗玻璃（s〇G)、 矽氮化物以及PE電漿促進四乙氧基矽甲烷(TE〇s)。典型 地，形成閘電極與源極穿過所述間層介電。交互連接許多 元件的金屬化層亦包含於晶片中，但為簡單說明並不加以 介紹。 在本發明的較佳實施例中，在p_通道電晶體216與〜 通道電晶體218的所述源極/汲極區域228之間是一應力通 道區域301。如上所述，NMOS與PMOS具有用於改善效 能的不同應力/應變需求。一張力通道應力對於NMOS裝置 最為有效’而一壓縮通道張力對於PMOS裝置最為有效。 所以’所述p-通道電晶體216的應力通道區域301較佳為 壓縮的。然而，根據本發明所提供的實施例，為了不降低 NMOS裝置的效能，所述η-通道電晶體218的應力通道區 域302較佳為較少壓縮（更具張力）。在本發明的較佳實施 例中’所述通道區域中的應力大體上平行對準於所述源才蛋/ 汲極區域之間。 綜而言之，本發明的實施例提供在半導體裝置中形成— 應力通道區域的方法。所述方法包含在製造的中間階段， 於所述半導體裝置的一不定形部分上，形成一壓力源層。 將所述裝置遮罩，並且缓解所述壓力源層一部分中的應 力。所述中間裝置不定形部分的再結晶化，將應力自所迷 壓力源轉換至所述基板。在後續的裝置製造中，所述基板 中保留至少一部分的應力，因而改善整體裝置的效能。 上述提供的實施例僅單一壓力源層。然而’其他實施例 16 1306309 包含複數個壓力源層以及/或多個應力調整步驟。藉由使用 多重遮罩、沈積以及應力調整步驟，NMOS與PMOS裝置 的應力/應變性質更為獨立，並且可被選擇性地優化。更特 別地，其他較佳實施例包含多俯壓力源層與/或多個應力調 整步驟，有利地提供具有張力通道區域的NMOS裝置，以 及同時提供具有壓縮通道區域的PMOS裝置。 請參閱第8圖，其說明本發明的另一實施例，用於形成 應力半導體裝置。第8圖的結構是根據本發明上述實施例 所形成。簡而言之，所述基板101的一部分轉換為所述不 定形層105，其是以所述墊氧化物層110覆蓋，其是以一 第一壓力源層120a覆蓋。使用一阻劑125a以及習用的遮 罩與圖案化方法，形成第8圖的結構，其包含一第一區域 130a以及一第二區域135a，這是藉由#刻所述第一壓力源 層120a的一部分穿過至所述墊氧化物層110，如第8圖所 示。在上述的實施例中，使用緩解植入，調整所述第一壓 力源層120a中的應力。然而’如第8圖中所綜述的實施例， 使用一第二壓力源層，完成應力調整，如第9圖所示。 第9圖包含第8圖的結構，以及其包含一蝕刻停止層 405，其是形成於所述第一 130a與所述第二135a區域上。 在所述麵刻停止層405上’形成一第二壓力源層410。在 本發明的較佳實施例中，所述第一壓力源層120a與所述第 二壓力源層41 〇具有相反变式的應力。例如’在準備形成 CMOS裝置例如第7圖所示時’所述第一壓力源層120a是 南度張力，以及所述第二壓力源層410較佳為南度壓縮。 17 區碱135a中的基板101部分
1306309 根據上述實施例，在 是在一張力應力下， 而產生。 藉由一第二阻劑層415 , 自戶斤述弟·區域13 0a移除所 述第二壓力源層410,如第10圖所乔。在所述第一區域l3〇a 移除所述第二壓力源層410’在此區域中的所述基板101 内之應力不再堆疊配置壓力源層的複和函數（comPlex function)。亦即具有高度張力的第一壓力源層12〇a誘導所 述基板101下層部分的壓縮應變。同樣地’具高度壓縮的 戶斤述第二壓力源層41〇誘導所述基板1〇1下層部分中的張 力應變。 較佳為更進一步處理第圖的結構，以包含淺溝渠形 成、不定形層再結晶化以及平面化，因而形成第11圖的結 媾。 漆廣41&較佳為具有—第二内在應力，其是不同於所述第 γ内在應力。更你兔 如第Π圖所示’在所述第一區域13〇a中，在所述不定 衫廣105的第一部分上形成所述第一壓力源層12〇a。所述 第〆廢力源層12〇a具有一第一内在應力，其是壓縮與張力 其中之一。在所述第二區域135a内的所述不定形層105之 ，第一部分上’形成一第二壓力源層Μ如。所述第二壓力
第二内在應力與所述第一内在應 中的另一個。實施例可更包含 步調整所述應力/應變分佈。可更進 構’以形成一CMOS裝置，如第7 18 1306309 圖所示之範例。 雖然已詳述本發明的内容及其優點，但是應理解的是在 不脫離本發明申請專利範圍所定義的精神與範圍之下，可 進行不同的變化、取代與改變。例如，熟知此技藝之人士 當知可改變所述材質與方法，仍落於本發明的範圍之内。 本發明提供許多可應用的觀念，而非只是較佳實施例中所 說明的特定内容。因此，本案的申請專利範圍包含的範圍 如製程、機器、製造、物質組成、裝置、方法或步驟。 【圖式簡單說明】 為了更暸解本發明及其優點，請參閱以下敘述及所附隨 之圖式。 第1圖是根據本發明之一實施例，說明將一半導體基板 的一部分轉換唯一不定形層。 第2圖是說明在所述不定形層上，形成一壓力源層。 第3圖是說明所述壓力源層一部分中的應力缓解。 第4圖是說明第3圖結構中的STI形成。 第5圖是說明所述不定形層的再結晶化。 第6圖是說明第5圖中結構的平面化。 第7圖是根據本發明的實施例，說明所形成的CMOS 裝置。 第8-11圖是說明本發明的其他實施例，其包含使用兩 壓力源層，用於在一半導體裝置中形成張力與壓縮應力。 如未特別提及，則不同圖式中對應的數字與符號是指對 應的部分。本案圖式清楚說明較佳實施例的相關部分，並 19 1306309 不需要照比例。為了更清楚說明某些實施例，在圖號之後 以文字標明相同結構、材質或製程步驟的變化。 【主要元件符號說明】 101 基板 101a 再結晶化層 105 不定形層 110 墊氧化物層 115 離子植入 140 缓解植入 120 壓力源層 120a 第一壓力源層 410 第二壓力源層 125 ' 125a 阻劑 150 溝渠填充材質 216 p-通道電晶體 218 η-通道電晶體 220 閘介電 222 閘電極 226 間隔 405 餘刻停止層 130 第一區域 130a 第一區域 135 第二區域 135a 第二區域 20 Ι3Ό6309 145 淺隔離溝渠區域 204 第一主動區域 206 第二主動區域 224 稍摻雜的源極/汲極區域 228 源極/汲極區域 301 、 302 應力通道區域 21

Claims (1)

1306309 十、申請專利範圍： 1. 一種形成一半導體裝置的方法，所述方法包含： 在一基板上形成一不定形層； 在所述不定形層上形成一壓力源層； 將所述壓力源層的一部分中的一應力，自一第一應力缓 解為一第二應力； 在所述壓力源層的所述部分中存在所述第二應力的條 件下，將所述不定形層再結晶化；以及 於所述再結晶化的不定形層中形成一電晶體，其中所述 電晶體包含一源極區域、一汲極區域以及一電荷載體通 道，所述電荷載體通道位於所述源極區域與所述汲極區 域之間。 2. 如申請專利範圍第1項的方法，其中形成一不定形層包 含使用一離子植入程序以將所述基板的一表面區域轉 換至所述不定形層。 3. 如申請專利範圍第2項的方法，其中所述離子植入程序 包含在約20至40 keV以約1E14至1E15 cnT2植入鍺。 4. 如申請專利範圍第1項的方法，其中所述壓力源層包含 矽氮化物。 5. 如申請專利範圍第1項的方法，其中形成所述壓力源層 包含一電漿促進化學蒸汽沈積(PECVD)程序。 6. 如申請專利範圍第1項的方法，其中將所述壓力源層的 一部分中的一應力自一第一應力缓解為一第二應力包 含一錄離子植入。 22 1306309 7. 如申請專利範圍第1項的方法，其中將所述不定形層再 結晶化包含在約1000至1100°c進行一快速熱程序(RTP) 至少約1秒鐘。 8. 如申請專利範圍第1項的方法，其中所述第一應力是張 力，且所述電晶體是一 NMOS電晶體。 9. 如申請專利範圍第1項的方法，其中所述第一應力是壓 縮，且所述電晶體是一 PMOS電晶體。 10. —種形成一半導體裝置的方法，所述方法包含： 在一基板上形成一不定形層； 在所述不定形層的一第一部分上形成一第一壓力源 層，其中所述第一壓力源層具有一第一内在應力，其為 壓縮與張力其中之一； 在所述不定形層的一第二部分上形成一第二壓力源 層，其中所述第二壓力源層具有一第二内在應力，其與 於所述第一内在應力不同；以及 將所述不定形層再結晶化。 11. 如申請專利範圍第10項的方法，其中所述第二内在應 力是張力與壓縮中的另一個。 12. 如申請專利範圍第10項的方法，其中形成所述第一與 第二壓力源層包含一電漿促進化學蒸汽沈積(PECVD) 程序。 13. 如申請專利範圍第10項的方法，其中所述第一與第二 壓力源層包含一石夕氮化物層。 14. 如申請專利範圍第10項的方法，其中將所述不定形層 23 1306309 再結晶化包含在約looo至lioor進行一快速熱程序 (RTP)至少約1秒鐘。 15. 如申請專利範圍第1〇項的方法，更包含緩解所述第一 内在應力與所述第二内在應力至少其一。 16. —種半導體裝置，其包含： 一基板，所述基板包含一第一層與在所述第一層上的一 再結晶化層’其中所述再結晶化層再結晶化自一不定形 層，所述第一層具有一第一内在應力，以及所述再結晶 化層具有一第一内在應力；以及 一電晶體’其於所述再結晶化層中形成，所述電晶體包 含一源極區域、一汲極區域以及一電荷載體通道，所述 電荷載體通道位於所述源極區域與所述汲極區域之 間，其中： 所述第二内在應力大體上與所述電荷載體通道平行對 準；以及 再結晶化所述不定形層為所述再結晶化層的方法包括 下列步驟： 在所述不定形層上形成一壓力源層； 將所述壓力源層的一部分中的一應力，自一第一壓力源 層應力缓解為一第二壓力源層應力；以及 在所述壓力源層的所述部分中存在所述第二壓力源層 應力的條件下，將所述不定形層再結晶化為所述再結晶 化層。 17. 如申請專利範圍第16項的半導體裝置，其中所述電晶 24 !3〇63〇9 體包含一 η-通道電晶體，以及所述第 力。 18·如申請專利範圍第17項的半導體裝置 内在應力是壓縮的。 19·如申請專利範圍第16項的半導體裝置 體包含一 ρ-通道電晶體，以及所述第二 的。 2〇·如申請專利範圍第19項的半導體裝置 内在應力是張力。 二内在應力是張 ’其中所述第一 ’其中所述電晶 内在應力是壓縮 ，其中所述第一 25
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