JP5117883B2 - 半導体装置の製造方法 - Google Patents
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Description
これは、トランジスタに応力を与えることで、トランジスタの性能を向上させるものであり、たとえば、トランジスタに引っ張り応力を与えることで、電子移動度を高め、圧縮応力を与えることで、正孔移動度を高めることが知られている。
はじめに、図11(A)に示すように、NMOS形成領域のNMOSトランジスタ81、PMOS形成領域のPMOSトランジスタ82およびゲート構造83上にシリコン酸化膜91を形成する。
次に、図11(B)に示すように、NMOS形成領域のNMOSトランジスタ81、PMOS形成領域のPMOSトランジスタ82およびゲート構造83上に、応力付与層92を形成する。
その後、図12(A)に示すように、NMOSトランジスタ81上にレジスト93を形成し、PMOSトランジスタ82およびゲート構造83上の応力付与層92を除去する。
この際、ドライエッチングにて応力付与層92を除去する。
次に、図12(B)に示すように、レジスト93を除去した後、基板を熱処理する。さらに、図13(A)に示すように、応力付与層92をウェットエッチングにて除去する。その後、ゲート構造83を除く領域にシリサイド膜を形成するために、図13(B)に示すように、シリサイドブロック膜94を形成する。
さらに、図14に示すように、ゲート構造83上にのみレジスト95を形成し、NMOSトランジスタ81およびPMOSトランジスタ82上のシリコン酸化膜91およびシリサイドブロック膜94を除去する。シリサイドブロック膜94が残された領域には、シリサイド膜が形成されない。
その後、図示しないが、PMOSトランジスタ81、NMOSトランジスタ82の拡散領域上にシリサイド膜を形成する。
ドライエッチングにて、応力付与層92を除去する際に、応力付与層92の下層のシリコン酸化膜91も除去されることとなる(図12(A)参照)。これにより、NMOSトランジスタ81上のシリコン酸化膜91に比べ、PMOSトランジスタ82上のシリコン酸化膜91が薄くなる。
レジスト93を除去した後、基板を熱処理する工程(図12(B))の前洗浄や、応力付与層92をウェットエッチングにて除去する工程(図13)にて、PMOSトランジスタ82上のシリコン酸化膜91は薄くなり、さらには、図14に示すように、シリコン酸化膜91を除去して基板表面を露出させる際に、PMOSトランジスタ82が形成されている基板表面(拡散層)が過剰にエッチングされてしまうこととなる。この過剰なエッチングは、拡散層にドーピングされている不純物を除去してしまうため、寄生抵抗の増大、オン電流の低下を引き起こすことがある。
従って、他方のトランジスタ上の応力付与層を除去する際に、他方のトランジスタ上のシリコン酸化膜表面が除去され、たとえば、シリコン酸化膜が薄くなってしまったとしても、他のシリコン酸化膜を形成する前記工程を設けることで、他方のトランジスタ上のシリコン酸化膜の厚みを確保することができる。
そのため、第一のトランジスタおよび第二のトランジスタ上のシリコン酸化膜を除去する工程において、他方のトランジスタ上のシリコン酸化膜が薄いため、他方のトランジスタの拡散層までもがシリコン酸化膜とともに除去されてしまうことを抑制できる。
これにより、トランジスタの性能の低下を抑制することができる。
(第一実施形態)
図1〜図5を参照して、本発明の第一実施形態について説明する。
はじめに、第一実施形態の概要について説明する。
本実施形態の半導体装置の製造方法は、第一のトランジスタ11、第一のトランジスタとは逆の導電型の第二のトランジスタ12およびゲート構造13を形成する工程と、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を被覆するシリコン酸化膜15を形成する工程と、シリコン酸化膜15上に、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を被覆し、第一のトランジスタ11および第二のトランジスタ12のうち、いずれか一方のトランジスタに応力を付与するための応力付与層16を形成する工程と、第一のトランジスタ11および第二のトランジスタ12のうち、いずれか他方のトランジスタおよび、ゲート構造13上の応力付与層16を除去するとともに、一方のトランジスタ上に応力付与層16を残す工程と、一方のトランジスタおよび応力付与層16を熱処理する工程と、熱処理する前記工程後に、一方のトランジスタ上の応力付与層16を除去する工程と、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を被覆する応力付与層16を設ける前記工程の前段にて、他方のトランジスタ上に他のシリコン酸化膜14を形成して、他方のトランジスタ上に所定の厚みのシリコン酸化膜18(他のシリコン酸化膜14+シリコン酸化膜15で構成される)を形成する工程と、第一のトランジスタ11および第二のトランジスタ12上のシリコン酸化膜15,18を除去するとともに、ゲート構造13上のシリコン酸化膜18を残す工程とを含む。
ここで、半導体装置は、NMOSである第一のトランジスタ11と、PMOSである第二のトランジスタ12とを有するCMOSである。
はじめに、図1(A)に示すように、基板10上に、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を設ける。
基板10は、半導体基板、具体的にはシリコン基板である。
第一のトランジスタ11は、基板10のNMOS形成領域に設けられたNMOSトランジスタであり、ゲート電極111と、ゲート電極111を挟んで配置されるソース領域112、ドレイン領域113とを有する。
ゲート電極111は、基板10上に設けられたゲート酸化膜111Aと、このゲート酸化膜111A上に設けられたポリシリコン膜111Bとを有する。
また、ゲート電極111の側壁はサイドウォール114にて覆われている。
ここでは、NMOS形成領域に複数の第一のトランジスタ11を形成する。
第二のトランジスタ12も、第一のトランジスタ11と同様、ゲート電極121と、ゲート電極121を挟んで配置されるソース領域122、ドレイン領域123とを有する。
ゲート電極121は、基板10上に設けられたゲート酸化膜121Aと、このゲート酸化膜121A上に設けられたポリシリコン膜121Bとを有する。
また、ゲート電極121の側壁はサイドウォール124にて覆われている。
また、ゲート構造13の側壁はサイドウォール134にて覆われている。
その後、第一のトランジスタ11上のシリコン酸化膜14をウェットエッチングにより選択的に除去する。このとき、たとえば、エッチャントとしてフッ酸等を使用する。
その後、レジスト21を除去する(図2(A))。
この段階においては、第一のトランジスタ11上には、シリコン酸化膜14が設けられておらず、第二のトランジスタ12およびゲート構造13上にシリコン酸化膜14が設けられた状態となる。
このシリコン酸化膜15はシリコン酸化膜14と同様の方法で製造できる。
第二のトランジスタ12およびゲート構造13上にシリコン酸化膜14が設けられているので、シリコン酸化膜14上に直接シリコン酸化膜15が形成され、シリコン酸化膜14およびシリコン酸化膜15を合わせた厚膜のシリコン酸化膜18が形成されることとなる。
一方、第一のトランジスタ11上には、シリコン酸化膜15が直接設けられる。
具体的には、応力付与層16は、シリコン酸化膜15上に直接設けられ、シリコン酸化膜15を被覆している。
ここでは、応力付与層16は、窒化珪素膜であり、プラズマ法やALD(Atomic Layer Deposition)法により形成することができる。
次に、第一のトランジスタ11上の応力付与層16上にレジスト17を設ける。第二のトランジスタ12およびゲート構造13の応力付与層16上には、レジスト17は設けられておらず、第二のトランジスタ12およびゲート構造13の応力付与層16は露出することとなる。
このとき、応力付与層16とともに、その下層のシリコン酸化膜18がエッチングされ、シリコン酸化膜18の表面が除去される。なお、シリコン酸化膜18は、応力付与層16を除去する際のエッチングストッパ膜として機能している。
そして、第一のトランジスタ11上のシリコン酸化膜15と、第二のトランジスタ12およびゲート構造13上に残ったシリコン酸化膜18との厚みが略同じ厚みとなるようにする。
たとえば、シリコン酸化膜14の厚みを50Å、応力付与層16の厚みを500Å、ドライエッチングによる応力付与層16とシリコン酸化膜との選択比が5:1、シリコン酸化膜15の厚みが60Åである場合において、ドライエッチングによるオーバーエッチング量を50%と設定すれば、シリコン酸化膜18のエッチング量は50Åとなるので、第一のトランジスタ11上のシリコン酸化膜15の厚みと、第二のトランジスタ12およびゲート構造13上に残ったシリコン酸化膜18の厚みは、いずれも60Åとなる。
また、レジスト17が図面左側にずれた場合には、NMOS領域側のSTI上のシリコン酸化膜15が図3(B)の応力付与層16のドライエッチングの工程にてエッチングされてしまうこととなる。その後の工程で、さらにエッチングが進み、STIがエッチングされてしまう可能性があるが、STI表面がわずかにエッチングされるにすぎず、STIの特性に影響を与えるほど、エッチングされる可能性は低いため、特に問題とはならない。
ただし、レジスト17が大きく図面左側にずれてしまった場合には、NMOSトランジスタのソース領域112までエッチングされてしまうおそれがあるため、レジスト17を位置精度よく形成することが好ましい。
その後、図4(B)に示すように、第一のトランジスタ11上の応力付与層16をウェットエッチングにより除去する。このとき、エッチャントとしてはたとえば、燐酸を使用する。
シリコン酸化膜15,18は、応力付与層16を除去する際のエッチングストッパ膜として機能している。
シリサイドブロック膜19としては、たとえば、窒化シリコン膜である。
この状態で、シリサイドブロック膜19、シリコン酸化膜15およびシリコン酸化膜18をドライエッチング(たとえば、RIE)にて選択的に除去する。
第一のトランジスタ11上のシリサイドブロック膜19およびシリコン酸化膜15、第二のトランジスタ12上のシリサイドブロック膜19およびシリコン酸化膜18は同一のエッチング工程にて同時に除去され、シリサイドブロック膜19、シリコン酸化膜18は、ゲート構造13上にのみ残ることとなる。シリサイドブロック膜19、シリコン酸化膜18は、シリサイド層を形成しない特定の領域のみに形成されることとなる。
その後、レジスト20を除去し、シリサイド形成を行う。
以上の工程を経て、半導体装置が製造されることとなる。
応力付与層16を設ける前段にて、ゲート構造13および第二のトランジスタ12上のシリコン酸化膜14を残し、第一のトランジスタ11上のシリコン酸化膜14を除去している。
そして、その後、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を一体的に被覆するように、シリコン酸化膜15を設けている。
これにより、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜18(シリコン酸化膜14とシリコン酸化膜15とを合わせた膜)が、第一のトランジスタ11上のシリコン酸化膜15よりも厚くなる。
その後、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13上に応力付与層16を設け、第二のトランジスタ12およびゲート構造13上の応力付与層16を除去するが、このとき、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜18がエッチングされても、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜18の厚みを確保することができる。
これにより、第一のトランジスタ11および第二のトランジスタ12上のシリサイドブロック膜19およびシリコン酸化膜15,18を除去する際に、第二のトランジスタ12上のシリコン酸化膜が薄いため、第二のトランジスタ12のソース領域122、ドレイン領域123がエッチングにより削れてしまうことを防止できる。
特に、本実施形態では、第二のトランジスタ12およびゲート構造13上の応力付与層16を除去する際に、第二のトランジスタ12およびゲート構造13上に残存するシリコン酸化膜18と、第一のトランジスタ11上のシリコン酸化膜15とが同じ厚みとなるようにしている。
これにより、第一のトランジスタ11および第二のトランジスタ12上のシリサイドブロック膜19およびシリコン酸化膜15,18を除去する際に、第一のトランジスタ11上のシリコン酸化膜15と、第二のトランジスタ12上のシリコン酸化膜18の厚みとがほぼ等しくなるため、いずれのシリコン酸化膜15,18も確実に除去できるとともに、第二のトランジスタ12のソース領域122、ドレイン領域123がエッチングにより削れてしまうことを防止できる。
これにより、半導体装置の性能の低下を防止することができる。
なお、レジスト17の除去、応力付与層16の熱処理前における洗浄工程、第一のトランジスタ11上の応力付与層16の除去の際、シリコン酸化膜18がわずかに除去される場合がある。しかしながら、除去量は非常に少ないものであるため、シリサイドブロック膜19、シリコン酸化膜15およびシリコン酸化膜18をドライエッチングにて除去する際に、影響はほとんどない。
これに対し、本実施形態では、前述したように、第二のトランジスタ12およびゲート構造13上の応力付与層16を除去する際に、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜18がエッチングされても、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜18の厚みを確保することができる。
すなわち、本実施形態では、第一のトランジスタ11上に残った応力付与層16をウェットエッチングにより除去する際において、第二のトランジスタ12上には所定の厚みのシリコン酸化膜18が残っているため、第二のトランジスタ12の性能低下が起きてしまうことも防止できる。
図6〜図10を参照して、本発明の第二実施形態について説明する。
前記実施形態では、応力付与層16を形成する前段にて、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜の厚みを積みましていたが、本実施形態では、応力付与層16を形成した後、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜を積みます。
なお、第二実施形態の各層、膜の厚みや、加工条件等は第一実施形態と同様である。
まず、はじめに、図6(A)に示すように、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を形成し、さらに、これらを覆うシリコン酸化膜14を設ける。
次に、図6(B)に示すように、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を覆う応力付与層16を形成する。この応力付与層16は、シリコン酸化膜14上に直接設けられ、シリコン酸化膜14を覆っている。
このとき、図7(B)に示すように、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜14はエッチングされ、第一のトランジスタ11上のシリコン酸化膜14の厚みよりも、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜14の厚みは薄くなる。シリコン酸化膜14は、応力付与層16を除去する際のエッチングストッパ膜として機能する。
その後、レジスト31を除去して、半導体装置を熱処理(スパイクアニール)する。これにより、第一のトランジスタ11に応力が付与されることとなる
このシリコン酸化膜15は、第一のトランジスタ11上の応力付与層16上に接するとともに、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜14に接する。
これにより、第二のトランジスタ12およびゲート構造13上には、シリコン酸化膜14およびシリコン酸化膜15が積み重なったシリコン酸化膜18が形成されることとなる。
ここで、シリコン酸化膜15の厚みは、シリコン酸化膜18と、第一のトランジスタ11上のシリコン酸化膜14とが略同じ厚みとなるような厚みである。
その後、第二のトランジスタ12およびゲート構造13上にレジスト32を設けるとともに、第一のトランジスタ11上のシリコン酸化膜15を露出させる(図8(B))。
そして、第一のトランジスタ11上のシリコン酸化膜15をウェットエッチングにて除去する。
また、図8(B)の右側にレジスト32がずれて形成されてしまったとしても、第一実施形態の場合と同様、STI表面がわずかにエッチングされるにすぎず、STIの特性に影響を与えるほど、エッチングされる可能性は低いため、特に問題とはならない。
ただし、第一実施形態と同様、レジスト32は位置精度よく形成されることが望ましい。
さらに、ウェットエッチングにて、応力付与層16を除去する(図9(B))。シリコン酸化膜14は、応力付与層16を除去する際のエッチングストッパ膜として機能する。
次に、レジスト33をゲート構造13上に設けるとともに、第一のトランジスタ11上のシリサイドブロック膜19およびシリコン酸化膜14、第二のトランジスタ12上のシリサイドブロック膜19およびシリコン酸化膜18をドライエッチングにて除去する。
その後、レジスト33を除去し、シリサイド形成を行う。
以上の工程を経て、半導体装置が製造されることとなる。
具体的には、応力付与層16を設け、この応力付与層16のうち、第二のトランジスタ12およびゲート構造13を覆う応力付与層16を選択的に除去している。この応力付与層16を除去する工程にて、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜14はエッチングされて、第一のトランジスタ11上のシリコン酸化膜14よりも薄くなる。
しかしながら、応力付与層16上を選択的に除去した後、第一のトランジスタ11、第二のトランジスタ12およびゲート構造13を覆うシリコン酸化膜15を形成している。
これにより、第一のトランジスタ11上のシリコン酸化膜14の厚みと、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜14およびシリコン酸化膜15を合わせたシリコン酸化膜18の厚みとを一致させることができる。
そのため、第一のトランジスタ11上のシリサイドブロック膜19およびシリコン酸化膜14、第二のトランジスタ12上のシリサイドブロック膜19およびシリコン酸化膜18をドライエッチングにて除去する際に、第二のトランジスタ12のソース領域、ドレイン領域がエッチングにより削れてしまうことを防止できる。
これにより、半導体装置の性能の低下を防止することができる。
これに対し、本実施形態では、第一のトランジスタ11上に残った応力付与層16をウェットエッチングにより除去する前段で、シリコン酸化膜15を形成し、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜18の厚みを確保している。
そのため、第一のトランジスタ11上に残った応力付与層16をウェットエッチングにより除去する際に第二のトランジスタ12の性能低下が起きてしまうことも防止できる。
これにより、第二のトランジスタ12およびゲート構造13上の応力付与層16を除去した際のシリコン酸化膜14のエッチング量を確認してから、シリコン酸化膜15の厚みを決定することができる。そのため、第一のトランジスタ11上のシリサイドブロック膜19およびシリコン酸化膜14、第二のトランジスタ12上のシリサイドブロック膜19およびシリコン酸化膜18をドライエッチングにて除去する際に、第二のトランジスタ12のソース領域、ドレイン領域がエッチングされてしまうことをより確実に防止できる。
たとえば、第二実施形態では、第二のトランジスタ12およびゲート構造13を覆う応力付与層16を選択的に除去する際に、第二のトランジスタ12およびゲート構造13上のシリコン酸化膜14が残存するとしたが、第二のトランジスタ12およびゲート構造13がオーバーエッチングされなければ、シリコン酸化膜14が完全に除去されてしまってもよい。
この場合には、シリコン酸化膜15の厚みを、第一のトランジスタ11上のシリコン酸化膜14の厚みと同じ厚みとすればよい。
11 第一のトランジスタ
12 第二のトランジスタ
13 ゲート構造
14 シリコン酸化膜
15 シリコン酸化膜
16 応力付与層
17 レジスト
18 シリコン酸化膜
19 シリサイドブロック膜
20 レジスト
21 レジスト
31 レジスト
32 レジスト
33 レジスト
81 NMOSトランジスタ
82 PMOSトランジスタ
83 ゲート構造
91 シリコン酸化膜
92 応力付与層
93 レジスト
94 シリサイドブロック膜
95 レジスト
111 ゲート電極
111A ゲート酸化膜
111B ポリシリコン膜
112 ソース領域
113 ドレイン領域
114 サイドウォール
121 ゲート電極
121A ゲート酸化膜
121B ポリシリコン膜
122 ソース領域
123 ドレイン領域
124 サイドウォール
131A ゲート酸化膜
131B ポリシリコン膜
134 サイドウォール
Claims (8)
- 第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する工程と、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆し、前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか一方のトランジスタに応力を付与するための応力付与層を設ける工程と、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す工程と、
前記一方のトランジスタおよび前記一方のトランジスタ上の前記応力付与層を熱処理する工程と、
前記一方のトランジスタ上の前記応力付与層を除去する工程と、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段で行われ、前記他方のトランジスタ上に他のシリコン酸化膜を形成して、前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する工程と、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する工程とを含み、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記他のシリコン酸化膜は、前記他方のトランジスタ上に選択的に形成され、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設けた状態において、前記他方のトランジスタ上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みと、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程において、前記他方のトランジスタ上の前記応力付与層とともに除去される前記他方のトランジスタ上の前記シリコン酸化膜の表面の厚みとの和に等しくなるようにし、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、ドライエッチングにより、前記応力付与層を除去し、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程では、ウェットエッチングにより、前記応力付与層を除去する半導体装置の製造方法。 - 第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する工程と、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆し、前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか一方のトランジスタに応力を付与するための応力付与層を設ける工程と、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す工程と、
前記一方のトランジスタおよび前記一方のトランジスタ上の前記応力付与層を熱処理する工程と、
前記一方のトランジスタ上の前記応力付与層を除去する工程と、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程と、前記一方のトランジスタ上の前記応力付与層を除去する前記工程との間で行われ、前記他方のトランジスタ上に他のシリコン酸化膜を形成して、前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する工程と、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する工程とを含み、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記他方のトランジスタ上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みに等しくなるようにし、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、ドライエッチングにより、前記応力付与層を除去し、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程では、ウェットエッチングにより、前記応力付与層を除去する半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程は、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段に行われ、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程の前段にて、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記他のシリコン酸化膜を設け、前記一方のトランジスタ上の前記他のシリコン酸化膜を除去し、前記他方のトランジスタ上に前記他のシリコン酸化膜を残す工程が行われ、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する前記工程では、
前記一方のトランジスタ上、および前記他のシリコン酸化膜が設けられた前記他方のトランジスタ上に、前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記シリコン酸化膜を形成する半導体装置の製造方法。 - 請求項2に記載の半導体装置の製造方法において、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程は、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程と、前記一方のトランジスタ上の前記応力付与層を除去する前記工程との間で行われ、
前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程の後段にて、
前記他方のトランジスタ上に残存したシリコン酸化膜上および、前記一方のトランジスタ上の応力付与層上に前記他のシリコン酸化膜を設け、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程にて、前記一方のトランジスタ上の前記応力付与層とともに、前記一方のトランジスタ上の前記他のシリコン酸化膜を除去し、前記他方のトランジスタ上に前記他のシリコン酸化膜を残す半導体装置の製造方法。 - 請求項1または3に記載の半導体装置の製造方法において、
第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する前記工程では、前記第一のトランジスタ、前記第二のトランジスタに加え、ゲート構造を形成し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する前記工程では、前記シリコン酸化膜により、前記ゲート構造も被覆し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程では、前記応力付与層により、前記ゲート構造も被覆され、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、前記ゲート構造上の応力付与層も前記ドライエッチングにより除去され、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記ゲート構造上にも前記他のシリコン酸化膜が形成され、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程の後段で、
前記第一のトランジスタ、前記第二のトランジスタおよび前記ゲート構造上に、これらを被覆するシリサイドブロック膜を設ける工程が実施され、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する前記工程では、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜および前記シリサイドブロック膜を除去するとともに、前記ゲート構造上の前記シリコン酸化膜および前記シリサイドブロック膜を残し、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記応力付与層により、前記ゲート構造も被覆された状態において、前記ゲート構造上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みと、前記他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程において、前記ゲート構造上の前記応力付与層とともに除去される前記ゲート構造上の前記シリコン酸化膜の表面の厚みとの和に等しくなるようにする半導体装置の製造方法。 - 請求項2または4に記載の半導体装置の製造方法において、
第一のトランジスタ、および、前記第一のトランジスタとは逆の導電型の第二のトランジスタを形成する前記工程では、前記第一のトランジスタ、前記第二のトランジスタに加え、ゲート構造を形成し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆するシリコン酸化膜を形成する前記工程では、前記シリコン酸化膜により、前記ゲート構造も被覆し、
前記第一のトランジスタ、および前記第二のトランジスタを被覆する前記応力付与層を設ける前記工程では、前記応力付与層により、前記ゲート構造も被覆され、
前記第一のトランジスタおよび前記第二のトランジスタのうち、いずれか他方のトランジスタ上の前記応力付与層を除去するとともに、前記一方のトランジスタ上に前記応力付与層を残す前記工程では、前記ゲート構造上の応力付与層も前記ドライエッチングにより除去され、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記ゲート構造上にも前記他のシリコン酸化膜が形成され、
前記一方のトランジスタ上の前記応力付与層を除去する前記工程の後段で、
前記第一のトランジスタ、前記第二のトランジスタおよび前記ゲート構造上に、これらを被覆するシリサイドブロック膜を設ける工程が実施され、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜を除去する前記工程では、
前記第一のトランジスタおよび前記第二のトランジスタ上の前記シリコン酸化膜および前記シリサイドブロック膜を除去するとともに、前記ゲート構造上の前記シリコン酸化膜および前記シリサイドブロック膜を残し、
前記他方のトランジスタ上に所定の厚みのシリコン酸化膜を形成する前記工程では、前記ゲート構造上のシリコン酸化膜の厚みが、前記一方のトランジスタ上の前記シリコン酸化膜の厚みに等しくなるようにする半導体装置の製造方法。 - 請求項1乃至6のいずれかに記載の半導体装置の製造方法において、
前記一方のトランジスタがNMOSトランジスタであり、前記他方のトランジスタがPMOSトランジスタである半導体装置の製造方法。 - 請求項1乃至7のいずれかに記載の半導体装置の製造方法において、
前記応力付与層は、窒化珪素膜である半導体装置の製造方法。
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