TWI296440B - Nov-volatile memory and method of forming thereof - Google Patents
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Description
1296440 (Ο 玖、發明說明 (發明說明應敘明:發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 先前申請案參考 本專利申請案已於2001年12月19曰提出美國專利申請, 專利申請案號為10/025,292。 相關申請案 本案係關於2002年8月20曰提出的美國專利案號第 6,438,030號,標題為「Non-Volatile Memory,Method 〇f
Manufacture and Method of Programming」,其已讓渡予本 案的受讓人。 本發明係關於一般的半導體裝置,更明確地說,係關於 非易失5己憶體及隔離通道程式化,以及陣列操作。 相關技術 慣用的記憶體陣列,例如可電氣抹除可程式化唯讀存取 圮fe體(EEPROM)陣列,包括複數個個別的記憶體單元。該 等忑k、體單元可被程式化成預期的邏輯或記憶體狀態。當 程式化該陣列日寺,每個單元都必須具有高或低電壓(也就是 ’開或關)狀態。預期的高電壓狀態係受限於功率消耗考量 及物理與材料條件。預期的彳雷 、 、J的低電反狀恶同樣必須加以限制 ’因為其必須不同於該古帝陳 个4回電壓狀悲,而且必須不能在小 的記憶體陣列單亓公太+ ^ 1 j 刀布中的相鄰記憶體單元間造成交錯洩 漏。用於存取該等低位準壯一 半狀匕、的電壓越咼,該等記憶體單 元所消耗的功率便越大。 依照慣例’記憶體單元都係分配於陣列之中。圖ι所示的 1296440 便係此種陣列的簡化範例。雖然圖1中的陣列範例僅包括九 ㈣別的記憶體單元,#而典型的記憶體陣列則包括更多 2單元。圖1之陣列範例中的單元數量非常少,所以可以瞭 解的係其目的僅係為對本文進行解釋及討論。實務上,與 本文所述相同的原理可應用於各種不同尺寸的記憶體陣列 中’包括非常大型的記憶體單元陣列。 一圖1的陣列包括個別的記憶體單元,舉例來說,記憶體單 一 〇1 109 亥陣列的母個單元(舉例來說,單元1 0 1)的閘極 都會連接一字組線,例如字組線(w1)121係連接至單元 的閘極。舉例來說,其它的單元102及103亦會被連接至該 字組線121。為達到圖!的參考目的,該等單元1〇1、1〇2、 =3係分布於該陣列内的共同「列」中。共同字組線(例如 字組線(WD121、(W2)122及(W3)123)則會分別連接共同列 中的各個單元,例如單元1(Π、1〇2、1〇3及1〇4、ι〇5、ι〇6 以及 107、108、109。 该列中每個單元的沒極都會被連接至一分離的位元線, 例如單元101的汲極係被連接至位元線(Βι)131。相同的位 70線131會與該陣列的其它單元1〇4及1〇7相連接。為達到參 考目的,該等單元101、1〇4、1〇7係分布於該陣列的共同 行」中。共同位元線(例如位元線131、132及133)則會分 別連接共同行中的各個單元1〇1、1〇4、1〇7及1〇2、1〇5、 以及 103、106、109。 該單元101的源極會被連接至一條源極線125。此條源極 線125亦會連接該整個陣列的所有其它單元1〇1_1〇9的源極 1296440 (3) 發明說明續頁 。因此從圖1可以瞭解,該等平行字組線丨2 ^丨23中個別的 子組線會分別連接分布於該陣列之共同列中該等單元 101-103、104-106或107-109中每一個單元的閘極;而該等 平行位元線1 3 1 -1 3 3中個別的位元線則會分別連接分布於 該陣列之共同行中該等單元10:1、1〇4、1〇7或1〇2、1〇5、1〇8 或103、106、109中每一個單元的汲極。該陣列中全部單元 101-109都係位於一共同井之中,舉例來說,圖】中的p井1〇〇 。在此排列中,源極線125及!)井100都係由該陣列中每個單 元101-109所共用。 程式化前面的單元101-109陣列時,必須施加一正電壓給 被遠擇的記憶體單元字組線及被選擇的記憶體單元位元線 。隨後便可。利用熱載子射出(HCI)的方式程式化該等被選擇 的記憶體單元,從而改變被選擇的記憶體單元的臨界電壓 (也就是改變被儲存於其浮動閘極内的電荷數量)。於進行 程式化事件期間,會定期地感測臨界電壓的變化,以便偵 測是否已經達到該陣列中所有被選擇的記憶體單元的目標 臨界電壓。 々抹=前面的單元101_1〇9陣列時,可藉由施加一負電壓給 每條字組線,並且施加一正電壓給該條源極線125或是給該 /、同p井100,以便抹除整個陣列。依照此種方式,該陣列 中所有z fe、體單π的洋動閘極便會同時相應地被充電成該 低臨界電壓狀態。 /考圖2圖中所不的係於高臨界電壓狀態與低臨界電壓 狀態(也就是’對應於「關閉」或「開啟」狀態)下,由該 (4) 1296440 陣列之記憶體單元1(H-109所表示之位元間的臨界電屋。值 传庄意的是,高電壓狀態與低電壓狀態任一者其實分別曰 一特殊高tm與一特殊低電壓附近的一段電^立=圍, 圖2所示的電壓範圍係用於程式化所有單元共用一共 =如P井1 G 0)之㈣陣㈣所呈現的分布類型。於圖^分 :’南臨界電屢係集中於5至6伏之間非常狹窄的分布範 。然而,低臨界電塵狀態的臨界電麼分布範圍則比較 貝例如〇·5至2·5伏之間。造成低臨界電屡狀能沾故 比U廣的主要原因是’因為所有位元單元所 、、同P井的關係,所以所有的記憶體 除。製程變显、姑Μ妒产 干b日问日寸被抹 “?1 疵、以及材料特性衰減,全都是造 的主要原因。寬廣的增布;;::;界,態的分布 有極高的字組線電壓二取作業時必須 位元單元進行讀取存取作業確保了以成功地對㈣狀態的 所出現的問題則包括,較高的字组 的功率方能確保可以達到對壓= 作業的目的。再者,為取得較高的:f?進…存取 電壓電源供應進行升壓,以更=予組線電壓,必須對低 使對兮低雷颅乂便取侍預期的字組線電壓。即 使對錢μ電源供應進行升壓 率’那麼便會因為慢速升壓 =、要使用的疋低功 時間方能達到預期的字組線電壓’。、=都需要很長的 於該等較低臨界電壓位準 1利的疋’可以控制位 布,以降低讀取存取作# ^陣列之間的電壓範圍分 ”斤而要的字組線電壓。不過,當 1296440 (5) ~
發明麵I 有單元都位於共同ρ井中時,控制較低的電屋範 布將會於相鄰的單元之間造成交錯浅漏的問題。 本务明可將較低臨界電㈣分布限制於較狹窄的範圍中 广且進一步藉由較低的字組線電壓進行更快速的存取, 所以可以大幅地改進本技術。 實施方式 产根據-具體實施例,非易失記憶體(NVM)陣列(例如可* 氣=除可程式化唯讀存取記憶體(EEPROM)陣列)包括形^ 於刀離p井區中的記憶體單元行,以便降低該陣列 之記憶體單W程式化臨界㈣分布寬度。該EEpR〇j 列具有缺乏洋動閘極或使用其它浮動閘極的記憶體單元, 例如S〇N〇S(半導體-氧化物-氮化物-氧化物_半導體)、 训叫半導體-氮化物-氧化物半導體),MONOS (金屬-氧 化物-氮化物氧化物-半導體)及MNOS (金屬氮化物_氧= 半導體)。此外,該EEPR〇M陣列可包括—使用分離的儲 子凡件或奈米晶體來儲存電荷的NVM裝置,或 NVM裝置。 ,、匕 在另-具體實施例中,會在一井區(例如p井區)内形成共 用一條共同位7L線的複數個記憶體單元。在其中一呈體實 施例:,每個:離井區會於該陣列中形成一行記憶體:: :j等p井係藉由淺溝渠隔離(STI)結構以彼此電氣隔離。 該等形成於該等分離p井區内的記憶體單元會共用一條共 同位元線及-條共同源極線。將該記憶體陣列隔離成分離 的P井之後’便可藉由將該陣列中的記憶體單元程式化於較 -10- 1296440 [mmm 緊密的臨界電壓分布範圍中, A # ^τ以耠供改良的程式化控制。 參考圖3,記憶體單元陣列30包括記憶體單元⑴仙、 32Ϊ-326及331_336。該記憶體單元陣列%僅係—種範例, ㈣列可以包括比圖中所示更多或更少的個別記憶體單元 罢而该專早几則可分布於由共同列、共同行或其它相關位 ,所組成的任何各種不同的排列中。在該陣列中,記憶體 早兀311·316構成第—行、記憶體單幻μ%構成第二行 及記憶體單元33 1-336構成第三行。 每一行的記憶體單元在其個別的汲極處(或汲極區)會連 接一條共同位兀線,舉例來說,記憶體單元3ιι_3ΐ6會連接 位7〇線3 091、§己憶體單兀321-326會連接位元線3〇92而記憶 體單元33 1-336會連接位元線3093。相鄰行之中對應的單元 (例如記憶體單元3U、321、331)則會於其控制閘^連接一 條共同字組線,舉例來說,字組線3〇71會連接該等記憶體 單兀311、321、331中每一個的控制閘極;字組線3〇72會連 接該等記憶體單元312、322、332中每一個的控制閘極;字 組線3073會連接該等記憶體單元313、323、333中每一個的 控制閘極;字組線3074會連接該等記憶體單元314、324、 334中每一個的控制閘極;字組線3〇75會連接該等記憶體單 元3 1 5、3 2 5、3 3 5中母一個的控制閘極;而字組線3 〇 7 6會連 接該等記憶體單元3 16、326、336中每一個的控制閘極。根 據其中一具體實施例,每行記憶體單元(舉例來說,記憶體 早to 3 11 - 3 1 6)都係位於一共同井(例如ρ井3 01)之内。記憒、體 單元321-326位於ρ井302之内,而記憶體單元331-336位於ρ -11 - 1296440 ⑺ 發_明斷 井3 0 3之内母行5己丨思體單元都會藉由淺溝渠隔離結構(圖3 未顯示)與相鄰行記憶體單元產生電氣隔離。 源極線會電氣耦合至個別行之該等記憶體單元中每一個 的源極區例如第一行的單元3 11 -3 1 6會被連接至源極線 3051。根據一具體實施例,源極線3〇51及卩井區3〇1會電氣 輕合因而具有㈣的電| ’如冑氣連結線(或條狀線)3〇ιι 及30 12所不。該陣列3〇的其它隔離卩井川八3〇3分別包括由 單元321-326或33 1-336所組成的行,該等記憶體單元 321-326或33 1-336之源極區則會被電氣耦合至源極線3〇52 或3 053。該等連接線3〇21、3022及3〇31、3〇32分別代表電 氣耦合,所以源極線3052及p井302具有相等電壓,而且極 線3053及p井303具有相等電壓。雖然圖3中源極線3〇51及^ 井301之間係以每隔四個單元(也就是,記憶體單元序列 * 12 - 1296440 [mmmm· 減少而增加。如果該p井中有任何漏電流的話,便會造成p 井電位的不穩定。不穩定的#電位便會對應產生吾人不希 望發生㈣界電壓的不敎現象。所以,料條狀線路 (例如有助於確保被施加給該源極線(及1)井)的 電位能夠均等地分布於整個ρ井區中,從而改良該ρ井中記 憶體單元的臨界電壓穩定度。
參考圖4,所示的係包含圖3之陣列的半導體裝置剖面, 其包括形成於深η井4〇1之内的1)井3〇1。記憶體單元源極區 及汲極區會透過導體插孔402分別與源極線3〇51及位元線 3091連接。該等源極區包括擴散區3112、3122及3132、
及3152、3162。該等汲極區包括擴散區31U及3121、3ΐ3ι 及3141、3151及3161。源極至ρ井條狀線包括ρ摻雜區3〇ιι 及3 0 12。根據一具體貫施例,藉由該等被選擇的源極區3 ^2 3122、3152及3162以及該等p井條狀線3〇11與3〇12上方該 半導體基板之矽化部分(如矽化區32所示),便可將該等被 選擇的源極區與該等ρ井條狀線電氣短路。在替代的具體實 施例中,ρ井區301則係藉由下面的方式電氣連結至該等被 遠擇的源極區·對該等被選擇的源極區進行石夕化,使其達 到直接與該ρ井區短路的程度;或是以替代的方式,對該等 被遠擇的源極區導體插孔之接觸開孔進行過餘刻,使其達 到该導體插孔能夠電氣短路該選擇的源極區及該ρ井區的 程度。 如圖4所示,該等個別的源極區及汲極區係利用該等記憶 體單元311、312、313、314、315及316的通道區產生分離 -13- 1296440
(9) 。根據一具體實施例,該等記憶體單元包括一位於該通道 區上方的隧道氧化物、一位於該隧道氧化物上方的浮動閑 極電極、一位於該浮動閘極電極上方的控制閘極介電質、 以及一位於該控制閘極介電質上方的控制閘極電極。導體 插孔402及互連線(未顯示)會利用來自位元線3〇91的信號 連接沒極區,利用來自源極線305丨的信號連接源極區。雖 然圖4中的位元線3091及源極線3051係概略地以電氣線路 來表示,不過應該瞭解的係,亦可於該裝置的同一階層或 不同階層處利用適當的半導體互連線來形成個別的位元線 3091及源極線3051,而圖中的電氣線路僅係為解釋及瞭解 該等連接線及排列的導電效應。 參考圖5,所示的係實質沿著切線3〇5橫跨鄰近的p井3〇i 及302所得到的圖4之半導體裝置(其具有圖3之陣列3〇的電 氣、、、《構)之剖面圖。根據一具體實施例,深n井區4〇 1係形成 於半導體裝置基板内部,而用以形成該記憶體單元陣列的ρ 井行則係放置於該殊η井區之内。如圖5的剖面所示,淺溝 乐隔離結構501及深η井區401會電氣隔離ρ井區3〇1及3〇2。 記憶體單元311及321會分別覆蓋ρ井區3〇1及3〇2。該等記憶 體單元311及321包括一隧道氧化物502、浮動閘極5〇3及5〇4 控制閘極介電層505、以及由圖3之字組線3 〇71的一部 份所構成的控制閘極。此外,字組線3071會互連該等記憶 體單元311及321。 從圖5的剖面可清楚地看出,卩井”丨與卩井3〇2係隔離的。 可以瞭解的是,因為隔離的關係,與1)井3〇1相關的記憶體 -14- (10)1296440 發明,續罠 單元之偏壓電位#去 偏壓雷你 使禾必等於與P井302相關的記憶體單元之 盥 無關。換言之,每個分離的P井行都會 〇邊陣列3 〇中的i -^ L ^ ,、匕P井行電氣隔離。後面將可更清楚地瞭 解w亥*iL隔離的P井可1 、、隹_ p汁了瑗陣列程式化的方式於低臨界電壓位 竿與鬲臨界雷懕#淮& 位丰處皆能夠達到較狹窄的臨界電壓分布 的目的。後面還可•、生 更β楚地暸解,該等隔離的Ρ井可進一步 提供其它特殊優點 、 7坏k ”、、£ ’包括減少相鄰的單元之間發生交錯洩 漏的機會。
參考圖㈣,該等圖式將更完整地說明與形成圖5之裝置 相關的步驟。圖6所不的係一半導體裝置基板6〇!。該半導 體裝置基板601可能是單晶半導體晶圓、絕緣體上半導體 (SOI)基板、或適合用以形成半導體裝置的任何其它基板。 在其中一 4寺疋的實施命j中,該+導體裝置&板係一石夕 基板。隔離結構501係形成於該半導體裝置基板6〇1之内。 在其中一特定的具體實施例中,該等隔離結構5〇1係淺溝渠 隔離結構。或者,該等隔離結構5〇1可能包括矽局部氧化 (LOCOS)結構,或熟習的人士所熟知的其它隔離結構。該 等淺溝渠隔離結構501係用以隔離依序形成於該基板6〇1之 内的p井區。在一具體實施例中,該等淺溝渠隔離結構的深 度範圍約介於〇·35至0.65微米之間,或者亦可使用其它適合 本案使用的深度及參數。 參考圖7 ’开> 成该荨淺溝渠隔離結構5 〇 1之後,便會實施ρ 井植入,以便於該基板6 01内形成摻雜區7 〇 1及7 〇 2。根據一 具體實施例,可利用删或其它Ρ型雜質對基板6〇1進行植入 -15- I — 1296440 ,以形成該等p摻雜區川及術。形成該#p摻雜區7〇1及7()2 之後’便可利用磷或其它η型雜質對基板⑷再度進行植入 ,以形成深η摻雜區703。熟習本技術的人士將會發現,用 以形成深摻雜區703的植入能量高於用以形成該等摻雜區 701及702的植入能量。 形成該等!^型摻雜區701及702以及該深11型摻雜區7〇3之 後,便會於該基板表面上形成道氧化物如,如圖㈣ 示。(請注意,本文中所使用的「基板表面」包括半導體裝 置基板以及製造於該半導體裝置基板朝上直到所討論的處 理位置之上的所有層。所以’基板表面所指的係該基板最 上方的表面,包括形成於其上的所有結構。)根據一具體實 施例,該隧道氧化物係一熱成長的二氧化矽層。或者,該 隧道氧化物可能包括高介電常數材料,或是熱成長的二氧 化矽與高介電常數材料組合物(為達到此詳細說明的目的 ,咼介電常數(高k值)材料係指介電常數高於二氧化矽之介 電常數的材料)。 根據一具體實施例,接著便會利用慣用的退火製程對該 半導體基板進行退火,以便將該等雜質擴散於該基板6〇1 (即P型區70 1及702以及深n型區703)中,且加以活化,從而 形成圖8所示的ρ井區301及302以及深η井區401。接著便會 於该基板表面上方形成一第一導體層8〇1。根據一具體實施 例,5亥第一導體層8 0 1係一多晶石夕層。隨即,便會於該第一 導體層801上方沉積一光阻層,並且進行圖案化,如圖8所 示。接著,便會蝕刻該第一導體層8〇1及下方的隧道氧化物 -16- 1296440 (12) 發明說觀賣頁 層502,用以形成浮動閘極503及504,如圖9所示。 先在參考圖9,形成該等浮動閘極電極5〇3及504之後,便 會於該等浮動閘極電極503及504之上形成一控制閘極介電 層505。根據一具體實施例,該控制閘極介電層5〇5係一等 效厚度(EOT)約為10-15奈米的氧化物-氮化物-氧化物 (0N0)層。之後,便會如預期的方式般沉積、圖案化且蝕 刻一第二導體層,形成該字組線3〇71,其亦會形成該等記 隐體單元3 11及3 2 1的控制閘極。根據一具體實施例,該第 一導體層係一多晶矽層。一般來說,字組線3〇丨會連接該等 記憶體單元311及321(亦如圖3所示般)。形成該字組線3〇71 及其它字組線(未顯示)之後,便會於該基板表面之上沉積 二門"電(ILD)層901 ’所形成的化學氣相沉積(CVD)氧化 矽係以四乙基正硅酸酯(TE〇s)或其它類似的材料當作 :。雖然圖9未顯示,不過在形成該半導體裝置之後續步: 則包括形成連接至該陣列其它元件的接點及互連線。 #代的具體貫施例中,當技術發展繼續縮小該等記憶 =早疋的特徵尺寸時,圖5_9所揭示的深η井排列區便可能 n:因而減緩高電壓寫入及抹除作業的充電/放電時間 沒、盖I 此項問題’本案發明人發現可以深溝渠結構取代 Α —八k 乂便壤母一行都能夠相對於該等p井及η 井元全地隔離。其優 ^ y ^ > 之p型基板的接面電::疋门^低-至母條個別位元線 電,放電_。此冰 便可降低寫人/抹除作業的充 以增加該p井的心可猎由增加該等溝渠隔離結構的深度 、/衣又。增加該p井的深度具有下面數項優點 -17- (13)1296440 發明說明逢 減少P井的膜阻值,有助於降低該⑽電位不 %疋的現象(如同前面的討論般)。其次,其可藉由降低控 制該p井中之痛曲線的條件,以改良該半導體裝置的製 造能力,因為較深的溝渠隔離結構可以縮減相鄰位元線之 _漏路徑。第三點是,較深的…溝渠隔離結構可以 額外降低n+(源極及汲極)/p^n井寄生電晶體的雙極作用
>。圖9中的虛線902表示的便係此深溝渠範例。如❹所示, 該深溝渠隔離結構的深度會超出該深n井區4〇ι的深度。較 佳的係’該深溝渠隔離結構的深度範圍約介於微米 之間。更佳的係,該深溝渠隔離結構的深度範圍約介於 〇·8-1.0微米之間。
多考圖1 0Α-Ε,所揭不的係用以程式化具有隔離ρ井排列 的記憶體單元陣列之具體實施例。圖1〇α_ε中每個圖式的左 邊白〇括關係圖,其顯示的係臨界電壓(Vt)與包含圖 3之三個胃記憶體單元311、321及331之陣列%的記憶體單元 位元數里之間的關係;右邊則是圖3之記憶體陣列的簡化 概略圖’其顯不的係用以程式化該等記憶體單元之代表偏 ^電位所有圖1 〇Α_Ε共同圖解的係如何利用本發明的具體 貫施例(也就是,利用隔離Ρ井來形成該記憶體陣列中的各 行)將該陣列中的記憶體單元程式化成—低臨界電壓狀態 ,該狀態與先前技術的記憶體單元比較起來具有較緊密的 vT分布範圍。對該陣列3〇中該等三個記憶體單元311、32ι 及331及其餘的記憶體單元進行程式化,以及該等特定的偏 壓電位都不是限制條件,其僅係作為解釋用途。熟習本技 -18- (14) 1296440 發明翻續頁· 術的人士將會發現,可以程式化該陣列中任何數量的記憶 體單几’並且可以使用其它的偏壓電位來程式化該等記憶 體單元。 & 根據一具體實施例,係將該記憶體單元的臨界電壓從高 臨界電壓狀態改變成低臨界電壓狀態以程式化該等記憶體 單元。該高及低臨界電壓狀態各具有一範圍,用以構成其 個別的臨界電壓目標。舉例來說,於本文所述的該等具體 實施例中’該高臨界電壓目標範圍係約介於4 〇伏及5 〇伏之 間’該低臨界電壓目標範圍則係約介於1 〇伏及1 5伏之間, 而讀取電壓位準則約為3.3伏。值得注意的係,本文所述之 具體κ例的低臨界電壓範圍比先前技術之記憶體陣列以 前所取得的範圍更為緊密。該等隔離井可允許對每個該等p 井中的記憶體單元進行分離偏壓。對該等記憶體單元進行 分離偏壓可藉由下面的方式改良將該等記憶體單元精確地 程式化於預期的臨界電壓範圍内的能力:提供可於取得該 記憶體單元之預期臨界電壓之後退選特定p井中的記憶體 單元的能力。 參考圖10A,該χ-γ關係圖顯示的係圖3的記憶體單元被 抹除成高臨界電壓狀態時的臨界電壓分布情形。此外,在 該X-Y關係圖旁邊則提供圖3之記憶體陣列3〇的簡化概略 圖。該簡化概略圖表示的係被施加於該等位元線3〇9卜3〇92 、3 0 9 3 ’彡亥專源極線3 〇 5 1、3 0 5 2、3 0 5 3,以及該等字組線 3071-3076上個別的電壓。因為連接線3011、3012,3021、 3022及3 031、3032的關係,所以該等隔離p井3〇1、302及303 -19- 1296440 發明咖顚 (如圖3所示)的偏壓電位會與個別的源極線则、3脱、 3053相同。根據一具體實施例,如圖i〇a所示,於程式化 該陣列中的記憶體單元之前,可先利用佛勒_諸漢姆隨穿理 論進行抹除,其方式係施加—電壓(例如韻)給該等位元線 3091、3092、3093 及該等源極線 3〇51、3〇52、3〇53 的每伴 線路,並且施加10伏電壓給該陣列之該等字組線3〇71、 3072、3〇73、胸、則、職的每條線路。此種偏壓作 業結果便可將該陣列中的記憶體單元抹除成一高臨界電壓 狀態’其電壓範圍約介於4.0_5.0伏之間。曲線ι〇〇ι所示的 便係該臨界電壓分布情形。如圖1〇A所示,該等記憶體單 元31卜321及331之抹除臨界電壓都落在曲線ι〇〇ι的;布範 圍内。 參考圖10B-E,將該記憶體單元抹除成高臨界電壓狀態之 後,根據一特定的具體實施例,便可精段方式將該等記 憶體單元311及321程式化成低臨界電壓狀態。如後面所述 ,熟習本技術的人士將會發現,可根據所需要的特殊臨界 電壓狀態’針對該陣列之記憶體單元,改變該等記憶體單 凡311及321的特殊程式化順序。在圖1〇A_E範例中,該陣列 之記德體單元的目標臨界電壓狀態分別為開啟或程式化 (即低臨界電壓狀態),以及關閉或抹除(即高臨界電壓狀態)。 現在參考圖10B所示之簡化概略圖,如圖1〇A般地抹除該 陣列中的記憶體單元之後,便會以約-1〇v對該字組線3〇71 進行偏壓’並且從約+4伏朝約+8伏以遞增的方式對位元線 3091及3092、源極線3051及3052進行偏壓(舉例來說,從+4 -20- 1296440 ⑽ 發明說明續頁 伏至+5伏以0.2伏的遞增方式進行偏壓),以便從記憶體單 元3 11及32 1的浮動閘極中移除電子電荷,從而降低記憶體 單元311及321的臨界電壓。字組線3〇72-3〇76、位元線3〇93 以及源極線3 0 5 3則都以約〇伏的電壓進行偏壓,如此該陣列 中的所有其它記憶體單元(包括記憶體單元33 1}便可維持 處於高臨界電壓狀態下抹除條件。如圖丨〇B的χ_ γ關係圖所 示,該等記憶體單元3 11及32 1之臨界電壓會從分布曲線 1〇〇1的範圍内移向目標程式化Vt範圍,而記憶體單元3;η 之臨界電壓則維持不變,仍然是在分布曲線丨〇〇丨的範圍内。 蒼考圖10C ’位元線3〇91、3092以及源極線3051、3052 的臨界電壓會再度從+5伏以〇.2伏的遞增方式提高至+6伏 ’而字組線3071的偏壓電位則維持在_1〇伏。如此一來便會 ‘續降低該等記憶體單元3 11及3 2 1之臨界電壓,如其於圖 10B及1 0C之X-Y關係圖中的位置相對變化所示。字組線 3072-3076、位元線3093以及源極線3〇 53則全部都繼續以約 〇伏的電壓進行偏壓,因此,該陣列中的其它記憶體單元 (包括έ己憶體單元3 3 1)之浮動閘極便可維持處於高臨界電 壓狀態中(即抹除狀態)。舉例來說,如圖丨〇c的χ_ γ關係圖 所示’因為偏壓作業的關係,記憶體單元3丨丨之臨界電壓會 降低至目標程式化VT範圍内,記憶體單元32丨之臨界電壓則 會降低至接近目標程式化V τ範圍但是不會落在其中。 參考圖10D,當記憶體單元3 11之臨界電壓降低至目標程 式化vT範圍内之後,位元線3091及源極線3〇51(以及因為連 接至p井條狀線3011及3012之源極線的關係,而與源極線 1296440 (17) 發明說明續頁 - 3〇51相關的隔離個別p井301 (圖3所示》的偏壓電壓便會降 低至0伏。如此一來,不需要進一步的改變便可將該單元3 11 的vT狀態維持在預期的低Vt範圍内。因為與記憶體單元 3 11相關的ρ井3 01係與該陣列中的其它ρ井(舉例來說,圖3 所不的302及303)隔離的,所以位元線3〇91、源極線3〇51及 Ρ井3 0 1的偏壓電壓(即施加〇伏電壓)變化可以有效地防止 吕己憶體單元3 11的臨界電壓偏移,並且將記憶體單元3丨j的 S品界電壓維持在該目標程式化ντ範圍内。如此一來便可達 成此目的,但卻不會影響到程式化與該陣列中其它p井相關 的其它記憶體單元的能力,例如此範例中相鄰p井(圖3所示 的p井302)附近的記憶體單元321。 現在筝考圖10E ’被施加至位元線3〇92以及源極線3〇52 的臨界電壓會繼續遞增,舉例來說,從+6伏以〇2伏的遞增 方式提高至+7伏,而字組線3〇71的偏壓電位則維持在_1() 伏,直到記憶體單元32 1的臨界電壓降低至該目標程式化 VT範圍内為止,如圖10E所示。可以瞭解的係,因為根據 本文所述之具體實施例的個別單元311、32卜331之隔離井 的關係,所以可以將每個個別隔離井中的單元程式化成正 確的臨界電壓狀態卻不會影響到其它鄰近隔離井中的單元 的臨界電壓狀態。圖10E的Χ-γ關係圖顯示出,記憶體單元 311、321之臨界電壓係落在目標程式化VT範圍内,而記情 體單元331及該陣列中其它記憶體單元之臨界電壓則是 在高臨界電壓分布範圍内。這便是該等單元31卜321及331 (及該記憶體陣列中其餘單元)所預期的程式化狀態。雖缺 -22- (18) 1296440 發明_晴頁 已經明確地說明前面對圖3之陣列的記憶體單元進行程式 化的範例,不過熟習本技術的人士將會知道且明白,針對 該陣列以及其它陣列與裝置,亦可運用其它的程式化步驟 、偏壓電壓範圍、製程等,其全部都符合該陣列或其它裝 置之各種單元或位置的隔離井區的概念。 本發明有數項優點優於先前技術。本發明適用於陣列結 構中’其可藉由單獨地對通道佛勒-諾漢姆隧穿理論的每個 行通道電壓進行偏壓來操作該記憶體陣列,以達到低電壓/ 低功率之緊密VT分布以及高效能應用的目的。利用佛勒_ 諾漢姆隧穿理論藉由該等位元單元之通道區進行程式化及 /或抹除,便不需要先前技術所使用的高驅動電流(即熱電 子射出)及帶至帶的隧穿電流(即源極/汲極邊緣程式化/抹 除)。在沒有高vds條件及深接面下,便可縮小通道長度。 此外,抹除至高臨界電壓狀態及以具確認功能的方式程式 化至低臨界電壓狀態時,便可避免因為被過抹除至低ντ狀 態所導致的耗盡位元(也就是,ντ低於或約等於零伏)。再 者,本發明之具體實施例的優點可降低於讀取作業期間使 用vdd升壓或吸取電荷以增加字組線電壓的需求。此外,本 發明之具體實施例可輕易地併入使用現有材料的現代製程 中’而不必開發新的或複雜的製程。 參考圖11,所揭示的係替代具體實施例之剖面圖,其中 忒Pw離p井中每個该等記憶體單元的源極區都會透過電氣 條狀線連結至一隔離p井區,其中該電氣條狀線係介於每個 該等源極區與該隔離P井區之間。換言之,該半導體裝置並 -23- 1296440 (19) 發明餘明續頁 沒有導體源極線會電氣耦合至每個源極區。 此具體實施例的優點是不必形成用以電氣耦合每個該等 記憶體單元的源極區的源極互連線及接點,如此便可大幅 地縮減該記憶體單元的尺寸。利用電氣互連線丨17、電氣接 點118及p摻雜區119施加電位給該隔離p井區11〇1,便可完 成對该等纪憶體單元源極區的偏壓。當該隔離p井以預期的 電位進行偏壓後,每個該等記憶體單元的源極區便會透過 XT亥荨電氣連結線(其包括P掺雜區112〇、1121、1122以及石夕 化區1123、1124及11 25)而在相同的電位進行對應的偏壓。 在一具體實施例中,η型源極區1126及1127、1128及1129、 1130及1131會分別利用該等?摻雜區112〇、1121及1122電氣 耦合至該隔離ρ井區11〇1。根據一特定具體實施例,該等η 型源極區1126及1127、1128及1129、1130及1131會分別利 用該等η型源極區1126及1127、1128及1129、1130及1131及 該等ρ摻雜區1120、112 1及1122上方該基板的矽化部分丨123 、1124及1125電氣|禺合至該等ρ掺雜區1120、1121及1122, 如圖11所示。在一具體實施例中,該等矽化部分之摻雜物 的極性與該井相同。 根據一具體貫施例,位元線11 3 2會電氣連接至記憶體單 元 111、112、113、114、115及 116的汲極區 1133、1134、 1135、1136,並且會在該隔離ρ井區no〗下方形成一深η井 區11 02。熟習本技術的人士將會發現,亦可利用其它的方 法(取代梦化方式)將該隔離ρ井區11 〇 1電氣連結至該等源 極區 1126、1127、1128、1129、1130及 1131。依照此方式 -24 - 1296440
,便可利用‘面所討論的隔離p井的概念對記憶體陣列進行 程式化。該裝置可以與前面圖1〇A-1〇E所述實質相同的方式 進行程式化及抹除。 ^ 在上述的具體實施例中,圖3、4及n中的記憶體單元 111-116、311-316、321-326及 33 1-336都包含浮動閘極。不 過,圖3、4及11中的記憶體單元111-116、311316、My% 及33 1-336或其中一部份亦可能不包含浮動閘極。不含浮動 閘極的適當記憶體單元包括S〇n〇s、SNOS、MONOS、MNOS 裝置或類似的裝置。圖12_15所示的便係一種用以形成 SONOS裝置的方法。同時亦將說明該s〇N〇s製程流程的修 改方式,以便形成SNOS、MONOS或MNOS裝置。 圖12所示的係相鄰的隔離區15〇1及15〇2、p型摻雜區ΐ7〇ι 及1702、以及深n型摻雜區17〇3的剖面圖,其都係形成於半 導體裝置基板1601之上。該等隔離區15〇1及15〇2、該半導 體裝置基板1601、該等ρ型摻雜區17〇1及17〇2、以及該深η 型摻雜區1703與圖7中的隔離區501及5 02、半導體裝置基板 601、ρ型摻雜區701及702、以及深η型掺雜區7〇3相同。因 此,區域1501、1502、1701、1702、1703及1601的形成製 程及特徵會與前面所述之區域5〇1、502、701、702、703 及60 1的形成製程及特徵相同。 形成该深η型摻雜區1703之後,用以形成SONOS、SNOS 、MONOS及MNOS裝置的處理過程會與前面所討論的製程 有所差異’以便形成一浮動閘極裝置。為形成Sqnos裝置 ’必須於該基板表面之上形成一隧道介電層丨5〇2、一電荷 -25- 1296440 (21) 儲存層l5〇3、一阻隔層1504及 示 根據一具體實施例,該隧道介電層15〇2係一熱成長的二 氧化石夕層。或者,亦可使用具低補陷密度的任何介電質。 亦可使用其它方法,例如CVD、PVD(物理氣相沉積)、ALD( 原子層沉積)、上述各方法組合、或類似的方法來形成該隧 運介電層1502。較佳的係,該隧道介電層15〇2的厚度介於 1 5-25埃之間’如此方能提供夠厚的層,以防止經由該隧道 介電層1502發生電荷洩漏。 電何儲存層1503係一非導體層,其可儲存因為其高補陷 密度而產生的電荷,該層係利用CVD、pvD、ALD、上述 方法、、且a 或類似的方法形成於該隨道介電層1 5〇2之上 i亦可藉由將氮化物植入一介電層或任何其它能夠產生適 备的非導體儲存層的製程來形成該非導體的電荷儲存層 1503。SONQS、SNQS、MQNQS及MNQS與浮動閘極裝置的 其中一項差別在於該電荷儲存層係不同的材料。對s〇n〇s SNOS MONOS及MNOS來說,該電荷儲存層係非導體的 =;而對浮動閘極裝置來說,胃電荷儲存層則係導體的 料。於其中一具體實施 不具備汙動閘極之記憶體 早70的非導體電荷儲存 fflLPrvno ^ 503係亂化物,例如氮化矽或利 ’ &堅化學氣相沉積)所形成的氮氧化矽。即使氮 二梦的補陷帶少於氣切,不過因為此 = 的補陷能量位準,所以停於务儿 八百較冰 陷密度優於夕的補 权仏的係,該非導體的電荷儲存層1503 -26- 1296440 (22) 發_明| 的厚度介於50-150埃。 形成於該電荷儲存層1503上方的阻隔層1504可以由針對 隧道介電層1502所提及的任何介電質所構成,不過該些材 料未必必須相同。同樣地,可以使用相同的製程來形成該 阻隔層1504及該隧道介電層15〇2。該阻隔層15〇4可防止電 荷(較佳的係電子)從上方的控制閘極移動至該電荷儲存層 1503。在一具體實施例中,該阻隔層15〇4係由lPcVd沉積 而成的高溫氧化物(HTO)。亦可藉由對該電荷儲存層15〇3 進行蒸A再氧化以形成該阻隔層1 504。對該電荷儲存層 1 503進行蒸汽再氧化時,當蒸氣旧2〇)與該電荷儲存層丨5〇3 進打反應時,便可將部分的電荷儲存層15〇3轉換成氧化物 層。熟習的人士將會發現,能否使用蒸汽再氧化係取決於 該電荷儲存層1503所選用的材料。舉例來說,如果該電荷 健存層15G3係氮化⑨的話,便可使用蒸汽再氧化的方式, 形成二氧化矽作為該阻隔層15〇4。在一較佳的具體實施例 中,該阻隔層1504的厚度介於3〇」⑻埃,比隧道介電層15〇2 還厚。 該随道介電層1502、該非導體的電荷儲存層15〇3以及該 阻隔層1504會形& 一 〇N〇(氧化物_氮化物_氧化物)堆疊 1506。同樣地,該非導體的電荷儲存層1503未必非為氮化 物’:過在_的縮寫中則一定是「氮化物」。同樣地,該 等氧化物」層未必非為氧化物,亦可以任何適當的介電 質取代。由該隨道介雷声〗$ Λ ? 也曰1502、该非導體的電荷儲存層15〇3 以及該阻隔層1 504所开乂 土、ώΑ ΓΛΧΤΛΛ "田 厅形成的ΟΝΟ堆登不應該限制該非導體 1296440
(23) 的電荷儲存層1 503非得為氮化物,也不應該限制該隧道介 電層1502以及該阻隔層1504非得為氧化物。 形成該ΟΝΟ堆疊1506之後,便會進行圖案化,以便移除 該晶圓部分區域(例如隨後將會形成一電晶體或其它週邊 電晶體路的區域)中的該堆疊。該ΟΝΟ堆疊1506的所有層可 同時進行圖案化。或者,亦可在形成該ΟΝΟ堆疊1506的每 一層之後,形成上方層之前,便進行圖案化,不過此種作 法比較沒有效率而且較為複雜。 在該阻隔層1504之上會形成一控制閘極15〇5。在一具體 實施例中,該控制閘極1505係藉由CVD、PVD、ALD、上 述各方法組合、或類似的方法所形成的多晶矽。或者,亦 可使用任何的導體或半導體材料,例如金屬。如果該控制 閘極1 505係半導體材料(例如多晶矽)的話,那麼該記憶體 單兀SONOS記憶體單元;如果該控制閘極15〇5係金屬材料 的活,那麼该記憶體單元MONOS記憶體單元必須將圖中未 顯示的半導體基板1601之區域上的控制閘極1505的區域移 除,方能形成電晶體及其它週邊電路。可以使用光阻及慣 用的钱刻方式對該控制閘極丨5〇5進行圖案化。 根據一具體實施例,接著便會利用慣用的退火製程對該 半導體基板進行退火,以便將該等雜質擴散於該基板ΐ6〇ι 中,且加以活化,從而形成圖13所示的p井區27〇1及27⑽ 以及深η井區2703。 之後 顯示:), ,便會在該半導體基板1601上沉積一第二導體層 以預期的方式般圖案化且蝕刻,以便在圖中未^ -28- 1296440 (24) 發明說明續頁 的半導體基板1 6 01之區域中形成該字組線3 〇 7 1。該字組線 3 01亦會形成該等記憶體單元3 11及3 2 1的控制閘極,並且一 般會如前面圖3所示般地連接該等記憶體單元3丨丨及32 i。 如圖13所示,形成該字組線3071(未顯示)及其它字組線( 未顯示)之後,便會以四乙基正硅酸酯(TEOS)當作氣體源或 使用其它適當的氣體,於該ΟΝΟ堆疊1506之上形成一層間 介電(ILD)層1901,例如CVD氧化矽。雖然圖14未顯示,不 過在形成該半導體裝置之後續步驟中則包括形成連接至該 陣列其它元件的接點及互連線。 熟習的人士應該可發現到,圖5-7所述之該等井相關的優 點、條件及特性(例如該等溝渠的深度)與圖12-1 3所述的相 同。 從圖13的剖面可清楚地看出,ρ井27〇1與卩井27〇2係隔離 的。應該瞭解的是,因為隔離的關係,與ρ井27〇丨相關的記 憶體單兀之偏壓電位便未必等於與p井27〇2相關的記憶體 單兀之偏壓電位,兩者可以獨立。換言之,每個分離的p 井行都會與一陣列中的其它p井行電氣隔離。該等隔離的p 井2701及2702可讓陣列程式化的方式於低臨界電壓位準與 高臨界電壓位準處皆能夠達到較狹窄的臨界電壓分布的目 的。 上面圖12及13所述用以形成SONOS或MONOS裝置的製 程可略作修改,用以形成SN〇S* MN〇S裝置。當欲形成 SNOS或MNOS裝置時,便可省略形成該阻隔層15〇4的步驟 。如果省略該阻隔,而且該控制閘極i 5〇5為半導體或金屬 -29- 1296440 (25) _琴顚 的話,那麼該記憶體單元便分別是SNOS裝置或MNOS裝置。 或者可以圖14中的量子或奈米晶體裝置2000取代圖3或 11中的浮動閘極、SONOS、SNOS、MONOS或MNOS記憶體 單元。該量子裝置2000包括隔離區2501、形成於半導體裝 置基板2601之上的p井2701及2702,其與圖12-13的對應結 構相同’且係利用其製程而形成的。該等p井270 1及2702 内則是該裝置的源極及汲極區2150。該等p井2701及2702 之上的係一隧道介電質2100,其可以是利用熱成長、CVD 、PVD、ALD、類似的方法、或上述各方法組合而形成的 任何適當的介電質,例如二氧化矽。於該隧道介電質21⑽ 之上則可利用對矽進行CVD以形成分離的奈米晶體儲存元 件2300,其係用以儲存該裝置之電晶體荷的半導體球狀體 或半2狀體。雖然圖14中每個裝置僅有三個奈米晶體23〇〇 ’其實可使用任何數量的奈米晶體2300。 在該等奈米晶體2300之上可藉由CVD、pvD、ald、類 似的方法、或上述各方法組合形成一控制介電質22〇〇。一 般來說,該控制介電質2200為二氧化矽,不過亦可使用任 何其它適當的介電材料。在該控制介電質22⑽之上,則會 形成且圖案化控制閘極24〇〇。利用c 、領 上述各方法組合形成-絕緣層,並接著二 及/二匕的姓刻’便可形成分隔體25〇〇(其為氮化物 可的係,氮切及/或二氧切)。此外, 可於忒等奈米晶體23〇〇 别协π丄、 3下方形成含氮層,以便可分 另J於幵》成該控制介電質22⑽细門 貝⑻期間避免該等奈米晶體23〇〇發 -30- 1296440 (26) 轉說明續頁 生氣化,或改進奈米晶體2300的形成方式。 與浮動閘極、SONOS、MONOS、SNOS或MNOS裝置中所 使用的連續層比較起來,使用奈米晶體23〇〇來儲存電荷的 優點為位於下方隧道介電質2100中的任何缺陷(其會使得 電荷從該電荷儲存層洩漏出去)都僅能耗盡特定的奈米晶 體’而不會耗盡整個電荷儲存層。 就該等記憶體單元為浮動裝置之具體實施例方面所述的 優點、與該等記憶體單元不具備浮動裝置之具體實施例所述 的優點相同。不過’當使用S〇NOS、SNOS、MONOS、MNOS 或類似的記憶體單元時則可獲得額外的優點。因為與形成 浮動閘極圯憶體單元比較起來,其所需要的圖案化步驟比 較 >、’因而可降低處理過程的複雜性。此外,S〇n〇s、sn〇S p MONOS、MNOS以及類似記憶體單元的程式化與抹除電 壓=浮動閘極更容易縮小,其意思是可等比例地降低該等 電亥專5己憶體單元電壓縮小之後,便可於週邊裝置中 使用較低的電壓,因此可縮小該等週邊裝置。 使用奈米晶體裝置的額外優點包括可以讓該隧道介電質 艾薄’然而在浮動閘極裝置及SONOS、SNOS、MONOS或 MNOS裝置中其為_項問題,因為薄的隨道介電質可能會 增加裝置的洩漏效應。 "亥等 °己 ^ 體單元 11 U 16、311-316、321-326及 33 1-336在 不”備/f動Pg極時的程式化方式與具備浮動閘極時相同, 不過其源極、汲極與井電壓可能會有差異。一般來說,用 以程式化及抹除不具備浮動閘極的記憶體單元之電壓會低 -31- 1296440 於用以程式化及抹除具備浮動閘極的記憶體單元之電壓。 SONOS、SNOS、MONOS及MNOS預期的程式化電壓範圍, 對源極、汲極與井電壓來說係介於+4至伏之間,較佳的 2+5伏;對控制閘極電壓來說則係介於-4至-7伏之間,較 ^ ^ 係-5伏。S0N0S、SN0S、MONOS及 MNOS預期的抹除 電壓粑圍,對源極、汲極與井電壓來說係介於_4至-7伏之 ]軚乜的係-5伏,對控制閘極電壓來說則係介於+4至+7 伏之間,較佳的係+5伏。不論選用的電壓為何,源極、汲 井電壓的大小都應該相同。如此方能在程式化及抹除 期間,讓源極/井以及汲極/井的偏壓差為〇伏,其有助於大 幅地縮小通道長度。此外,此程式化及抹除技術可實質避 免受到由横向電場所造成的電洞射出的干擾,並且幾乎不 會叉到基板電子射出的干擾,其都係因為該通道及井都係 位於相同的電位。 雖=本發明係依照特定的導體類型或電位極性加以說明 ,但是熟習的人士將會發現導體類型及電位極性都可倒置 :於前面的說明書中,已參考特定具體實施例來說明本發 明。然而,熟知本技術的人士應明白本發明的各種修改, =且其修改不會脫離如下申請專利範圍所提出的本發明範 ^ 口此,說明書暨附圖都應視為解說,而不應視為限制 ’並且所有此類的修改皆涵蓋於本發明的範轉内。 關於特定具體實施例的優勢、其它優點及問題解決方案 已如上述。但是,產生或彰顯任何優勢、優點或解決方案 的k勢、優點、問題解決方案及任何元件,均不應視為任 •32- (28) 1296440 何或所有申請專利笳囹 弓 1 * + 圍鍵必要的或基本的特, 疋件。本文中所使用的術語「包括」、特2或 它變化’都是希望能涵蓋非專有的内含項目,:得=其 序、方法、物件或設備,不僅包括這心件-遲已括未明確列出或此類程序、方法 本暨有的其它元件。 初件或&備原 限:發;:用隨附'式中的範例作說明,但是並非予以 目同的參考符號表示相同的元件,且其中: =示系排列於,共同p井中的慣用記憶體單元陣列; • μ係於低臨界電壓位準與高臨界電壓位準下,一 陣列之記憶體單元之閘極電極的電壓分布; 圖3所示的係根據本發明具體實施例,一陣列之個別位元 線之隔離P井及記憶體單元; 隔離p井長度所得到的半 圖4所示的係沿著圖3之陣列的 導體裝置之剖面圖; 圖5所示的係橫跨圖3中相鄰的隔離p井之鄰近單元所得 到的半導體裝置之剖面圖; 圖6所示的係具備圖5之配向的半導體裝置工作件之刻面 圖,其顯示的係相鄰的隔離p井之溝渠形成過程; 圖7所=的係圖6之裝置的卩井及深n井隔離植入過程; 圖8所不的係圖7之裝置的深n井隔離及於該打井中進行p 井擴散的過程,緊接後面的便係進行閘極氧化物形成、聚 合物沉積以及圖案化; -33- 1296440 發明說萌績頁: 圖9所示的係圖§奘罢+ & M 0攻置在進行蝕刻之後的剩餘聚合物i,緊 接後面的便係進行惫扎^ 疋灯礼化物-氮化物—氧化物(ΟΝΟ)層及聚合 物2沉積; 圖10Α-Ε所示的传於 1乐於抹除及程式化該陣列時,相對於一陣 列之離ρ井的不範電壓階級,圖中顯示的係位於各種階級 電壓處之記憶體單元的代表性閘極電壓分布情形; 圖11所示的係一半導體萝 ,股衣置的替代具體貫施例之剖面圖
’该裝置具有隔離P井排列邗勹 P ·斜a,亚且包括無接觸的源極;
圖1 2 - 1 3所不的係根據替你^ > J 采曰代具體只方也例,用以製造不同類 型之5己憶體單元的方法之剖面圖;及 圖14所不的係根據本發明另一 又θ力具體貫施例之記憶體單元 的剖面圖。
熟知技藝人士應明白,圖中 的所繪製,且不一定係按照比 本發明的具體實施例,圖中部 起來可能會加以放大。 圖式代表符號說明 的元件是為簡化及清楚的目 例。例如’為了有助於暸解 份疋件的尺寸和其它元件比 記憶體單元陣列 100,301·3 03,1101,2701,2702 ρ 井 101-109,111-116,311-316, 321-326,331-336 記憶體單元 117 電氣互連線 118 電氣接點 119,1120,1121,1122 Ρ摻雜區 -34 1296440 (30) 發明說明續頁 121-123,3071-3076 125,3051-3053 131-133,3091-3093 305 401,1102 402 501 502 503,504 505 601,1601,2601 701,702,1701,1702 703,1703 801 901,1901 902 1001 1123,1124,1125 1126-1131 1133-1136 1501,1502,2501 1502 1503 1504 字組線 源極線 位元線 切線 深η井 導體插孔 淺溝渠隔離結構 隧道氧化物 浮動閘極 控制閘極介電層 半導體裝置基板 Ρ掺雜區 深η掺雜區 第一導體層 層間介電層 深溝渠 臨界電壓分布曲線 矽化區 η型源極區 >及極區 隔離區 隧道介電層 電荷儲存層 阻隔層 -35- 1296440 (31) 發明說明續頁 1505 控制閘極 1506 ΟΝΟ堆疊 2000 奈米晶體裝置 2100 隧道介電質 2150 源極及汲極區 2200 控制介電質 2300 奈米晶體 2400 控制閘極 2500 分隔體 3011,3012,302 1,3 022,303 1,3032 連接線 3111,3112,3121,3122,3131,3132, 3141,3142,3151,3152,3161,3162 擴散區
-36-
Claims (1)
129§^β6506號專利申請案 中文申請專利範圍替換本(96年7月)
/月修(更)j£本 拾、申請專利範圍 1· 一種具有非易失記憶體(NVM)陣列之半導體裝置(圖3、 1 3及14) ’該陣列包括由記憶體單元組成的列與行,其 包括: 一第一井區(301)及一第二井區(3〇2),其係位於一半 導體基板内,其中該第一井區及該第二井區係被分隔且 電氣隔離; 一第一行記憶體單元(3 11-3 16),其係位於該第一井區 内; 一第二行記憶體單元(3 21-3 26),其係位於該第二井區 内; 该第一行記憶體單元中一第一記憶體單元之一第一 隧道介電質(1502或2100),以及該第二行記憶體單元中 一第二記憶體單元之一第二隧道介電質(15〇2或21〇〇); 該第一記憶體單元之一第一電荷儲存層(15〇3或 2300)’其係形成於該第一隧道介電質之上,以及該第 二記憶體單元之一第二電荷儲存層〇5〇3或23〇〇),其係 形成於該第二隧道介電質之上; 该第一記憶體單元之一第一控制閘極(15〇5或2400) ,其係形成於該第一電荷儲存層之上,以及該第二記憶 體单元之一第二控制閘極(1505或2400),其係形成於該 第一電何儲存層之上,其中該第一控制閘極與該第二控 制閘極係位於同一列且經由一條共同字組線電氣耦合; 第一位元線(309 1 ),其係被電氣耦合至該第一行記 1296440 憶體單元之各記憶體單元的汲極區, 一第二位元線(3092),其係被電氣耦合至該第二行記 憶體單元之各記憶體單元的汲極區; 一第一源極線(3051),其係被電氣耦合至該第一行圮 憶體單元之各記憶體單元的源極區,其中該第—源極線 與該第-行記憶體單元中至少—記憶體單元的源極區 會被電氣耦合至該第一井區;及 一第二源極線(3052),其係被電氣耦合至該第二行記 隐體單兀之各記憶體單元的源極區,其中該第二源極線 與該第二行記憶體單元中至少一記憶體單元的源極區 會被電氣耦合至該第二井區。 2. 3. 如申請專利範圍第丨項之半導體裝置,其中該等第一及 第二記憶體單元皆不具備浮動閘極。 ^申請專利範圍第丨項之半導體裝置,其中該等第一及 弟一電荷儲存層皆包含氮。 如申請專利範圍第1項之半導體裝置,進一步包括·· 該第一記憶體單元之一第一阻隔層(15〇4),其係形成 於該第一電荷儲存層之上及該第一控制閘極之下,以及 該第二記憶體單元之-第二阻隔層(15G4),其係形成於 該第二電荷儲存層之上及該第二控制閘極之下。 一種用以形成一非易失記憶體(NVM)陣列之方法(圖3、 Π、13及14),其包括: 一形成一第一井區(301)及一第二井區(3〇2),其係位於 一半導體基板内,其巾該卜井區及該第二井區係藉由 5·
1296440 一隔離特徵而被分隔; 形成一第一行記憶體單元(3 11 -3 1 6),其係位於該第一 井區内; 形成一第二行記憶體單元(3 21 - 3 2 6 ),其係位於該第二 井區内; 形成該第一行記憶體單元中一第一記憶體單元之一 第一隧道介電質(1502或2100),以及形成該第二行記憶 體單元中一第二記憶體單元之一第二隧道介電質(15〇2 或2100); 形成該第一記憶體單元之一第一電荷儲存層(丨5〇3或 2300),其係形成於該第一隧道介電質之上,以及形成 該第二記憶體單元之一第二電荷儲存層(15〇3或23〇〇), 其係形成於該第二隨道介電質之上·, 形成该第一记憶體單元之一第一控制閘極(丨5〇5或 2400),其係形成於該第一電荷儲存層之上,以及形成 該第二記憶體單元之一第二控制閘極(15〇5或24〇〇),其 係形成於該第二電荷儲存層之上,其中該第一控制閘極 與該第二控制閘極係位於同一列且經由一條共同字組 線電氣耦合; 斤形成一第一位元線(3091),其中該第一位元線係被電 氣耦合至第一行記憶體單元中各記憶體單元的汲極區; a形成一第,位元線(3〇92),其中該第二位元線係被電 氣耦a至第一行5己憶體單元中各記憶體單元的汲極區; 形成第源極線(305 1),其中該第一源極線係被電
1296440 氣耦合至該第一行記憶體單元之各記憶體單元的源極 區,以及其中該第一源極線與該第一行記憶體單元中至 少一記憶體單元的源極區會被電氣耦合至該第一井區 :及
形成一第二源極線(3052),其中該第二源極線係被電 氣耦合至該第二行記憶體單元之各記憶體單元的源極 區,以及其中該第二源極線與該第二行記憶體單元中至 少一記憶體單元的源極區會被電氣耦合至該第二井區。
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