TWI451562B - 操作具有氧化／氮化多層絕緣結構非揮發記憶胞之方法 - Google Patents

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Description

操作具有氧化/氮化多層絕緣結構非揮發記憶胞之方法
本發明係揭露一種操作記憶胞的方法，特別是針對施加一電壓於閘極，造成從閘極至電荷儲存層的電洞穿隧以抹除、程式化或讀取一記憶胞之方法。
非揮發性記憶體(NVM)係指半導體記憶體可持續地儲存資訊，即使是在包含NVM細胞之裝置的電源供應被移除時亦然。NVM包含光罩唯讀記憶體(Mask ROM)、可程式化唯讀記憶體(PROM)、可抹除可程式化唯讀記憶體(EPROM)、電性可抹除可程式化唯讀記憶體(EEPROM)、和快閃記憶體。而非揮發性記憶體被大量地應用在半導體產業中，以及成為一種用以防止程式化資料遺失之記憶體類型。一般來說，非揮發性記憶體可依照此裝置的最終使用需求來被程式化、讀取、及/或抹除，以及可以長時間地儲存程式化資料。
非揮發性記憶裝置可使用多種不同的設計，包含具有電荷儲存層之『浮動閘極型』，以及具有電荷捕捉層而將電荷以局部方式儲存。局部電荷儲存(或捕捉)係指可利用電荷捕捉層將電荷儲存的能力，而且不會在儲存層中造成大量之電荷水平移動。習知的『浮動閘極』記憶胞係包含一電荷儲存層，而其為一導體且被儲存的電荷水平地分散於整層中(例如：分散在整個浮動閘極中)。
隨著過去近二十年來資訊科技市場的大幅成長，可攜式電腦與電子通訊產業已經成為半導體超大型積體電路與極大型積體電路設計的主要驅動力。因此，低消耗功率、高密度、以及可再程式化非揮發性記憶體有非常大的市場需求。這些類型的可程式化與可抹除記憶體已經成為半導體產業的重要裝置。
對於記憶容量的大幅需求，轉變成對於積體度和記憶體密度的高度需求。在每一細胞中可以儲存二個位元資訊的雙位元細胞在此領域中雖已為習知技藝，但並未被廣泛使用。某些雙位元細胞具有多重臨界電壓位階，其中每二個臨界電壓位階之間儲存了一個不同的位元。這些類型之雙位元細胞牽涉的操作複雜度，阻卻了其廣泛應用。其他雙位元細胞使用電荷捕捉層且具有二個分離的儲存位置，並在同細胞的二側之一儲存一位元資訊。此種雙位元細胞之其中一種為氮化物唯讀記憶體(NROM)。
一般來說，NROM細胞在半導體層與電荷捕捉氮化物層之間使用一較厚的通道氧化物層，來避免在資料保存狀態時之電荷流失。然而，較厚的通道氧化物層可能會影響通道抹除速度。因此，帶對帶穿隧熱電洞(BTBTHH)抹除法係經常被用來從通道注射電洞陷阱來抵銷儲存的電子。然而，BTBTHH抹除方法可能會引起可靠度問題。舉例來說，NVM裝置使用BTBTHH抹除方法的性能特徵係數，在多次程式化/抹除(P/E)循環之後可能會快速劣化，因為半導體層/氧化物介面可能因為BTBTHH方法而產生損壞。本發明中，『半導體層』係指源極/汲極區域靠近於此層表面的層結構，而『半導體基板』或『基板』係指鄰近於半導體層的支撐或絕緣結構，但並不包含源極/汲極區域。並非所有的半導體裝置都具有半導體基板，以及在不具有半導體基板的例子中，半導體層則通常也被認為是基板。
在其他電荷捕捉NVM細胞設計之實施例，係SONOS裝置(矽－氧物化－氮化物－氧化物－矽)，而其可包含在半導體層和電荷捕捉層間之一層薄的穿隧氧化物層，以允許電洞直接穿隧抹除操作。雖然此種設計可達到好的抹除速度，但資料保存性能則通常不佳，其部分是因為直接穿隧即可以在低電場強度下發生，而低電場強度則可在記憶裝置的保存狀態時就已經存在。
因此，在現有技術領域中需要具有改良的數據保存性能、強化操作速度上可多次重複地進行程式化與抹除的非揮發性記憶胞設計與陣列，以及不會受到從半導體層發生之熱電洞穿隧所引起的半導體層/氧化物介面損害。
本發明關於非揮發記憶胞與包含此等記憶胞裝置之操作，更具體地為一非揮發記憶胞設計之操作，而其包含一絕緣氧化物/氮化物多層結構位於一電荷儲存層和一閘極之間，而其可加速正電壓抹除操作和允許閘極注射電洞抹除。依據本發明之各種實施例中，正電壓抹除操作可以降低當使用記憶胞抹除方法，由半導體層帶對帶熱電洞注射而引起的半導體層/氧化層介面損害。本發明的優點之一便在於允許正電壓程式化和抹除操作，例如以熱電子效應來程式化和以電洞注射來抹除。而此特徵並不需要週邊電路對於程式化/抹除用途之負電壓操作。
本發明之一實施例係包含一記憶胞，包含：一半導體層其包含有至少二源極/汲極區域靠近該半導體層之表面並被一通道區域所分離；一下絕緣層位於該通道區域之上；一電荷儲存層位於該下絕緣層之上；一上絕緣多層結構位於該電荷儲存層之上，其中該上絕緣多層結構包含一下介電層，以及一上氮化物層位於該下介電層之上方；以及一閘極位於該上絕緣多層結構之上方；以及對該閘極施加一正電壓，而該正電壓足以造成由閘極朝向該電荷儲存層之電洞穿隧。
本發明之另一實施例包含一記憶胞，包含：一半導體層，而其具有至少二源極/汲極區域位於該半導體層表面之下方，並被一通道區域分離；一氧化矽絕緣層位於該通道區域之上方；一氮化矽電荷儲存層位於該氧化矽絕緣層之上方；一上絕緣多層結構位於該電荷儲存層之上方，其中該上絕緣多層結構包含具有一厚度約18至25埃18~25A之一氧化矽層，以及具有一厚度約40至70埃之一氮化矽層位於該下介電層之上方；以及一閘極位於該上絕緣多層結構之上方，其中該閘極包含一p摻雜多晶矽層；以及對該閘極施加一約10至15伏特之正電壓，而該正電壓足以造成由閘極朝向該電荷儲存層之電洞穿隧。
本發明亦包含操作非揮發記憶體裝置之方法，而該裝置包含複數個記憶胞(例如：一陣列)。在本發明中，『複數個』以及『至少二』等詞彙，係指兩個或二個以上元件。此外，在本發明中，單數不定貫詞『一』，以及定貫詞『該』係包含複數個指定對象，除非該文句中清楚指定。因此，例如『一記憶胞』可以包含複數個此等細胞。
本發明之記憶裝置顯示了大幅改良的操作性質，包含改良的電荷保存和改良的耐用度，均導因於由抹除所引起的介面損害的降低。
參照本發明之較佳實施例而進行詳細說明，並參照至對應圖式。需要注意的是，圖式係為簡化示意，因此並不代表實際的尺度。在本發明說明中，為了力求簡潔，諸如頂、底、左、右、上、下、之上、之下、底下、後端、前端等方向性詞彙，係僅用於對應圖式中。這些方向性詞彙與本文之圖式說明並非用以限制本發明於任何方式中。雖然本發明說明係參照至特定的實施例，可以瞭解的是這些實施例僅做為舉例用，而非限制。可以理解的是，本發明之製程步驟與結構並未涵蓋用以製造整個積體電路所需要的完整製程。本發明可以與此領域中熟知或發展中的多種積體電路製程技術共同使用。
依據本發明之記憶胞、以及包含二個以上此等記憶胞的陣列、以及包含有此種記憶胞及/或陣列之裝置可採用正電壓、閘極注射電洞穿隧抹除方法來加以操作。而依據本發明這樣的操作可以克服NVM裝置中的一些可靠性問題，尤其是在使用氮化物電荷儲存的記憶裝置中。同時，依據本發明的記憶胞操作維持提供絕佳的電荷保存特性。本發明之多種記憶胞實施例減輕了對於帶對帶熱電洞穿隧抹除方法的依賴，進而防止裝置在經過多次程式化/抹除循環之後，在半導體層/氧化物介面損害中所產生的劣化。本發明的優點之一便在於允許正電壓程式化和抹除(P/E)操作，例如以熱電子效應來程式化和以電洞注射來抹除。而此特徵並不需要週邊電路對於程式化/抹除用途之負電壓操作。
第1圖描述依據本發明一實施例之記憶胞100的剖面結構代表圖。此記憶胞包含一半導體層101，其中包含至少二源極/汲極區域110、112，其中每一源極/汲極區域110、112視所施加電壓可作用為源極或汲極。半導體層101更包含一通道區域115於二源極/汲極區域之間。記憶胞100更包含一下絕緣層120，其係位於通道區域115之上，但不必然直接位於半導體層101的表面上。舉例來說，額外的層次可以選擇性地位於半導體層的表面和下絕緣層之間，例如：一閘極氧化物層(未示)位於半導體層的表面上。記憶胞100更包含一電荷儲存層130位於下絕緣層120之上。記憶胞100更包含具有一下介電層142和一上氮化物層144之上絕緣多層結構140。此記憶胞100更包含一閘極150位於上絕緣多層結構140之上。本發明亦可應用於一具有傳統矽半導體層之記憶胞上，其不具有一基板，或是絕緣層覆矽(SOI)以及薄膜電晶體(TFT)製程上或一垂直電晶體製程。對於本發明之目的來說，『半導體層』係指源極/汲極區域靠近在此層表面的層結構，而『半導體基板』或『基板』則是指鄰近於半導體層之支撐或絕緣結構、但不包含源極/汲極區域，其材質包含絕緣層覆矽、矽、介電質、載體、碳化矽、玻璃或藍寶石中之一。。並不是所有的半導體裝置都具有半導體基板，且在不具有半導體基板的例子中，半導體層則通常也被認為是基板。
依據本發明之操作方法包含提供一記憶胞以及對該閘極施加一正電壓，而該正電壓足以造成由閘極朝向該電荷儲存層之電洞或電子穿隧。
依據本發明可操作之記憶胞包含一半導體層。任何適用於半導體裝置中之半導體材料層均可被使用。在許多本發明較佳實施例中，該半導體層包含一矽材料。利用標準技術所製造的矽晶圓可被用來製備適合的半導體層。舉例來說，適合的晶圓可以利用適合製程形成，其中矽係從一微小結晶(稱為晶種)經由旋轉並緩慢地從一熔融高壓矽拉出，以生成一圓柱結晶，之後經由切片而獲得薄圓盤，之後經過切片、精細研磨並清潔而獲得晶圓。因此，舉例來說，如第1圖中的半導體層101可包含一矽晶圓。
根據本發明之數個較佳實施例，半導體層包含p型矽。一般來說，p型矽半導體層係可用於本發明較佳實施例中，包含已經過p型淡摻雜之矽晶圓。在本發明其源極/汲極區域包含n＋摻雜佈植的實施例中，一p型淡摻雜之半導體層將因PN接面的逆向偏壓而在記憶胞的程式化與讀取之中較具優勢。如矽等半導體層的p型摻雜可利用任何適合的方式實施，例如利用硼、BF2 或鎵、或任何缺乏自由電子之元素而可用於半導體之材料進行佈植。較佳地，p型摻雜係以介於約1013 /cm2 至約1016 /cm2 的劑量進行。更佳地，此p型摻雜係以介於約1014 /cm2 至約1015 /cm2 的劑量進行。
可以理解的是，雖然本發明所述的某些實施例係針對NPN接面，其中半導體層包含一p型半導體層並具有二個或更多以n型摻雜而形成的源極/汲極區域以生成一NPN細胞，本發明之記憶胞亦包含PNP型半導體裝置。PNP記憶體係利用帶對帶熱電子注射程式化方法而進行程式化，其中施加一負電壓至源極/汲極區域，並施加一正電壓至閘極以產生帶對帶熱電子轉移。PNP的抹除操作係藉著施加一正電壓至閘極而造成由閘極至SiN捕捉層之富勒－諾德罕(FN)電洞注射。
依據本發明之一記憶胞具有一源極區域與一汲極區域，二者在此共同稱為至少二源極/汲極區域。如熟習該項技藝者可知曉，每一記憶胞包含二源極/汲極區域，而每一該區域可做為源極或汲極，視所施加電壓的位置與位階而定。在此所使用的『源極/汲極區域』詞彙係指稱此區域可作用為視所施加電壓而決定源極或汲極功能的雙功能特徵。依據本發明記憶胞中的一特定操作且一區域作用為源極，而另一區域作用為汲極時，『源極』和『汲極』二詞彙則可分別使用以指稱特定區域。然而，此二詞彙的使用並非用以限定這些區域的功能，或將本發明之源極與汲極限制於特定區域。
根據本發明可操作之記憶裝置可包含一半導體層，其具有二個以上的源極/汲極區域而構成複數個記憶胞。可以理解的是，任一源極/汲極區域可作用為相鄰二細胞的源極或汲極，或其可在一細胞之源極區域中作用為汲極、並在其相鄰細胞之汲極區域中作用為源極。舉例來說，請參照第1圖，源極/汲極區域110可作用為源極/汲極區域112與一相鄰記憶胞位於記憶胞100的左側(未示)中之另一源極/汲極區域(未示)的源極，而源極/汲極區域112與其他源極/汲極區域則作用為汲極。相反地，源極/汲極區域110可作用為上述二者的汲極，而源極/汲極區域112與其他源極/汲極區域則作用為源極。或者，舉例來說，在源極/汲極區域112作用為源極時，源極/汲極區域110可做為汲極，並在一鄰近記憶胞位於記憶胞100的左側(未示)之其他源極/汲極區域作用為汲極時，源極/汲極區域110作用為源極。
一般來說，每一該至少二源極/汲極區域係在半導體層的表面底下包含一區域，其摻雜方式係與半導體層的摻雜方式互補。換言之，當使用一p型半導體層時，源極/汲極區域係為n型摻雜，反之亦然。因此，在半導體層包含p型矽的實施例中，該至少二源極/汲極區域會包含n＋摻雜區域，較佳係具有高劑量的n型摻雜。在本發明的更佳實施例中，此n＋型摻雜將包含一種以上離子佈植，其係選自砷、磷、與氮，其中離子佈植的濃度為約1019 /cm3 至1020 /cm3 。因此，在特定較佳實施例中，該至少二源極/汲極區域係包含n型埋藏擴散佈植區域。
每一至少二源極/汲極區域在矽半導體層中的佈植深度，可從半導體層表面向下延伸約30至200奈米，視裝置的技術世代或節點(最小特徵尺寸，例如：130奈米)而定。舉例來說，在本發明之一實施例中，技術世代節點為130奈米，則該至少二源極/汲極區域在半導體層的佈植深度從半導體層的表面開始往下測量可為約100奈米。如在此所使用，源極/汲極區域係位於半導體層表面『之下』，包含摻雜區域所延伸的源極/汲極區域以及半導體層的表面本身。換言之，本發明並未要求任何源極/汲極區域必須完全位於半導體層的表面下。本發明不只可以應用至一習知矽半導體層，並可應用至一絕緣層覆矽(SOI)、薄膜電晶體(TFT)製程、或一垂直電晶體製程。
本發明亦包含記憶陣列之操作，而其包含複數個記憶胞。在本發明記憶陣列的特定實施例中，二個或更多的記憶胞可排列為一列，使得此列二個以上記憶胞兩側的源極/汲極區域會包含連續的埋入擴散位元線。每一位元線包含一連續摻雜區域，而其位於半導體層的表面之下。本發明包含複數個記憶胞的陣列可更包含多種選擇電晶體及/或共同源極線，其係適用於影響多種記憶體類型的陣列操作，包含但不限於反或閘(NOR)及/或反及閘(NAND)型記憶體。
此外，在本發明特定實施例中，相鄰於一個或更多源極/汲極區域(或位元線)且相反型態摻雜的區域，可進行口袋佈植製程以提供口袋佈植區域。舉例來說，當至少二源極/汲極區域係包含n＋摻雜區域時，可利用口袋佈植形成一濃p型摻雜的小區域鄰近於一個或更多源極/汲極區域。因此，本發明之記憶胞可更包含摻雜類型相反的摻雜口袋佈植區域，而其相鄰於一個或更多源極/汲極區域。
依據本發明的任何實施例中，摻雜一區域可以使用任何習知或發展中的離子佈植實施方法。
可依據本發明操作之記憶胞可選擇性地包含一介電材料位於半導體層表面之一個或更多該至少二源極/汲極區域的上方。舉例來說，適合的介電材料包含可以被化學氣相沈積(CVD)法(例如：高密度電漿化學氣相沈積(HDPCVD)、電漿增強化學氣相沈積(PECVD)和低壓化學氣相沈積(LPCVD))沈積之氧化物或其他低介電係數材料。舉例來說，其他合適的低介電係數材料包含：SiLK樹脂(Dow Chemical公司)、polytetrafluoroethylenes(PTFE’s)、biphenyl dianhydride phenylene diamine(BPDA－PDA)、苯環丁烯(BCB)、含氫矽酸鹽類(HSQ)。在本發明的特定實施例中，位於介電材料之上(較佳係位於該至少二源極/汲極區域之半導體表面之上)的介電材料，較佳係為一高密度電漿介電材料或任何其他可以完全填滿微小空間(次微米)而不留下空洞的材料。較佳地，此介電材料包含一高密度電漿氧化物。在本發明的最佳實施例中，此高密度電漿介電材料包含了二氧化矽。
在本發明的特定較佳實施例中，記憶胞可包含一介電材料，或較佳為一高密度電漿介電材料，而其位於每一源極/汲極區域之上的半導體層表面上。在本發明的某些實施例中，一記憶胞可包含一個或更多的層次，例如：位於矽半導體層的表面與介電材料間之一閘極氧化層。一閘極氧化層可以熱成長在半導體層的表面上，且在半導體層包含有矽的特定較佳實施例中，閘極氧化層可包含二氧化矽。
依據本發明的每一對源極/汲極區域係被一通道區域所分離。此通道區域係指半導體層中位於兩個源極/汲極區域之間的部分，而在適當的電壓施加至源極、汲極與閘極時，電荷載子將從一源極/汲極區域遷移至另一源極/汲極區域。因此，舉例來說，請參照第1圖，通道115一般包含半導體層位於源極/汲極區域110與112之間的部分。在此『通道長度』係指從一源極/汲極區域到另一源極/汲極區域之間的通道區域距離。而『通道寬度』係指通道區域中與通道長度垂直的尺寸。
可依據本發明操作之記憶胞包含一下絕緣層。舉例來說，參照第1圖，記憶胞100包含一下絕緣層120位於通道區域115之上。一下絕緣層係大致位於通道區域之上。在此通道區域『之上』係指該下絕緣層的位置係在半導體層之通道區域的表面上，但不必然直接接觸至半導體層的表面。如上所述，依據本發明的記憶胞可包含一層或更多的額外層次於半導體層與下絕緣層之間，例如：一閘極氧化層。
下絕緣層的適合材料可包含任何高或低介電值之介電材料、或是純氧化矽，其可在半導體層與電荷儲存層之間提供電氣絕緣。在下絕緣層材料的選擇上以此層在讀取、程式化、以及抹除操作中，在施加一足夠電場時允許電子和電洞進行穿隧，但並不會捕捉電子或電洞。舉例來說，適當的高介電質介電材料包含如二氧化矽、氧化鉭、氧化鉿、氧化告、鈦酸鍶、鈦酸鍶鋇、氧化鋁、其矽化物以及混合物。下絕緣層較佳係由氧化物所形成，例如：矽氧化物、氧化鋁等。在特定較佳實施例中，下絕緣層可包含一矽氧化物。
下絕緣層的厚度較佳係介於30至120埃之間。而厚度的範圍則取決於技術節點和操作電壓。下絕緣層的厚度較佳係大於30埃，以防止記憶胞經過程式化後(即為電荷被儲存在電荷儲存層之後)，電荷從位於下絕緣層之上的電荷儲存層中散失。因此，下絕緣層係作用為絕緣體，針對電荷載子提供半導體層之通道區域與電荷儲存層之間的障礙。下絕緣層的材料與厚度可以改變，只要在記憶胞的程式化及/或讀取操作過程中，因施加電壓到至少二源極/汲極區域中之一者或更多以及閘極時，除了在施加電壓時所刻意克服絕緣層的屏障作用的情形之外，仍能提供絕緣效果皆可。
可依據本發明操作之記憶胞亦包含一電荷儲存層位於下絕緣層之上。在本說明書中，『在下絕緣層之上』係指在電荷儲存層之上的位置，但不必然是直接與下絕緣層接觸。本發明之記憶胞可包含一層以上的材料層於下絕緣層與電荷儲存層之間。此額外的層次可為一薄膜可作用為穿隧增強或捕捉改善。
電荷儲存層提供了非揮發性記憶胞的可程式化記憶儲存部分。此電荷儲存層係較佳為可以在程式化操作之後有效地捕捉或儲存電荷的材料，程式化操作係指施加一程式化電壓至閘極以及源極/汲極區域之一，以誘使電荷進入電荷儲存層。電荷儲存層之厚度較佳係為約40至150埃。較薄電荷儲存層可能完全無法產生捕捉效果或是具有較低捕捉效能。較厚捕捉層則將需要較高的操作電壓。因此較薄或較厚的捕捉層都不適宜。
依據本發明之一電荷儲存層可包含一浮動閘極材料，例如：多晶矽，或一電荷捕捉材料。在沒有氧化物作為分隔電荷分佈在多晶矽的情況下，多晶矽薄膜層不能在一雙位元/細胞模式中操作。在各個本發明較佳實施例中，電荷儲存層包含了一電荷捕捉材料。適合用於本發明記憶胞中的電荷捕捉材料包含但不限於，氮化矽、氧化鉭、鈦酸鍶、鈦酸鍶鋇、氧化鉿等。一電荷捕捉層亦可包含一層二氧化矽，而其具有二個分離的多晶矽島，選擇性地夾置於二層外的二氧化矽層之間。一電荷捕捉層較佳係由氮化物所形成，例如氮化矽(Si3 N4 )或一氮氧化矽(SiOx Ny )。
本發明中，『電荷捕捉層』係指一材料、一層、或多層結構其可捕捉局部化的電荷，其中局部化係指被捕捉的電荷載子在捕捉材料中幾乎沒有水平移動。電荷捕捉層可為任何可以促進電荷載子捕捉的介電層。因此，為了促進電荷載子的捕捉，電荷捕捉層材料的電子屏障高度會低於夾置此電荷捕捉層的其他層(例如：二層屏障高度較高的材料層夾置一層屏障高度較低的材料層)。舉例來說，在氮化矽電荷捕捉層夾置於二矽氧化物層(例如：二氧化矽下絕緣層與矽氧化物第一介電層)的實施例中，氧化物層的屏障高度約為3.1 eV，而氮化物層的屏障高度約為2.1 eV。因此，一電子井係生成於中間氮化物層。
可依據本發明操作之記憶細胞亦可包含一上絕緣多層結構。本發明之上絕緣多層結構包含一下介電層和一上氮化物層。該上絕緣多層結構係位於該電荷儲存層之上。如同其他層的『之上』一詞彙所指，此處該上絕緣多層結構可以位於電荷儲存層的上表面之上，但不必然直接接觸至電荷儲存層。一層或更多的額外層，例如一額外絕緣層，可以選擇性地位於電荷儲存層與上絕緣多層結構之間。
下介電層與下絕緣層可以包含同樣材料或不同材料。下介電層可包含的適合材料，包含高介電值介電材料，例如矽氧化物、氧化鉭、氧化鉿、氧化鋯、鈦酸鍶、鈦酸鍶鋇、氧化鋁、其矽化物與混合物。較佳地，下介電層包含一矽氧化物，且更佳為二氧化矽。較佳地，第二介電層包含一矽氧化物，且更佳為二氧化矽。更佳地，下絕緣層與下介電層均包含一矽氧化物，且較佳地，二者均包含二氧化矽。
下介電層的厚度可以介於約10至約40埃，且較佳為約18至25埃，而最佳為約25埃。此層的厚度對於保存電子和電洞以及此層在操作上的可靠性係非常重要。
上絕緣多層結構包含一上氮化物層。該氮化物層較佳包含一氮化矽以及更佳Si3 N4 。上氮化物層可具有厚度約在10至100埃之間，更佳厚度約在40至70埃之間，而最佳厚度在70埃。本層之厚度對於電洞穿隧本層係非常重要。
許多可以用於下絕緣層與下介電層的材料係相同的，且二層可較佳包含一氧化物，更佳為氧化矽。然而，該***的電荷捕捉層必須包含一不同的介電材料(具有較低的屏障高度)以生成『捕捉』區域。
不同的絕緣、介電、與電荷捕捉層可以藉由任何習知的適合技術或發展中的技術以形成或沈積此等材料。舉例來說，當一層包含一氧化物時，該氧化物層可以經由氧化技術所形成，包含但不限於熱氧化、化學氣相沈積(CVD)、低壓化學氣相沈積(LPCVD)、電漿增強化學氣相沈積(PECVD)、或高密度電漿化學氣相沈積(HDPCVD)。適合用以沈積氮化物層的製程包含但不限於，氮化、化學氣相沈積以及電漿氮化。
在本發明的特定較佳實施例中，下絕緣層包含一氧化物，電荷捕捉層包含一氮化物，以及下介電層包含一氧化物。更佳的是，這些層次分別包含了二氧化矽、氮化矽、以及二氧化矽。如下所述，較佳地，第一介電層與第二介電層分別包含一氧化物，且更佳為二氧化矽。
在特定較佳實施例中，下絕緣層、電荷捕捉層、以及下介電層分別包含二氧化矽、Si3 N4 、二氧化矽的實施例中，二氧化矽層中一層或兩層可為矽豐二氧化矽層。二氧化矽層中一層或兩層亦可為氧豐二氧化矽層。二氧化矽層中一層或兩層可由熱成長或沈積氧化物所構成。二氧化矽層中一層或兩層可為氮氧化物層。此氮化物可為矽豐氮化矽層或含氧之氮化矽。此氮化物亦可為氮豐氮化矽層。
一般來說，每一下絕緣層、電荷儲存層、以及上絕緣多層結構的長度與寬度，可以對應於通道長度與通道寬度。換言之，每一層可與該至少二源極/汲極區域約等寬，且長度係等於分離該至少二源極/汲極區域的通道長度。
依據本發明之記憶胞亦包含一閘極位於上絕緣多層結構之上。在此『位於上絕緣多層結構之上』係指空間上來說，閘極係位於上絕緣多層結構的上表面上、而不必然直接接觸至上絕緣多層結構的上表面。因此，本發明記憶胞中的閘極可以直接位於上絕緣多層結構的上氮化物層之上，或者閘極可以被額外材料而與上絕緣多層結構分離，而此額外材料，例如：一額外的絕緣材料。較佳地，一閘極係直接位於上絕緣多層結構的上氮化物層之上。
依據本發明之閘極可包含任何導電材料。本發明之閘極較佳係包含一多晶矽層，其可為n型或p型摻雜，且金屬矽化物層係位於多晶矽層之上。多晶矽閘極層的厚度係較佳為約30奈米至約200奈米之間。在本發明特定更佳實施例中，此多晶矽係為p型摻雜。本發明較佳實施例的金屬矽化物閘極層可包含一金屬矽化物材料，其係選自矽化鎢、矽化鈦、矽化鈷、以及矽化鎳。
閘極材料層可藉由任何適合沈積一金屬、含金屬材料、多晶矽、或其他導電材料的製程所形成。金屬可以利用習知或發展中的金屬化製程所形成。含金屬材料如金屬矽化物等，可以藉由如濺鍍或化學氣相沈積等方式而沈積。化學氣相沈積製程較佳係用以形成金屬矽化物。多晶矽材料可以利用任何習知或發展中的製程而形成，例如一使用SiH4 或二氯－SiH4 的化學氣相沈積製程，且多晶矽可以在沈積製程中或沈積於半導體層之上後再進行摻雜。
本發明亦包含用以操作利用上述任一實施例所形成之記憶胞之方法。本發明的方法包含施加一正電壓至本發明記憶胞的閘極，其中該正電壓足以使電洞從閘極穿隧至電荷儲存層。本發明之方法包含施加正電壓至閘極，以抹除及/或重置記憶胞與陣列。
適合施加於本發明較佳實施例之記憶胞之閘極的正電壓，可介於約10至約15伏特，較佳係施加11伏特。一般來說，施加一正電壓至記憶胞之閘極、維持一段時間，以將細胞之臨界電壓減低至其抹除狀態。依據本發明較佳實施例對於一般的氮化物唯讀記憶體，當正電壓係為約10至約15伏特時，適當的抹除時間可為約100至約400毫秒。
依據本發明之記憶胞可以經由多種熱電子方法而進行程式化，例如包含通道熱電子(CHE)操作。其他適合的程式化方法，包含富勒－諾德罕穿隧。較佳使用正電壓程式化。依據本發明之記憶胞可以由正向或逆向方式進行讀取。對於雙位元/細胞操作來說，係使用逆向讀取以區別被捕捉的位元。
本發明之記憶胞可以利用一皆為正電壓的系統而完整地操作(程式化/讀取/抹除)。舉例來說，如表1所示，本發明一較佳實施例的細胞係具有一NPN接面結構，其中下絕緣層與下介電層係包含二氧化矽、電荷捕捉層與上氮化物層包含氮化矽，而閘極包含p摻雜多晶矽，而每一程式化、抹除與讀取操作可以在所有外加電壓皆為正電壓的情況下進行。
第2圖顯示參考表1上述記憶胞之模擬帶能量圖，Tox/SiN介面電荷密度在初始狀態和經過多次循環後皆可升高達到一8.0x1012 /cm2 之等級。該記憶胞在初始狀態和經過多次循環後，仍可允許閘極注射電洞穿隧，而防止電子由半導體層注射。
第3圖顯示參考表1上述記憶胞之平帶電壓與時間的關係圖，其係在抹除操作時施加一11至16伏特之正電壓至閘極。如第3圖所顯示該平帶電壓由2.25伏特降低至0.2伏特，而這代表電洞成功地由閘極穿隧。第3圖之數據係由記憶胞抹除操作而得，而該記憶胞下絕緣層之厚度係為50埃、電荷捕捉層之厚度係為70埃、下介電層之厚度係為18埃、上氮化物層之厚度係為70埃。
吾人所了解的是熟習本項技藝之人士可參照上述所揭露而不偏離本項發明概念之實施例加以據以實施。因此，可理解的是本發明不僅限於所揭露之特定實施例，但更包含在本發明由專利申請範圍所定義之精神與範疇之修改。
100．．．記憶胞
101．．．半導體層
110、112．．．源極/汲極區域
115．．．通道區域
120．．．下絕緣層
130．．．電荷儲存層
140．．．上絕緣多層結構
142．．．下介電層
144．．．上氮化物層
150．．．閘極
以下係詳細說明本發明之結構與方法。本發明內容說明章節目的並非在於定義本發明。本發明係由申請專利範圍所定義。舉凡本發明之實施例、特徵、目的及優點等將可透過下列說明申請專利範圍及所附圖式獲得充分瞭解。
第1圖係依據本發明實施例之記憶胞的剖面結構代表圖。
第2圖係依據本發明實施例之記憶胞在正電壓下操作之模擬抹除帶能量圖。
第3圖係依據本發明實施例之記憶胞操作時之平帶電壓圖。
100．．．記憶胞
101．．．半導體層
110、112．．．源極/汲極區域
115．．．通道區域
120．．．下絕緣層
130．．．電荷儲存層
140．．．上絕緣多層結構
142．．．下介電層
144．．．上氮化物層
150．．．閘極

Claims (28)

  1. 一種抹除一記憶胞之方法，包含：(a)提供一記憶胞，而其包含：(i)一半導體層；(ii)一下絕緣層位於該通道區域之上方；(iii)一電荷儲存層位於該下絕緣層之上方；(iv)一上絕緣多層結構位於該電荷儲存層之上方，其中該上絕緣多層結構包含一下介電層以及一上氮化物層位於該下介電層之上方；以及(v)一閘極位於該上絕緣多層結構之上方；以及(b)對該閘極施加一正電壓，而該正電壓足以造成由該閘極朝向該電荷儲存層之電洞穿隧；其中該下介電層包含一具有約18埃至25埃厚度之一氧化矽，以及其中該上氮化物層包含一具有約40埃至70埃厚度之一氮化矽。
  2. 如申請專利範圍第1項所述之方法，其中該記憶胞更包含一半導體基板，而該半導體基板係絕緣層覆矽、矽、介電質、或載體中之一。
  3. 如申請專利範圍第2項所述之方法，其中該半導體基板係碳化矽、玻璃或藍寶石之一。
  4. 如申請專利範圍第1項所述之方法，其中該半導體層具有至少靠近該半導體層表面被一通道區域所分離之二源極/汲極區域。
  5. 如申請專利範圍第1項所述之方法，其中該半導體層包含經p摻雜之矽，且其中該至少二源極/汲極區域之每一者係包含一n摻雜之埋藏擴散佈植區域。
  6. 如申請專利範圍第1項所述之方法，其中該下絕緣層係包含一氧化物。
  7. 如申請專利範圍第6項所述之方法，其中該下絕緣層具有一約30埃至120埃之厚度。
  8. 如申請專利範圍第1項所述之方法，其中該電荷儲存層包含一氮化物。
  9. 如申請專利範圍第1項所述之方法，其中該電荷儲存層包含一氮化矽。
  10. 如申請專利範圍第9項所述之方法，其中該電荷儲存層具有一約40埃至150埃之厚度。
  11. 如申請專利範圍第1項所述之方法，其中該下介電層具有一約18埃至25埃之厚度。
  12. 如申請專利範圍第1項所述之方法，其中該下介電層包含一 氧化矽。
  13. 如申請專利範圍第1項所述之方法，其中該下介電層包含一具有約18埃至25埃厚度之一氧化矽。
  14. 如申請專利範圍第1項所述之方法，其中該上氮化物層具有一約40埃至70埃之厚度。
  15. 如申請專利範圍第1項所述之方法，其中該上氮化物層包含一氮化矽。
  16. 如申請專利範圍第1項所述之方法，其中該上氮化物層包含一具有約40埃至70埃厚度之一氮化矽。
  17. 如申請專利範圍第1項所述之方法，其中該閘極包含p摻雜多晶矽。
  18. 如申請專利範圍第17項所述之方法，其中該閘極包含p摻雜多晶矽。
  19. 如申請專利範圍第1項所述之方法，其中該正電壓係約11至16伏特。
  20. 如申請專利範圍第1項所述之方法，其中係施加該正電壓一介於約50毫秒至1秒間之時間長度。
  21. 一種程式化如申請專利範圍第1項所述之記憶胞的方法，包含：對該閘極施加一正電壓，而該正電壓足以造成由該半導體層朝向該電荷儲存層之電子穿隧；其中該下介電層包含一具有約18埃至25埃厚度之一氧化矽，以及其中該上氮化物層包含一具有約40埃至70埃厚度之一氮化矽。
  22. 如申請專利範圍第21項所述之方法，其中該半導體層具有至少靠近該半導體層表面被一通道區域所分離之二源極/汲極區域。
  23. 如申請專利範圍第21項所述之方法，其中係施加該正電壓一介於約1至50微秒間之時間長度。
  24. 如申請專利範圍第21項所述之方法，其中該正電壓係約7至11伏特。
  25. 一種讀取如申請專利範圍第1項所述之記憶胞的方法，包含：對該閘極施加一正電壓來感測一電流，以及決定該記憶胞狀態；其中該下介電層包含一具有約18埃至25埃厚度之一氧化矽，以及其中該上氮化物層包含一具有約40埃至70埃厚度之一氮化矽。
  26. 如申請專利範圍第25項所述之方法，其中該半導體層具有至少靠近該半導體層表面被一通道區域所分離之二源極/汲極區域。
  27. 如申請專利範圍第25項所述之方法，其中該正電壓係約2至5伏特。
  28. 一種操作一記憶胞之方法，包含：(a)提供一記憶胞，而其包含：(i)一半導體層；(ii)一下絕緣層位於該通道區域之上方；(iii)一電荷儲存層位於該下絕緣層之上方；(iv)一上絕緣多層結構位於該電荷儲存層之上方，其中該上絕緣多層結構包含一下介電層以及一上氮化物層位於該下介電層之上方；以及(v)一閘極位於該上絕緣多層結構之上方；以及(b)對該閘極施加一正電壓，當該正電壓係約為11至16伏特時，造成由該閘極朝向該電荷儲存層之電洞穿隧，使得該記憶胞被抹除；當該正電壓係約為7至11伏特時，造成由該半導體層朝向該電荷儲存層之電子穿隧，使得該記憶胞被程式化；當該正電壓係約為2至5伏特時，該記憶胞被讀取。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8022466B2 (en) * 2006-10-27 2011-09-20 Macronix International Co., Ltd. Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
US8514622B2 (en) 2007-11-29 2013-08-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
US7760548B2 (en) 2006-11-29 2010-07-20 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US9391079B2 (en) 2007-11-29 2016-07-12 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US9601493B2 (en) 2006-11-29 2017-03-21 Zeno Semiconductor, Inc Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US8194451B2 (en) * 2007-11-29 2012-06-05 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US8077536B2 (en) 2008-08-05 2011-12-13 Zeno Semiconductor, Inc. Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle
US8547756B2 (en) 2010-10-04 2013-10-01 Zeno Semiconductor, Inc. Semiconductor memory device having an electrically floating body transistor
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8643124B2 (en) 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8614124B2 (en) * 2007-05-25 2013-12-24 Cypress Semiconductor Corporation SONOS ONO stack scaling
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20120168853A1 (en) * 2007-06-22 2012-07-05 Hua Ji Semiconductor non-volatile memory device
US7737488B2 (en) 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
US7816727B2 (en) * 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
US7847338B2 (en) 2007-10-24 2010-12-07 Yuniarto Widjaja Semiconductor memory having both volatile and non-volatile functionality and method of operating
US8130548B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US8130547B2 (en) 2007-11-29 2012-03-06 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8264875B2 (en) 2010-10-04 2012-09-11 Zeno Semiconducor, Inc. Semiconductor memory device having an electrically floating body transistor
US8174886B2 (en) 2007-11-29 2012-05-08 Zeno Semiconductor, Inc. Semiconductor memory having electrically floating body transistor
US10403361B2 (en) 2007-11-29 2019-09-03 Zeno Semiconductor, Inc. Memory cells, memory cell arrays, methods of using and methods of making
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
US8014200B2 (en) * 2008-04-08 2011-09-06 Zeno Semiconductor, Inc. Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating
US7981742B2 (en) * 2008-07-02 2011-07-19 Macronic International Co., Ltd. Semiconductor device, data element thereof and method of fabricating the same
USRE47381E1 (en) 2008-09-03 2019-05-07 Zeno Semiconductor, Inc. Forming semiconductor cells with regions of varying conductivity
WO2016176248A1 (en) 2015-04-29 2016-11-03 Zeno Semiconductor, Inc. A mosfet and memory cell having improved drain current through back bias application
US11908899B2 (en) 2009-02-20 2024-02-20 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8487655B1 (en) 2009-05-05 2013-07-16 Cypress Semiconductor Corporation Combined analog architecture and functionality in a mixed-signal array
US8179161B1 (en) 2009-05-05 2012-05-15 Cypress Semiconductor Corporation Programmable input/output circuit
US9612987B2 (en) 2009-05-09 2017-04-04 Cypress Semiconductor Corporation Dynamically reconfigurable analog routing circuits and methods for system on a chip
CN107293322B (zh) 2010-02-07 2021-09-21 芝诺半导体有限公司 含导通浮体晶体管、并具有永久性和非永久性功能的半导体存储元件及操作方法
US9922981B2 (en) 2010-03-02 2018-03-20 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10461084B2 (en) 2010-03-02 2019-10-29 Zeno Semiconductor, Inc. Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making
US10340276B2 (en) 2010-03-02 2019-07-02 Zeno Semiconductor, Inc. Method of maintaining the state of semiconductor memory having electrically floating body transistor
US8582359B2 (en) 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US9025358B2 (en) 2011-10-13 2015-05-05 Zeno Semiconductor Inc Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
EP2815402B1 (en) 2012-02-16 2020-11-25 Zeno Semiconductor , Inc. Memory cell comprising first and second transistors and methods of operating
CN102769032B (zh) * 2012-07-04 2015-04-08 上海华力微电子有限公司 一种具有低操作电压的nrom结构器件
US9208880B2 (en) 2013-01-14 2015-12-08 Zeno Semiconductor, Inc. Content addressable memory device having electrically floating body transistor
TWI473164B (zh) * 2013-02-22 2015-02-11 Ritedia Corp 介電材料及使用其之電晶體裝置
US9029922B2 (en) 2013-03-09 2015-05-12 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
US9275723B2 (en) 2013-04-10 2016-03-01 Zeno Semiconductor, Inc. Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers
US9368625B2 (en) 2013-05-01 2016-06-14 Zeno Semiconductor, Inc. NAND string utilizing floating body memory cell
US9281022B2 (en) 2013-07-10 2016-03-08 Zeno Semiconductor, Inc. Systems and methods for reducing standby power in floating body memory devices
US9548119B2 (en) 2014-01-15 2017-01-17 Zeno Semiconductor, Inc Memory device comprising an electrically floating body transistor
US9496053B2 (en) 2014-08-15 2016-11-15 Zeno Semiconductor, Inc. Memory device comprising electrically floating body transistor
KR20160072706A (ko) * 2014-12-15 2016-06-23 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US10553683B2 (en) 2015-04-29 2020-02-04 Zeno Semiconductor, Inc. MOSFET and memory cell having improved drain current through back bias application
CN114095996A (zh) 2015-05-15 2022-02-25 北京三星通信技术研究有限公司 一种上行功率的分配方法和用户设备
US10079301B2 (en) 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
WO2019204525A1 (en) 2018-04-18 2019-10-24 Zeno Semiconductor, Inc. A memory device comprising an electrically floating body transistor
US11600663B2 (en) 2019-01-11 2023-03-07 Zeno Semiconductor, Inc. Memory cell and memory array select transistor
US11239415B2 (en) * 2019-04-18 2022-02-01 Nanya Technology Corporation Memory device and fabrication method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200644172A (en) * 2005-05-17 2006-12-16 Micron Technology Inc A novel low power non-volatile memory and gate stack

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173766A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory cell
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
KR100395762B1 (ko) * 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
US20040152260A1 (en) * 2001-09-07 2004-08-05 Peter Rabkin Non-volatile memory cell with non-uniform surface floating gate and control gate
US6440797B1 (en) * 2001-09-28 2002-08-27 Advanced Micro Devices, Inc. Nitride barrier layer for protection of ONO structure from top oxide loss in a fabrication of SONOS flash memory
US20030089935A1 (en) * 2001-11-13 2003-05-15 Macronix International Co., Ltd. Non-volatile semiconductor memory device with multi-layer gate insulating structure
KR100426483B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 제조 방법
KR100400325B1 (ko) * 2001-12-31 2003-10-01 주식회사 하이닉스반도체 수직형 트랜지스터 및 그 제조 방법
US6624028B1 (en) * 2002-03-04 2003-09-23 Megawin Technology Co., Ltd. Method of fabricating poly spacer gate structure
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
KR100446632B1 (ko) * 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6885590B1 (en) * 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
WO2006031641A2 (en) * 2004-09-10 2006-03-23 Cree, Inc. Method of manufacturing carrier wafer and resulting carrier wafer structures
US7279740B2 (en) * 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7576386B2 (en) * 2005-08-04 2009-08-18 Macronix International Co., Ltd. Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer
TWI300931B (en) * 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
US20070297244A1 (en) * 2006-06-21 2007-12-27 Macronix International Co., Ltd. Top Dielectric Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200644172A (en) * 2005-05-17 2006-12-16 Micron Technology Inc A novel low power non-volatile memory and gate stack

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TW200830540A (en) 2008-07-16
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