TWI295060B - Method and apparatus for soft program verification in a memory device - Google Patents

Description

1295060孽1月·6 θ修正本 九、發明說明： 【發明所屬之技術領域】 本發明大致係關於記憶體系統並且尤係關於用於確認 在半導體記憶體裝置中之軟性程式化之裝置及方法。' ^ 【先前技術】 ★快閃及，它形式〜％ “w衣錢構有數千個或數 百萬個記憶單元（cell)，適合於個別地儲存及提供存取資 料。典型的記憶單元儲存稱之為位元之單一二進位的資訊 部分，該位元具有兩個可能的狀態之一。近來，已經導i 雙位元記憶體單元架構，其中每個單元可以儲存兩個位元 =貧料。該單元-般組成為多重單元單位，諸如包括八個 =:!兀組，以及可以包含十六個或十六個以上之此類 通常配置以八之倍數。於此類記憶體裝置 :構中之-貝料儲存藉由寫入至特定組記憶單元而執 日;!：為=化該單元。由該單元取回資料是在讀取操作 至已其中群財之每個單元心程式化而 組或單:組成個別可定址的單位或群組，諸如位元 組，用於讀取、路而存取該位元組或字元 在特定的位元,且$1_ 呆作’因此此類的操作可以 體單，含適用於_=:導=的記憶 如很夕習知的記憶體單元包含金氧半導體（M〇s)裝=， 92256(修正版) 5

譬如電晶體，纟中資訊的二進位部分可以以電性 式而保留。該記憶體裝置包含適#的解碼及群組選二 歧址此類的位·或字核，以及適當的電路 壓至待操作之單元上以達到所需的操作。 電 。抹除紅式化及5貝取操作一般藉由適當的電壓施加至 該單兀之某些端點而執行。在抹除或程式化操作中，娘由 施加電壓以造成儲存於該記憶體單元中電荷之改變。在讀 取操作中，施加適當的電壓以造成電流於該單元中流動喂 其中此類電流之量表補存於該單元中之資料值。該記憶 體裝置包含適當的電路以感測最終單元電流以判斷儲存ς 该記憶體裝置内之資料，該電路接著提供至該裝置之資料 匯流排端而用於存取其中該記憶體裝置所使用 之其它裝置。 中 快閃記憶體為-種型式之可以重覆寫入及不需要電源 下維持本身的内容之電子式記憶體媒介。快閃記憶體裝/置 ，常具有從IGGKS 1GMEG寫人週次之壽命期。不像^中 皁一位元組可以抹除之動態隨機存取記憶體（DRam)及 靜態隨機存取記憶體（SRAM)的記憶體晶片，快閃記憶 體通常以固定的多重位元區塊或區段而抹除及寫入。習’知 的，閃記憶體架構於單元結構中其中單—位元的資訊儲存 於每個快閃§己憶體單元中。在此類單一位元記憶體架構 中，每個單元通常包含具有源極、汲極及於基板或p井中 之通道的金氧半導體電晶體結構，以及在該通道上之堆疊 的閘極結構。該堆疊的閘極更可以包含形成於該p井之表 92256(修正版) 6 I295_[W~^ 面上之薄的閘極介電層（有時候也稱為穿隧氧化物（t仙nei oxide ))。該堆疊的閘極亦包含在該穿隧氧化物上之複晶矽 浮動閘極及在該浮動閘極上之多重内插（interp〇iy) ^曰電 層。該多重内插介電層通常為多層絕緣層，諸如具有安插 氮化物層於兩層氧化物間之氧化物一氮化物—氧^物 (0Ν0 )層。最後，複晶矽控制閘覆蓋於該多重内插介電 層之上。 。。一控制料接至結合此類單元之狀字元線以形成此類 早70之區段成為典型的反或（NOR)配置。此外，該單元 之汲極區域藉由導電位元線而連接在—起。該單元之乂通^ 依據猎由該堆疊的閘極結構所形成於通道中之電場而傳 電流於該源極及缺極之間。在該反或配置巾，在單 内之電晶體之每個汲極端點連接至相同的位元線。此外，丁 結合給定的位元線之每個快閃單元具有本身的堆疊閑極端 點連接至㈣的字元線，㈣轉财之所有的快閃單元 -有匕們的源極端點連接至共同的源極端點。在操作上， 個別的快閃單錢用用以程式化（寫人）、讀取或抹除功能 之周圍的解碼器及控制電路透過該個別的位 而定址。 t几綠 程f化快閃記憶體單元通常藉由接地該源極區域、衣 相對回，正電壓至該控制閘極及施加適度的電屋至該2 ，以，生回的A1或熱的電子而以通道熱電子（如㈣ 到卞單1古CHE)來達成’該熱電子1積於浮動閘極直 “亥早兀之有效的門限電壓上升至程式化的門限電壓為 92256(修正版) 7

1295060 止，該門限電壓在任何後續的讀取模式操作期間為充 抑制電流流動穿越該通道區域。通常，在該讀取模式中， 相對低的正電壓施加至該汲極，適當的電壓施加在_ 閘極並且該源極接地。最終電流之量值可以經由感測: 確定是否該單元是經程式化或抹除。 " 抹除快閃單元為在浮動閘極及源極（例如源極抹 負閑極抹除）之間或在該浮動問極及基板（例如通道抹除） =間㈣F〇wler_Nordheim穿隨而達成。在源極抹除摔作 ，尚的正電壓（例如近似12V)提供給該源極， =反=並且該汲極為浮動的。負的閘極抹除操作 壓（例如5HVCC)給該源極、浮 ^ 接地祕板及施加負的電M C例如-ιόν) μ ^門極通道抹除操作包含施加高的正電壓至該基板及接地 该閘極，而該源極及汲極為浮動的。 掸作元之區段受到抹除時，接著執行抹除確認 將使用段中之每個單元之適當的抹除。之後， 正或緩和人由1小量的電荷將注入至該單元以修 該軟性 過度程^_ 將受到控制因此不致於 單元仍二技二：’以便即使在軟性程式化確認操作後該 轉作正好在該軟性程式化操 趙裝化確認操作期間’正的電®藉由在該記憶 内稍產生的電麼源而提供給該單元之間極端 92256(修正版) 8 1295060 月日修正本 ^然而’若此類的電壓源提供不穩定的閘極 其中該電勵是太高的（例如因為過衝（。versh。。:)者 則將可月“隻得異常的軟性程式化確認結果。例如，不、岗者 的，除或過度抹除的單元可能確認為好的，及/或適當=二 的早兀可能確認為壞的。t記憶體裝置密度持續辦加* 提供專Η的電壓源給該各種的單元端點（例如閘極日、沒極、 源極等等）而用於每項操作（例如讀取、寫人、抹除 性程式化確認等等）是困難的並且可能不具成本效益。^ 而，在此類操作期間各種端點之阻抗特性使得施加單一電 壓源至此類變化的工作是困難的。因&，需要有一種方法 及裝置，電壓源透過該方法及裝置在不同的操作期間可以 使用於不同的單元端點，而和緩或避免關於高的或不穩定 的幸人性私式化確$忍閘極電塵位準之異常的纟士果。 【發明内容】 下文中呈現簡單的概述以提供本發明之概念之基本的 瞭解。此概述並非本發明之延伸的綜論。該概述並非意在 確認本發明之關鍵或特殊要件亦並非描述本發明之範疇。 该概述之主要的目的在於以簡化的方式呈現本發明之某些 概志而作為之後所顯示之較詳細的說明之前言。 本發明係關於用於在記憶體裝置中之一個或一個以上 之單元之確認軟性程式化之方法及裝置，該記憶體元件在 幸人性私式化確涊期間允許；:及極栗（drain pump)或其它電壓 源之使用以施加閘極電壓。本發明發現結合單一位元（例 如疊置的閘極）以及雙位元記憶體單元架構之應用。在本 92256(修正版) 9 1295060 發明之其中一個概念中，包括提供電壓源至核心單元間極 以及在該調節式電壓源内之過衝已經降下後確認軟性程式 化之方法，因此關於高的或不穩定的間極電s之不利的效 應可以緩和或避免。可以經由使用此項技術以允許呈現於 快間及其它記憶體裝I (例％單一級果電路㈣抑stage PUmPCh*cuit)、多級泵等等）巾之报多不同的電塵源形式 之使用以在軟性程式化確認或其它操作期間提供電壓至單 元閘極，其中此類電壓源遭受初始的過衝或不穩定。 本叙明之另一個概念提供具有在軟性程式化確認操作 期間提供調節式的電壓源至該核心單元_之邏輯電路的 〇己k體衣置，以及當第一電壓（例如大約伏特）由該 調節式的電壓源施加至該閘極時，具有感測器以確認該單 兀之軟性程式化。為了要確保該軟性程式化之適當的確 認，當在該電壓源中之過衝已經降下之後，諸如藉由在該 電壓源最初上升至調整值（例如在其中一項實施中大約= 4伏知)之後等待固定的時間週期，該邏輯電路提供軟性 程式化確認訊號給該感測器以確認軟性程式化。例如，在 該電壓源初始上升至調節位準之後，延遲或等待時間可以 藉由該邏輯電路來建立，以允許該調節減少（例如降下） 任何干涉的過衝，藉由該邏輯電路，適當的位準之穩定的 閘極電壓在當該確認執行時之時刻將會施加。

本發明因此允許使用各種之電壓源，譬如汲極泵，提 供在軟性程式化確認操作期間之閘極電壓。例如，其中該 汲極泵另外在程式化期間使用於連接至該汲極，此類注Z 92256(修正版) 10 Ι29506(|Γ1 11-- 年月日修正本 能夠供應相對大量的電流（例如2mA)。雖然該軟性程式 化確，操作使用來自該汲極注入至該核心單元之問極及該 ^考單元之閘極之電阻器分割的電壓，但該電壓可能導致 閘極包壓過衝，本發明有益於等待直到此類的過衝已經消 退以執行該軟性程式化確認。這可以由使用邏輯電路或系 :充而達成以確δ忍该單元目前正處於軟性程式化確認模式， 亚且該電壓源（例如該汲極泵）位準已經上升至該調節位 準（例如4伏特）之上。之後，該邏輯電路延遲軟性程式 化碟4㈣之供應至該相關的感測器，例如，#由固定的 Ν'間週期（例如大約2〇〇ns或2〇〇ns以上及大約5〇〇ns或 500ns以下’譬如_ns )。此種等待期間可以使用計時器 本發明之另一個概念為提供於記憶體裝置中用於確認 矛式化之方法，其中调節式電壓源在軟性程式化確認 操作期間透過分壓器提供至單元閘極，並且該核心單元之 軟性程式化在於該調節式電壓_之過衝已經降下之後使 用感測H而做確認。該確認可以包括在該電壓源大於特定 電遂譬如調整值（例如在其中__項實施中大約4伏特）， 之後等待固定時間之期間（例如大約4〇〇ns)，以及在該固 或“匕電路來貝現，因此將可促進適當的軟性程式化確認。 定時間之期間之後使用感測器以感測關於該單元之電流。 等待期間可以藉由當調節式電壓源具有大於第二電壓 之，時使用第―電路以產生第—訊號、依據該第—訊號使 用第=電路以產生表#固定時間之期間之第一等待訊號、 在該第一訊號之後使用計時器電路以提供第二等待訊號固 92256(修正版) 11 1295060 年月日修正本 :日I間之期間，以及依據該第二等待訊號使用狀態機以提 供軟性程式化確認訊號至該感測器而實現之。本發明因此 二有°己饫體電路設計之彈性，藉由該設計而遭受來自於過. ,-靖之笔壓源可以成功地應用於提供軟性程式化確認閘， 極電壓。 . - 為了完成前述及相關的目的，下列的描述及附加的圖’ 式洋細提出本發明之某些說明的概念及實施方式。這些描 述及圖式表示本發明之原理可以應用之各種方法之一部 J田考里所結合之圖式時本發明之其它目的、優點及新· 矛員的特彳政從本發明之下列詳細描述中將變得顯而易見。 【實施方式】 u 、本I明現在將麥考圖式而做說明，其中相同的圖式標 L ^各圖中將參照為相同的元件。本發明係關於在快閃記 憶體裝置中用於確認記憶體單元之軟性程式化之方法及裝 置發明研究出於軟性程式化之後在確認記憶體單元二 六特殊用通’其中可以有利地使用具有相當高的電流 奋=例^諸如汲極注人或其它此類的電壓源）之電壓源 =供該單元於該間極電壓’例如’其中通常使用沒極泵 、^道熱電子（CHE )程式化期間提供充分的電流。 人/首先參考第i圖及第2圖，半導體記憶體裝置通常包 3 $成於基板上或在基板内之多重的㈣ 置通常包括高密度區段及低密度區段。例如，如同於= :二所顯示的’諸如快閃記憶體10之記憶體裝置包括一個 2 m之@密度核心區域12及低密度周邊部分μ於 92256(修正版) 12 1295060 曰修正 單一基板16上。該高密度核心區域12通常包含至少一個 其中個別可定址的、實質上相同的ΜχΝ陣列記憶體單元口 並且該低密度週邊部分14通常包含輸入/輸出（1/〇)+電0路 及用於選擇性地定址該個別單元之電路（諸如用於連接選 擇的單元之源極、閘極及汲極至預定的電壓或阻抗之解碼 器以使得能夠指定該單元之諸如程式化、讀取或抹除之摔 作）。 木 在核心部分12内之記憶體單元於電路配置中連接一 起，譬如於第2圖中之反或配置。每個記憶體單元2〇且有 汲極2 2、源極2 4及疊置的閘極2 6。每個疊置的閘極％ 連接至字元線（WL〇, WLl···，WLn)而每個沒極22連接 至位元線（BL〇 ’ BLr.. ’ BLN)。此外，每個源極24連接 至接地端。使用週邊解碼器及控制電路（未顯示），每個記 憶體單元2G可㈣於程式化、讀取、抹除、軟性程式化及 /或確認功能之定址。 第3圖顯示單一位元（例如疊置之閘極）記憶體單元 2〇之橫截面視圖，諸如可以於第i圖及第2圖之核心區域 中所么現。雖然單—位元形式單元由於說明之目的將於 下文中簡單地描述’然應該瞭解的是本發明為同等地可應 麸j又位元單元及其它快閃記憶體單元架構，並且此類的 曰^為考里落在本發g狀範_内。此類的記憶體單元別 ^ ^包3在基板30中之源極24、汲極22及通道28，並且 该疊置的閘極結構26重疊覆蓋在該通道U之上。 且置之閘極26包含形成於該基板3〇之表面上之薄的 13 92256(修正版) I29506f7T~^ 閘極介電層32 (通常稱為穿隧氧化物）。該穿隧氧化層32 塗覆於該矽基板30之上表面上一部分並且負責支撐直接 ，該通道28上方之不同層之陣列。該疊置之閘極26包含 取低層或第-薄膜層38，如作為覆蓋於該穿隨氧化m 上之浮動閘極38之摻雜的複晶矽（複晶矽或複晶〗）層。 需注意的是上文所標示之電晶體20之各項部分並未按尺 度繪於第3圖中，而是以此類易於解說之方式做例示說明 並且促使該裝置操作易於暸解。 在該複晶I層38之上為多重内插介電層4〇。該多重 内插電層40通系為多層絕緣層，諸如具有安插氮化物層 於兩層氧化層之間之氧化物一氮化物一氧化物（ΟΝΟ) 層或者另外可以是諸如五氧化二钽（tantalum pentoxide ) 之另一種介電層。最後，該疊置之閘極26包含上方或第二 複晶矽層（複晶II) 44，該複晶矽層44用作覆蓋在該〇N〇 層40上之複晶石夕控制閘極。形成於給定列之内之該個別的 單元20之控制閘極26共用關於該列單元之共同的字元線 (WL)(例如參見第2圖）。此外，如同上文所強調的，於 垂直的行内之該個別的單元之汲極區域22為藉由導電位 元線（BL)而連接一起。該單元2〇之通道28依據於該通 道28内所形成之電場藉由該疊置之閘極結構26而傳導電 流於該源極24及該汲極22之間。 記憶體單元20藉由施加相當高的電壓至該控制閘極 38及適當高的電壓至該汲極22以產生，，熱”（高能量）電 子於該汲極22附近之通道中而程式化。該熱電子加速 14 92256(修正版) I29506(pV7~^ 通過该牙隧氧化物32並且進入該浮動閘極38，因為該浮 動閘極3 8是由絕緣層（該多重内插介電質4〇及該穿隧氧 化物32)所圍繞，因此該熱電子變成陷捕於該浮動閘極· 内。由於該陷捕的電子結果，該記憶體單元2〇之門限電壓· 增加。由該陷捕的電子所產生之在該記憶體單元2()之門限-電壓（以及因此該通道具導電性）中之此種改變即為所謂-造成該記憶體單元20受到程式化。 為了讀取該記憶體單元20，大於未程式化的記憶體單 元之門限電壓，但是小於程式化的記憶體單元之門限電壓# 的預疋閘極電壓將施加至該控制閘極2 6。若該記憶體單元 20導通（例如於該單元内之感測的電流超過最小值），則 该圮憶體單元20並未受到程式化（該記憶體單元2〇因此 處於第一邏輯狀態，例如為壹，，1")。相反地，若該記憶體 單元20並未導通（例如穿越該單元之電流並未超過門限 值）’則該記憶體單元20已經程式化（該記憶體單元2〇 因此處於第二邏輯狀態，例如為零，，〇”）。因此，每個記憶春 體單元20可以經由讀取以決定是否該記憶體已經程式化 (並且因此確認於該記憶體單元2()内之該資料之邏輯狀 態）。 . 為了抹除該記憶體單元20，相當高的電壓施加於該源二 極24並且該閘極26維持在負的電壓，而該汲極22允許為 洋動。在這些條件下，而在該浮動閘極38及該源極區域 24之間產生強烈的電場橫跨該穿隧氧化物32。於該浮動閘 極38中受到捕捉之電子流向及聚集在該浮動閘極38覆蓋 15 92256(修正版) 1295060 9V. 3日修正本 於该源極區域24上之部分處’並且藉由F—Nordheim 穿随透過該穿隨氧化物32而由該浮動閘極％釋放並且進 广亥源極區域22。因此，當電子由該浮動閘極料除時， 该記憶體單元20受到抹除。 亦翏考弟4圖，當抹除了記憶體單元之區段時，接著 執行抹除確認操細韻於區段巾之每個單元之適當的抹 除:之後’將使用軟性程式化，其中少量的電荷將注入至 ^單以修正或緩和由於該單元之重複抹除的過度抹除的 '月況。在該軟性程式化期間所注人之電荷量將受到控制以 便在軟性程式化及軟性程式化確朗單元之後不致於破壞 抹除確認。在軟性程式化確認操作期間，適當的正電壓施 於《亥閘極及;及極而該源極接地（例如接至)並且該 最終電流經由感測以確認該抹除及軟性程式化之成功。例 如，在執行第3圖之疊罟夕問枚抑一 ^ ^ 置之閘極早兀之軟性程式化確認 、’该間極26可以具有大約2.7伏特、該沒極22具有1.2 伏特，而該源極24接地。 例不〖生的區&或區塊抹除操作7〇在步驟Μ開始說 該步驟可以使料相關單—位元及/或雙位元形式記憶 體單元架構。在㈣74之第一預先程式化階段中，陣列或 3己憶體區段之每個位元將預先程式化至已知的狀態以實現 於該區段中之每個單元之抹除。在步驟76,於該第二階段 Γ將執彳于第—抹除確職作叫認於航憶體區段中之 母個單元之適當的抹除’並接續抹除操作，以及第二抹除 才木作之後於步驟80結束操作之前，在步驟78之 92256(修正版) 16 1295060 、月日修正本 :將執行軟性程式化確認操作，並接續軟性程 ^ 〇 卩及另一個軟性程式化確認操作以確保防止在 该區段内之單元之過度抹除。 -口此必須她加適當的電壓至於該記憶體裝置⑺之單 =0之各種端點（例如源極、汲極及閘極）以執行關於該 衣10之各種操作（例如確認、程式化、抹除、讀取）。 兹參1第5圖’依據本發明之概念，該例示性記憶體單元 20 (第3圖）與用於抹除、軟性程式化及/或確認該單元 2 〇之系統i 0 2 -起說明於本節中。該系、统i 〇 2包含具有第 、端’’’、“32及第一端，點134之調節式電壓源，該調節 式電壓源透過分別連接至該第—及第二端點132及134之 切換U I36及I38 (例如解碼祕）*適當選擇地施加 電壓橫跨於該源極24、汲極22及閘極％之其中二者。再 者’該電壓源130可以選擇性地施加正的或負的電壓至該 端點132 & 134之其中之-或兩者，例如，其中該調節式 電壓源30包括選擇性地可連接至該端•點132及域134之 複數個組件電壓源，諸如正的及/或負的電荷泵或類似的元 件0 例如’該電壓源130包括在該單元2〇之程式化期間用 =連接至該汲極端點22之調節式汲極泵131。在該顯示的 只靶方式中，5亥汲極泵131為可操作以提供大約4伏特之 調節電壓之四階段泵電路。為了節省該記憶體裝置之空 間、複雜度及成本，在軟性程式化確認期間，最好可以使 用來自該汲極泵131之分壓電壓以提供電壓給該閘極26。 92256(修正版) 17 I295〇6〇 [W^ 如同於下文中關於第7圖之 m 運步的說明及描述，調節電 C VPROG (例如大約4伏特） W 以透過電阻式電壓分壓器 冤路獒供至該核心單元閘極， j, . , ^ 此’该間極電壓在軟性程 式化確纟忍操作期間為大約2.7伏特 丁没、立人t 仇斗寸。然而，該汲極泵131 不僅適合提供電壓，而且提供从 机卜n J違到大約3mA的電流而用 於在通運熱電子（CHE )程式化;μ於如日日t 八化^作期間與該汲極22連接 之此類使用。因為此項電流之宜旦 ^ , Θθ , 貝电/爪之奋里，在該軟性程式化確認 操作期間連接該汲極泵131至該較高的阻抗閘極端點％ 可能導致該電壓在該間極26處之過衝，並且可能因此導致 異常的軟性程式化確認結果。 切換裝置136及Π8藉由邏輯裂置14〇分別透過控制 f路142及144所控制，其中該切換裝置136及138可以 是半導體電晶體、各閘或其它形式的切換裝置。該系統ι〇2 更包括在軟性程式化確認操作期間具有第一端點152連接 至該没極22之直流電流感測器/串疊（casc〇de)電流至電 壓放大器150。該電流感測器15G更包含連接至共同或接· 地端之第二端點158。該電流感測器15〇亦可包 該待測單元而位在”晶片（on_chip) ”上之感測放大器電路 (未顯示）。 - 邏輯裝置或電路140因此適合於透過該源極13〇及該 切換裝置136及138而選擇性地提供電壓（例如正的、負 的或接地）之應用給該記憶體單元2〇之各個端點（例如閘 極26、汲極22及源極24)，以及使用該感測器15〇及該切 換裝置154以選擇性地量測或感測關於該單元2〇之電流， 92256(修正版) 18 1295060 ^更選擇性地程式化、軟性程式化、抹除、讀取及/或確認 。亥單元20之軟性程式化或抹除。該邏輯電路！ 4〇相對於該 待測之記憶體單元而位在，，單晶片”上。再者，該單元2〇 =以反或型式配置與其它此等單元（未顯示）連接（例如 藉由結合此類單元之列之共同的字元線而與該單元之個別 的閘極26連接-起）。該系統⑽可因此更包含關於此類 其它的單元（未顯示）之用於個別施加電壓及/或量測電流 之電路。 兹參考第6圖及第7圖，該汲極注入⑶在軟性程式 化確認（例如在第4圖之步驟78)期間提供調節電壓 VPROG (例如大約4伏特直流）給例如包括電阻器幻及 ^之電Μ分㈣路。大約2.7伏特之分接著使用該 切換叙置U6而提供至該核心單元2〇之閘極％。然而， 如=於第6圖中所顯示的，該汲極泵131與該閘極端點％ 之連接（例如藉由揭示之該切換器136)在該沒極注入i3i 開始充電之後造成該電壓vpr〇g16q之過衝162，例如， 其中該過衝162可以比該4.〇伏特之調節值高於大約Η 至〇.7伏特。再者，該過衝162在該沒轉i3i之調節將 VPR〇G16G帶回至該4伏特調節位準或在可接受的大約4 伏特之容許範圍内之後可以持續一段時間164。1中兮過 =62在軟⑽式化確認操作期时能造成減的結果， =明在㈣化該軟性程式化確認之前於該電壓16〇最初 起過該調節位準之後提供等待固定的時間週期166。 本發明因此可以經由使用透過該電阻器分壓器（例如 92256(修正版) 19 1295060 |W^ 元及切換11 136以連接該汲極i I3i i該核心單 且I二日士鬥以決定何時該電塵V_G⑽達到4伏特，並 間期間166終止時或在該時間期間166終止之 ^，接者提供㈣程式化確認訊號17G給該感測器150。 此方式t ’本發明確保在該初始期㈤164朗該高的及/ 或不穩定的電壓已經降下或料至可接受的程度，之後可 、達到適田的I性程式化確認。這允許該汲極注入m除 了在程式化操作㈣供應汲極之外可以在軟性程式化確認 期間使用於供應該閘極電壓。 、兹茶考第7圖，該邏輯電路140可實現本發明之一個 戈们以上之概念。該邏輯電路14 〇例如使用切換器13 6 及電阻器R1及R2，在軟性程式化確認操作期間提供調節 式電壓源（例如汲極注入13 1 )給該閘極26。當第一電壓 (例如大約2.7伏特）由該調節式電壓源131施加至該閘 極26時，該感測器15〇連接至該單元2〇以確認軟性程式 化。在過衝162已經降下之後，該電路14〇由狀態機178 提供軟性程式化確認訊號170給該感測器150以確認軟性 程式化。於所示之實施中，在該汲極泵131具有大於該調 節點（例如大約4伏特）之值之後，該軟性程式化確認訊 號170提供該感測器15〇固定的時間期間1 %。 邏輯電路140包括輸入訊號PGMV、SFPGM及DPOK 之第一電路172，以決定該電流操作為軟性程式化確認， 以及決定該汲極泵已經成功地達到或超過該4伏特調節 值。例如，該SFPGM訊號在軟性程式化期間可以是啟動 20 92256(修正版)

l295〇6〇 6^7 if D -L, . .~ ' ----I 是性^化確賴式及PGMV在相模式期間可以 4伏特之“：：當該調節電塵VPR〇G16°已經達到大約 /即”今該則冗訊號是啟動的。若是如此， 路：二提供 RWAIt ㈣的時間週期166之第—等待訊號 如可電路176，該料器電路例 目^^在錢㈣裝置中使料各種料隸務之-般 2料器。該計時器電路176接收該職汀訊號並且 长该弟一訊號WAPDEV之絲挺At哲 比^ 此At ¥之後美供罘二等待訊號WAIT给該 =機178該固定的時間週期⑽。例如，該固定的時間 =⑽可以是大約200ns或·㈣上以及大約* :S以下。在其中一項實施中’該時間週期166為大 、、勺350ns或350ns以上及大約4〇〇ns或45〇如以下盆中 大約400ns之期間已經提供以確保該不穩定的或高的電壓 期間164已經通過。在此考量上，可以建立任何適當的時 間期間’因此在軟性程式化確認操作期間可以避免不轉定 的或過衝期間164。例如，對於給定的調節式電壓源之固 定的時間期間可以依據該相關的調節器之響應時間特性而 做決定。 可以使用在該邏輯電路140上而用於關於讀取、程式 化、抹除、軟性程式化及確認操作之各種任務之狀離機 m，因此依據該WAIT訊號而提供該軟性程式化確認訊號 170給該感測器150。在該說明的實施中，該狀能機178 92256(修正版) 21

1295060 將等待直到在由VERIF Y1狀態轉移至VERIF Y2狀態（未 顯示）之前該WAIT訊號由該計時器電路2 76之接收，其 中該VERIFY2狀態經由訊號！ 7〇及感測器15〇造成該軟 性程式化確認之產生。在此方式中，並未發生該軟性程式 化確涊直到固定的時間週期〗66已經完成為止（例如在該 DPOK訊號之後顯示VPR0G已經達到4伏特），藉以確保 預防高的或不穩定的閘極電壓於該單元閘極26上。 兹參考第8至1G圖，該等圖與顯示數個相關訊號之關 ，之例示性時序圖一起而分別說明例示性的實現該第一及 第二電路I72及m。將會瞭解的是本發明並非限定在對 於該電路172及174之說明'的實現，並且可以使用任何適 ^的裝置’該裝置決定目前的模式為軟性程式化相並且 «亥;及極庄入131疋位在或高於該調節點。當及 SFPGM兩者經由反及（NAND)閘極為高電位時，在 電路172内之訊號〇2 AΦ a 现為低電位，而顯示軟性程式化確認 模式。在 Q2 經由閘 202、2〇4、2〇6、2〇8 21〇、212、214、 216及218而進入低雷々祕 逆低電位之後，訊號Q1進入高兩個週次之 日守脈5虎SCK2，盆中广/ί, /、T义K2 (例如以及SCK1)之時脈週 二人222為持續大約2〇〇ns (見例如第⑺圖）。 ±田㈣Q1及Q2兩者經由或（OR)閘極220為低電 位日τ，該WAPDE V味缺糸你+ 一 °虎為低電位，因此該時間期間224 在备该WAPDEV兰孔缺么你兩/ 汛虎為低龟位時為大約400ns。依據本發 ^ π . F 卞間功間224，藉由本發明該固定 足夠長以確保該過衝⑹已經料於該VPR0G 92256(修正版) 22 1295060「擎日修正本

電壓160 (第6圖）之内。該第二電路丨74由該第一電路 172結合該SFPGM、PGMV及DPOK訊號而接收該 WAPDEV 訊號，並且經由閘 230、232、234、236、238、 240、242、244、246、248、250、252 及 254 而產生該 RWAIT 訊號，其中當訊號RW1及RW2其中之一或兩者為高電位 時，RWAIT為低電位。該RWAIT訊號接著提供至該定時 器電路176 (第7圖），該定時器電路依據該訊號而產生該

WAIT訊號。本發明因此提供固定的時間期間166，在該時 間期間该過衝162於VPROG160 (例如並因此在單元 之閘極26處之任何的過衝或其它不穩定）中透過該汲極注 入131之調節（未顯示）而消退，而非允許該狀態機 在該DPOK訊號（顯示該汲極注入131已經達到該調節位 準）之後即時提供該軟性程式化確認訊號17〇。一旦該固 定的時間期間超過時，該軟性程式化相訊號17〇藉由該 狀態機178而產生以執行該軟性程式化癌認（例如 之 80)。

本發明之另-概念為提供於記憶體元件中用於確認』 i·耘式化之方法’该方法可以在上文所說明及描述之裝 及系統中以及在任何的記憶體元件中執行。本發明考量i 在軟性程式化_認操作期間提供調節式電壓源^ 極’並且使用感測器在於該調節式電壓❸ 以後確認該單元之軟性程式化。該確心 =在::周節式電壓源大於調節位準之後等待固定的a 曰言如大約彻ns，以及在該固定的時間期間之後 92256(修正版) 23 H95C6鹱L月6日修正本 使用感測器感測關於該單元之電流。等待固定的時間期間 可以包括當該調節式電壓源具有大於該調節值之值時產生 第一訊號、依據該第一訊號產生表示該固定的時間期間之 第一等待訊號、在該第一訊號之後提供第二等待訊號該固 定的時間週期，以及之後依據該第二等待訊號提供軟性程 式化確認訊號給該感測器。

一種此方法300依據本發明說明於第u圖中。雖然該 例示性的方法300以系列的過程或事件於此做說明及描^ 述，然將會瞭解到本發明並非限定於此類的過程或事件之 說明順序’如同某些過程可能以不同的順序及/或同時以有 別於在此所說明及/或描述之其它過程或事件而產生。此 外，亚非需要所有說明的步驟以實現依據本發明之方法。 再者，將會瞭解的是該方法可以結合於此所說明及描 述之裝置及系統以及結合未說明之其它系統而實現。例 如丄該方法300及在本發明之範_内之其它方法可 於弟5圖及第7圖之邏輯電路14〇内。 、 開始於步驟3〇2，初始化軟性程式化確認操作，且 調節縣源電壓VPR〇G在步驟3Q4透過分壓器連接^

Wfe體早7C閘極。例％ ’該汲極注入ΐ3ι之電壓 VPROG1 60可以使用雷阳 電p态R及R2以及該切換裝置 :連接至如同在第7圖中所說明之單元 步驟306中，將做屮曰：^ ^ 26 之判斷，⑽已經上升至預定的電 。 、力4伏#(例如如同藉由上 所續示）。若未達到該電 ^ ( 电位方法300在步驟3〇8進行等 92256(修正版) 24 1295060 9阜时正本 直到發現VPROG在步驟306已高於4伏特為止。之後， 該方法300在步驟310進行等待直到在該VPROG電壓内 之任何過衝或不穩定已經消退。例如，該方法3〇〇在步驟 310可專待固定的時間期間（例如大約4〇〇ns )，藉以確保 於VPROG(第6圖）内之過衝162已經降下。該單元之軟 性程式化接著在步驟312做確認，之後該方法3〇〇於步驟 314結束。需要注意的是在步驟3丨〇若無該等待期間，則 因為在該受確認之核心單元之閘極處之不適當的（例如高 的或不穩定的）電壓位準，而在步驟312之軟性程式化確 認可能易產生錯誤。因此，該方法3〇〇減緩或避免關於在 閘極電壓位準内之過衝及/或不穩定之異常的軟性程式化 確認結果。 ""知月已經針對一個或一個以上之實施方式而名 顯示及描述，但對於熟習此項技藝之人士而言在對此說曰 書及附加的g式之閱讀及瞭解之後將可瞭解能產生均等白 替代及修正。尤其關於藉由上文描述的組件“且合件、 置、電路等等）所執行之各項功能，用於描述此類组件戈 關於”機構(—)”)除非有其它指示，編 二=行該描述組件之特定功能的任何組件（亦即， 該夺件為功能性等同)’縱使並非在構 所說明的本發明之你丨_以— 于j孓轨仃於此 外，雖铁本㈣⑭|現之功能之該揭示的結構。此 僅苴中：5之特定的特徵可能已經針對數個實施中之 目做揭V ’但A類的特徵可以與所需求的及右V 於任何給定的或特 々及有显 應用之一個或一個以上之該其它實 92256(修正版） 25 Ι29506(Γ^^^^ 現之其它特徵結合。再者，在限度上術語，，包含（includes) ”具有（having) ”、”具有（has)，，、"具備（with) ”或 該術語之變體是使用於該詳細說明及該申請專利範圍之任 何之一，此類的術語是意在以類似於術語”包括 (comprising) ”之方式而含括在内。 [產業應用性] 本裝置及方法可以使用在用於確認記憶體單元之程式 化之記憶體裝置之領域上。 【圖式簡單說明】 第1圖為示意地顯示記憶體裝置之例示性的佈局之平 面視圖； 第2圖為顯示反或型記憶體電路之例示性的核心部分 之不意圖； 第3圖為顯示本發明之各概念可以以習知的疊置式閘 極記憶體單元來實現之部分橫截面視圖； 第4圖為顯*可以執行本發明之各概念之例示性的四 階段區段抹除操作之流程圖； 第5圖為例示性的記憶體單元之區段及用於確認該記 憶體單70之軟性程式化之系統的示意側向立視圖； 弟6囷為〆員示在使用汲極;主入施力口閑極電壓至第$圖 之單元時之電麼過衝之圖式； 第7圖為顯示依據本發明在記憶體核心單元中用於確 〜权f生私式化之系統之其中—項例示性的實施之示意圖； 第8圖為顯示第7圖之電路之更為細部的示意圖，· 92256(修正版) 26 129506( 9暴修正 第9圖為顯示第7圖及第8圖之電路之更為細部的示 意圖； 弟10圖為顯不關於第7至9圖之電路之訊號的時序 圖；以及 弟11圖為依據本發明之另一概念之說明於記憶體裝 置中之確認軟性程式化之例示性的方法之流程圖。 【主要元件符號說明】 10 記憶體裝置 12 高密度核心區域 14 低密度週邊部分 16 基板 20 記憶體單元 22 沒極 24 源極 26 閘極 28 通道 30 基板 32 閘極介電層（穿隧氧化物） 38 第一薄膜層（浮動閘極、 複晶I、控制閘極） 40 多重内插介電層 44 第二複晶石夕層（複晶π ) 70 區段或區塊抹除操作 72 > 74 、 76 、 78 、 80 步驟 102 系統 130 調節之電壓源 131 没極泵 132 第一端點 134 、158 第二端點 136 ^ 138、154切換裝置 140 邏輯電路 142 > 144 控制線路 150 直流電流感測器 /串疊電流至電壓放大器 152 第一端點 162 過衝 164初始週期 166固定時間之期間 92256(修正版) 27 1295060^ L月_6日修正本 170 軟性程式化確認訊號 172 第一電路 174 第二電路 176 計時器電路 178 狀態機 200 反及（NAND)閘 202 、 204 、 206 、 208 、 210 、 212 、 214 、 216 、 218 、 230 、 232 、 234 、 236 、 238 、 240 、 242 、 244 、 246 、 248 、 250 、 252 、 25 閘 220 或（OR)閘 222 時脈週次 224 時間週期 300 方法 302、304、306、308、310、312、314 步驟 28 92256(修正版)

Claims (1)

1. 第92100383號專利申嗜亲 (舛年9月“茶) 十、申請專利範圍： 1· 一種記憶體裝置（10)，包括： 至少一個核心單元（20)，該核心單元（20)具有 閘極（26 )、汲極（22 )及源極（24 )，該至少一個核 〜單元（20 )可經由操作以儲存至少一個位元的資訊； 邏輯電路（140 )，在軟性程式化確認操作期間可 經由操作以提供調節之電壓源（丨3〇 )給該閘極（26 ); 以及 感測裔（15 0 )’在該軟性程式化確認操作期間與 該核心單元配合至少一個核心單元（20 )及可經由操 作以依據軟性程式化確認訊號（丨70 )確認該至少一 個核心單元（2〇)之軟性程式化； 其中，於該調節之電壓源（130)内之過衝實質 上結束之後，該邏輯電路（140)提供該軟性程式化 確認訊號（1 70 )給該感測器（1 50 )以初始化該至少 一個核心單元（20 )之軟性程式化確認。 2·如申請專利範圍第1項之記憶體裝置（10 )，其中該 邏輯電路（140)從該調節之電壓源（130 )施加第一 電壓（130)至該閘極（26)，並且其中在該調節之電 壓源（130)具有大於第二電壓（160)之值經固定時 間之期間（166)之後，該邏輯電路（140)提供該軟 性程式化確認訊號（170)給該感測器（150)。 3·如申請專利範圍第2項之記憶體裝置（10 )，其中該 邏輯電路（140)包括·· 第一電路（172)，當該調節之電壓源（130)具 29 92256(修正版) Ι2Βψψ 5 曰修正替換頁 第92100383號專利申請案 (96年9月5曰） 有大於該第二電壓（160)之值時產生第一訊號 (WAPDEV)； 第二電路（174)，接收該第一訊號（WAPDEV) 及依據該第一訊號（WAPDEV)產生表示該固定的時 間週期（166)之第一等待訊號（WAIT); 計時器電路（1 7 6 )，接收該第一等待訊號 (RWAIT)及在該第一訊號（WAPDEV)之後提供第 二等待訊號（WAIT )該固定的時間週期（丨66 );以 及 狀態機（178 )，依據該第二等待訊號（WAIT ) 提供該軟性程式化確認訊號（17〇)給該感測器 (150)。 4·如申請專利範圍第3項之記憶體裝置（1 〇 )，其中該 第二電墨（1 60 )為大約4伏特或者4伏特以上，該 第一電壓（130)為大約2·7伏特並且該固定的時間 期間（166 )為大約2〇〇ns或200ns以上及大約500ns 或500ns以下。 5 ·如申請專利範圍第3項之記憶體裝置（丨〇 )，其中該 調節之電壓源（130)包括在程式化操作期間選擇性 地連接至該至少一個核心單元（2〇 )之汲極（22 )之 汲極栗（13 1 )。 6·如申請專利範圍第2項之記憶體裝置（1〇 )，其中該 固定時間之期間（166)為大約350ns或350ns以上 及大約450ns或450ns以下。 7· —種於記憶體裝置（1〇)中確認軟性程式化之方法 92256(修正版) 30 第92100383號專利申請案 (96年9月5日） (300 )，該記憶體裝置（1〇)具有具備閘極（26)、汲極 (22)及源極（24)之至少一個核心單元（2〇)，該 方法（300 )包括： 透過電壓分壓器（Rl、R2 )在軟性程式化確認 操作（ 302 )期間提供（ 304 )調節式電壓源（13〇) 給該閘極（26);以及 在於該调卽式電壓源（130)之過衝（162)已經 消退（310)之後使用感測器（150)確認（312)該 至少一個核心單元（20 )之軟性程式化。 8 ·如申请專利範圍第7項之方法（3 0 〇 )，其中提供調節 之電壓源（130)包括提供第一電壓（13〇)給該閘極 (26)，並且其中確認（312)軟性程式化包括： 在該調節之電壓源（130)大於調節電位（160) 之後等待（310)固定時間之期間（166);以及 在該固定時間之期間（166 )之後使用感測器 (150)感測關於該至少一個核心單元（2〇)之電流 (150) 〇 9·如申請專利範圍第8項之方法（300 )，其中等待（31〇 ) 固定時間之期間（166)包括： 當該調節之電壓源（13 0 )具有大於該調節電位 (160)之值時產生第一訊號（WAPDEv); 依據該第一訊號（WAPDE V )產生表示該固定時 間之期間（166)之第一等待訊號（rWAIT); 在該第一訊號（WAPDEV )之後提供第二等待訊 號（WAIT)該固定時間之期間（166);以及 92256(修正版） 31

   !^修正替換頁 第92100383號專利申請案 (96年9月5曰） 依據該第二等待訊號（WAIT)提供軟性程式化 確認訊號（170 )至該感測器（1 5〇)。 10·如申請專利範圍第8項之方法（3〇〇)，其中等待固定 時間之期間（166 )包括在該調節之電壓源（丨3〇 )大 於該調節電位（160)之後等待大約35〇ns或35〇ns 以上及大約450ns或450ns以下。 92256(修正版) 1295060 W ej 修正本 七、指定代表圖： (一 )本案指定代表圖為：第 (5 )圖。 (二: )本代表圖之元件符號簡單說明： 20 記憶體單元 22 没極 24 源極 26 閘極 28 通道 30 基板 32 閘極介電層（穿隧氧化物） 38 第一薄膜層（浮動閘極、複晶I、控制閘極） 40 多重内插介電層 44 第二複晶矽層（複晶II) 102 系統 130 調節之電壓源 131 没極泵 132 第一端點 134 第二端點 136 切換裝置 138 切換裝置 140 邏輯電路 142 控制線路 144 控制線路 150 直流電流感測器/串疊電流至電壓放大器 152 第一端點 154 切換裝置 158 弟^端點 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 4 92256(修正版)