TWI804191B - 半導體記憶裝置 - Google Patents

Abstract

本發明之實施方式提供一種能高速地讀出複數頁資料之半導體記憶裝置。  半導體記憶裝置2包含記憶胞陣列110、控制記憶胞陣列110之動作之定序器41、及接收指令之輸入輸出電路21。當輸入輸出電路21接收到指令RD時，定序器41在與成為讀出對象之頁對應之各個小期間內，切換字元線WL之電壓，藉此使與該小期間對應之頁之資料確定。於各個小期間，定序器41將字元線WL之電壓以歷經用以使對應於該小期間之頁之資料確定所需之全部電壓之方式進行切換，另一方面，不將字元線WL之電壓切換為用以使與對應於該小期間之頁不同之頁之資料確定所需之電壓。

Description

半導體記憶裝置

本發明之實施方式係關於一種半導體記憶裝置。

例如NAND(Not And，反及)型快閃記憶體等半導體記憶裝置具備複數個記憶資料之記憶胞電晶體。複數個記憶胞電晶體中記憶之1位元資料之集合稱作「頁」。近年來，一般會使各個記憶胞電晶體記憶由複數個位元構成之資料。即，一般會向記憶胞電晶體中記憶由複數頁構成之資料。

根據所揭示之實施方式，提供一種能高速地讀出複數頁資料之半導體記憶裝置。

實施方式之半導體記憶裝置包含：記憶胞陣列，其包含複數個記憶胞電晶體；字元線，其與記憶胞電晶體之閘極相連；控制電路，其控制記憶胞陣列之動作；及輸入電路，其接收指令。當輸入電路接收到指示自記憶胞電晶體連續地讀出複數頁資料之動作的指令時，控制電路在與成為讀出對象之頁對應之各個小期間內，切換字元線之電壓，藉此使與該小期間對應之頁之資料確定。於各個小期間，控制電路將字元線之電壓以歷經用以使對應於該小期間之頁之資料確定所需之全部電壓之方式進行切換，另一方面，不將字元線之電壓切換為用以使與對應於該小期間之頁不同之頁之資料確定所需之電壓。

以下，參照圖式，對本實施方式進行說明。為了使說明容易理解，各圖式中對同一構成要素儘量標註相同符號，並省略重複說明。

對第1實施方式進行說明。本實施方式之半導體記憶裝置2係作為NAND型快閃記憶體而構成之非揮發性記憶裝置。圖1中以方塊圖之形式示出了包含半導體記憶裝置2之記憶系統之構成例。該記憶系統具備記憶體控制器1與半導體記憶裝置2。再者，雖然半導體記憶裝置2於圖1之記憶系統中實際設置有複數個，但圖1中僅圖示出了其中1個。關於半導體記憶裝置2之具體構成將於下文進行說明。該記憶系統可與未圖示之主機連接。主機例如為個人電腦或移動終端等電子設備。

記憶體控制器1按照來自主機之寫入請求，控制向半導體記憶裝置2之資料寫入。又，記憶體控制器1按照來自主機之讀出請求，控制自半導體記憶裝置2之資料讀出。

記憶體控制器1與半導體記憶裝置2之間收發晶片賦能信號/CE、就緒-忙碌信號R/B、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號/RE、RE、寫保護信號/WP、作為資料之信號DQ＜7：0＞、資料選通信號DQS、/DQS各種信號。

晶片賦能信號/CE係用以啟動半導體記憶裝置2之信號。就緒-忙碌信號R/B係用以表示半導體記憶裝置2為就緒狀態抑或為忙碌狀態之信號。所謂「就緒狀態」係指能受理來自外部之命令之狀態。所謂「忙碌狀態」係指不能受理來自外部之命令之狀態。指令鎖存賦能信號CLE係表示信號DQ＜7：0＞為指令之信號。位址鎖存賦能信號ALE係表示信號DQ＜7：0＞為位址之信號。寫賦能信號/WE係用以將所接收到之信號向半導體記憶裝置2取入之信號。單倍資料速率(Single Data Rate，SDR)模式下，於信號/WE之上升緣(rising edge)指示將作為要向半導體記憶裝置2發送之指令、位址或資料之信號DQ＜7：0＞取入。又，雙倍資料速率(Double Data Rate，DDR)模式下，於信號/WE之上升緣指示將作為要向半導體記憶裝置2發送之指令或位址之信號DQ＜7：0＞取入。每當接收到指令、位址及資料時，便會由記憶體控制器1斷言(assert)。

讀賦能信號/RE係用以讓記憶體控制器1自半導體記憶裝置2讀出資料之信號。信號RE係信號/RE之互補信號。其等例如用以控制輸出信號DQ＜7：0＞時半導體記憶裝置2之動作時序。更具體而言，單倍資料速率模式下，於信號/RE之下降緣(falling edge)指示向半導體記憶裝置2輸出作為資料之信號DQ＜7：0＞。又，雙倍資料速率模式下，於信號/RE之下降緣及上升緣指示向半導體記憶裝置2輸出作為資料之信號DQ＜7：0＞。寫保護信號/WP係用以指示半導體記憶裝置2禁止資料之寫入及抹除之信號。信號DQ＜7：0＞係半導體記憶裝置2與記憶體控制器1之間收發之資料之實體，包括指令、位址及資料。資料選通信號DQS係用以控制信號DQ＜7：0＞之輸入輸出時序之信號。信號/DQS係信號DQS之互補信號。更具體而言，雙倍資料速率模式下，於信號DQS之下降緣及上升緣指示向半導體記憶裝置2取入作為資料之信號DQ＜7：0＞。又，信號DQS於雙倍資料速率模式下，係基於信號/RE之下降緣及上升緣而產生，且自半導體記憶裝置2與作為資料之信號DQ＜7：0＞一併輸出。

記憶體控制器1具備RAM(Random Access Memory，隨機存取記憶體)11、處理器12、主機介面13、ECC(Error Check and Correction，錯誤檢測與校正)電路14、記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14及記憶體介面15藉由內部匯流排16而相互連接。

主機介面13將自主機接收到之請求、用戶資料(寫入資料)等輸出至內部匯流排16。又，主機介面13將自半導體記憶裝置2讀出之用戶資料、來自處理器12之應答等發送至主機。

記憶體介面15基於處理器12之指示，控制向半導體記憶裝置2寫入用戶資料等之處理、及自半導體記憶裝置2讀出用戶資料等之處理。

處理器12統籌控制記憶體控制器1。處理器12例如為CPU(Central Processing Unit，中央處理單元)或MPU(Micro Processing Unit，微處理單元)等。處理器12於經由主機介面13自主機接收到請求之情形時，按照該請求進行控制。例如，處理器12按照來自主機之請求，指示記憶體介面15向半導體記憶裝置2寫入用戶資料及奇偶校驗碼。又，處理器12按照來自主機之請求，指示記憶體介面15自半導體記憶裝置2讀出用戶資料及奇偶校驗碼。

處理器12決定RAM11中儲存之用戶資料於半導體記憶裝置2上之儲存區域(記憶區域)。用戶資料經由內部匯流排16儲存至RAM11。處理器12對作為寫入單位之頁單位之資料(頁資料)實施記憶區域之決定。半導體記憶裝置2之1頁中儲存之用戶資料以下亦稱作「單元資料」。單元資料一般會被編碼，而以碼字形式儲存於半導體記憶裝置2。本實施方式中，並非必須編碼。記憶體控制器1亦可將單元資料不經編碼地儲存於半導體記憶裝置2，但圖1中作為一構成例而展出了進行編碼之構成。於記憶體控制器1不進行編碼之情形時，頁資料與單元資料一致。又，既可基於1個單元資料產生1個碼字，亦可基於由單元資料分割而成之分割資料產生1個碼字。又，還可使用複數個單元資料產生1個碼字。

處理器12逐個單元資料地決定作為寫入目的地之半導體記憶裝置2之記憶區域。半導體記憶裝置2之記憶區域被分配了物理位址。處理器12使用物理位址管理作為單元資料之寫入目的地之記憶區域。處理器12指定所決定之記憶區域(物理位址)，而指示記憶體介面15向半導體記憶裝置2寫入用戶資料。處理器12管理用戶資料之邏輯位址(主機所管理之邏輯位址)與物理位址之對應情況。處理器12於接收到包含來自主機之邏輯位址之讀出請求之情形時，特定出與邏輯位址對應之物理位址，並指定物理位址而指示記憶體介面15讀出用戶資料。

ECC電路14將RAM11中儲存之用戶資料編碼，而產生碼字。又，ECC電路14將自半導體記憶裝置2讀出之碼字解碼。ECC電路14例如利用對用戶資料賦予之校驗和(checksum)等，而進行資料中之錯誤之檢測及該錯誤之校正。

RAM11暫時儲存自主機接收到之用戶資料，直至要將其記憶至半導體記憶裝置2為止，或暫時儲存自半導體記憶裝置2讀出之資料，直至要將其發送至主機為止。RAM11例如為SRAM(Static Random Access Memory，靜態隨機存取記憶體)或DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等通用記憶體。

圖1中示出了記憶體控制器1分別具備ECC電路14與記憶體介面15之構成例。然而，其實亦可將ECC電路14內置於記憶體介面15。又，還可將ECC電路14內置於半導體記憶裝置2。圖1所示之各要素之具體構成及配置並不特別限定。

於自主機接收到寫入請求之情形時，圖1之記憶系統按照如下所述而動作。處理器12將成為寫入動作對象之資料暫時記憶至RAM11。處理器12將RAM11中儲存之資料讀出，並輸入至ECC電路14。ECC電路14將所輸入之資料編碼，並將碼字輸入至記憶體介面15。記憶體介面15將所輸入之碼字寫入至半導體記憶裝置2。

於自主機接收到讀出請求之情形時，圖1之記憶系統按照如下所述而動作。記憶體介面15將自半導體記憶裝置2讀出之碼字輸入至ECC電路14。ECC電路14將所輸入之碼字解碼，並將解碼所得之資料儲存至RAM11。處理器12將RAM11中儲存之資料經由主機介面13發送至主機。

主要參照圖2，對半導體記憶裝置2之構成進行說明。如該圖所示，半導體記憶裝置2具備2個面(plane)PL1、PL2、輸入輸出電路21、邏輯控制電路22、定序器41、暫存器42、電壓產生電路43、輸入輸出用焊墊群31、邏輯控制用焊墊群32、電源輸入用端子群33。

面PL1具備記憶胞陣列110、感測放大器120、列解碼器130。又，面PL2具備記憶胞陣列210、感測放大器220、列解碼器230。面PL1之構成與面PL2之構成相同。即，記憶胞陣列110之構成與記憶胞陣列210之構成相同，感測放大器120之構成與感測放大器220之構成相同，列解碼器130之構成與列解碼器230之構成相同。半導體記憶裝置2中所設置之面之數量可如本實施方式所示為2個，亦可為1個，還可為3個以上。

記憶胞陣列110及記憶胞陣列210係記憶資料之部分。記憶胞陣列110及記憶胞陣列210各自包含與字元線及位元線相關聯之複數個記憶胞電晶體。關於其等之具體構成將於下文進行說明。

輸入輸出電路21與記憶體控制器1之間收發信號DQ＜7：0＞及資料選通信號DQS、/DQS。輸入輸出電路21將信號DQ＜7：0＞內之指令及位址傳輸至暫存器42。又，輸入輸出電路21與感測放大器120或感測放大器220之間收發寫入資料及讀出資料。輸入輸出電路21具有作為「輸入電路」而接收來自記憶體控制器1之指令等之功能、及作為「輸出電路」而向記憶體控制器1輸出資料之功能兩者。亦可採用以不同之電路構成輸入電路與輸出電路之態樣，以此取代上文所述之態樣。

邏輯控制電路22自記憶體控制器1接收晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE及寫保護信號/WP。又，邏輯控制電路22將就緒-忙碌信號R/B傳輸至記憶體控制器1，而向外部通知半導體記憶裝置2之狀態。

輸入輸出電路21及邏輯控制電路22皆係作為可與記憶體控制器1之間輸入輸出信號之部分而構成之電路。即，輸入輸出電路21及邏輯控制電路22皆作為半導體記憶裝置2之介面電路而設置。

定序器41基於自記憶體控制器1輸入至半導體記憶裝置2之控制信號，控制面PL1、PL2及電壓產生電路43等各部之動作。定序器41相當於控制記憶胞陣列110、210等之動作之「控制電路」。亦可將定序器41與邏輯控制電路22兩者視為上述「控制電路」。

暫存器42係暫時保持指令及位址之部分。暫存器42為亦保持表示面PL1、PL2各自之狀態之狀態資訊之部分。狀態資訊按照來自記憶體控制器1之請求，作為狀態信號自輸入輸出電路21輸出至記憶體控制器1。

電壓產生電路43係基於來自定序器41之指示，產生記憶胞陣列110、210中之資料之寫入動作、讀出動作及抹除動作各自所需之電壓之部分。此種電壓例如包含下述對字元線WL施加之VPGM、VPASS_PGM、VPASS_READ等電壓、及下述對位元線BL施加之電壓等。電壓產生電路43可對各字元線WL及位元線BL等個別地施加電壓，以使面PL1及面PL2能並列動作。

輸入輸出用焊墊群31係設置有用以於記憶體控制器1與輸入輸出電路21之間收發各信號之複數個端子(焊墊)之部分。各個端子係與信號DQ＜7：0＞及資料選通信號DQS、/DQS分別對應而個別地設置。

邏輯控制用焊墊群32係設置有用以於記憶體控制器1與邏輯控制電路22之間收發各信號之複數個端子(焊墊)之部分。各個端子係與晶片賦能信號/CE、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫賦能信號/WE、讀賦能信號RE、/RE、寫保護信號/WP及就緒-忙碌信號R/B分別對應而個別地設置。

電源輸入用端子群33係設置有用以接受半導體記憶裝置2之動作所需之各電壓之施加的複數個端子之部分。對各個端子施加之電壓包含電源電壓Vcc、VccQ、Vpp及接地電壓Vss。

電源電壓Vcc係作為動作電源而自外部提供之電路電源電壓，例如為3.3 V左右之電壓。電源電壓VccQ例如為1.2 V之電壓。電源電壓VccQ係於記憶體控制器1與半導體記憶裝置2之間收發信號時所使用之電壓。電源電壓Vpp係較電源電壓Vcc高壓之電源電壓，例如為12 V之電壓。

向記憶胞陣列110、210寫入資料，或從中抹除資料時，需要高達20 V左右之電壓(VPGM)。此時，相較於藉由電壓產生電路43之升壓電路將約3.3 V之電源電壓Vcc升壓而言，將約12 V之電源電壓Vpp升壓能更高速且更低耗電地產生所希望之電壓。另一方面，例如若於無法供給高電壓之環境下使用半導體記憶裝置2，則亦可不向電源電壓Vpp供給電壓。即便於不供給電源電壓Vpp之情形時，只要半導體記憶裝置2被供給電源電壓Vcc，亦能執行各種動作。即，電源電壓Vcc係標準上要向半導體記憶裝置2供給之電源，而電源電壓Vpp係根據例如使用環境而追加性地、任意地供給之電源。

對面PL1、PL2之構成進行說明。再者，如上文所述，面PL1之構成與面PL2之構成相同。因此，以下僅對面PL1之構成進行說明，關於面PL2之構成則省略圖示及說明。

圖3中以等效電路圖之形式示出了設置於面PL1之記憶胞陣列110之構成。記憶胞陣列110由複數個塊BLK構成，但圖3中僅圖示出了其中1個塊BLK。記憶胞陣列110所具有之其他塊BLK之構成與圖3所示之構成相同。

如圖3所示，塊BLK例如包含4個串單元SU(SU0～SU3)。又，各個串單元SU包含複數個NAND串NS。NAND串NS各自包含例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、ST2。

再者，記憶胞電晶體MT之個數並不限於8個，例如亦可為32個、48個、64個、96個。例如，為了提高關斷(cut off)特性，選擇電晶體ST1、ST2各自亦可由複數個電晶體而非單個電晶體構成。進而，亦可於記憶胞電晶體MT與選擇電晶體ST1、ST2之間設置虛設單元電晶體。

記憶胞電晶體MT串聯連接地配置於選擇電晶體ST1與選擇電晶體ST2之間。一端側之記憶胞電晶體MT7連接於選擇電晶體ST1之源極，另一端側之記憶胞電晶體MT0連接於選擇電晶體ST2之汲極。

串單元SU0～SU3各自之選擇電晶體ST1之閘極分別共通連接於可選閘極線SGD0～SGD3。選擇電晶體ST2之閘極在位於同一塊BLK內之複數個串單元SU間共通連接於同一可選閘極線SGS。位於同一塊BLK內之記憶胞電晶體MT0～MT7之閘極分別共通連接於字元線WL0～WL7。即，字元線WL0～WL7及可選閘極線SGS於同一塊BLK內之複數個串單元SU0～SU3間共通，而可選閘極線SGD即便於同一塊BLK內亦針對串單元SU0～SU3逐一個別地設置。

於記憶胞陣列110設置有m個位元線BL(BL0、BL1、…、BL(m－1))。上述「m」係表示1個串單元SU中包含之NAND串NS之個數之整數。各個NAND串NS中，選擇電晶體ST1之汲極連接於對應之位元線BL。選擇電晶體ST2之源極連接於源極線SL。源極線SL相對於塊BLK所具有之複數個選擇電晶體ST2之源極共通連接。

位於同一塊BLK內之複數個記憶胞電晶體MT中記憶之資料會被一次性抹除。另一方面，資料之讀出及寫入係對連接於1個字元線WL且屬於1個串單元SU之複數個記憶胞電晶體MT一次性進行。各個記憶胞能保持由上位位元、中位位元及下位位元構成之3位元資料。

即，本實施方式之半導體記憶裝置2採用了將3位元資料記憶於1個記憶胞電晶體MT之TLC(Triple Level Cell，三層單元)方式作為向記憶胞電晶體MT寫入資料之方式。亦可採用將2位元資料記憶於1個記憶胞電晶體MT之MLC(Multi Level Cell，多層單元)方式等作為向記憶胞電晶體MT寫入資料之方式，以此取代上文所述之態樣。1個記憶胞電晶體MT中記憶之資料之位元數並不特別限定。

再者，於以下之說明中，將連接於1個字元線WL且屬於1個串單元SU之複數個記憶胞電晶體MT所記憶之1位元資料之集合稱作「頁」。於圖3中，對由如上所述之複數個記憶胞電晶體MT構成之集合之一標註了符號「MG」。

如本實施方式所示，1個記憶胞電晶體MT中記憶3位元資料之情形時，於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合能記憶3頁資料。其中，由下位位元資料之集合構成之頁以下亦稱作「下位頁」，下位頁之資料以下亦稱作「下位頁資料」。同樣地，由中位位元資料之集合構成之頁以下亦稱作「中位頁」，中位頁之資料以下亦稱作「中位頁資料」。由上位位元資料之集合構成之頁以下亦稱作「上位頁」，上位頁之資料以下亦稱作「上位頁資料」。

圖4中以模式性剖視圖之形式示出了記憶胞陣列110之構成。如該圖所示，記憶胞陣列110中，於半導體基板300之p型井區域(P-well)上形成有複數個NAND串NS。

於p型井區域之上方，積層有作為可選閘極線SGS發揮功能之複數個配線層333、作為字元線WL發揮功能之複數個配線層332、及作為可選閘極線SGD發揮功能之複數個配線層331。積層之配線層333、332、331之間配置有未圖示之絕緣層。

於記憶胞陣列110形成有複數個記憶孔334。記憶孔334係以沿著上下方向貫通上述配線層333、332、331及位於其等之間之未圖示之絕緣層，且到達p型井區域之方式形成之孔。於記憶孔334之側面依序形成有塊絕緣膜335、電荷儲存層336及閘極絕緣膜337，進而於其內側嵌入有半導體柱338。半導體柱338例如由多晶矽形成，NAND串NS中包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2動作時作為供形成通道之區域發揮功能。如此，於記憶孔334之內側，形成有由塊絕緣膜335、電荷儲存層336、閘極絕緣膜337及半導體柱338構成之柱狀體。該柱狀體以下亦稱作「記憶柱MP」。

記憶孔334之內側所形成之記憶柱MP中，與積層之配線層333、332、331分別交叉之各部分作為電晶體發揮功能。上述複數個電晶體中，位於與配線層331交叉之部分之電晶體作為選擇電晶體ST1發揮功能。複數個電晶體中，位於與配線層332交叉之部分之電晶體作為記憶胞電晶體MT(MT0～MT7)發揮功能。複數個電晶體中，位於與配線層333交叉之部分之電晶體作為選擇電晶體ST2發揮功能。藉由此種構成，各記憶孔334之內側所形成之記憶柱MP各自作為參照圖3而說明之NAND串NS發揮功能。

於較半導體柱338靠上側之位置，形成有作為位元線BL發揮功能之配線層。於半導體柱338之上端，形成有將半導體柱338與位元線BL連接之接觸插塞339。

進而，於p型井區域之表面內，形成有n+型雜質擴散層及未圖示之p+型雜質擴散層。於n+型雜質擴散層上形成有接觸插塞340，於接觸插塞340上形成有配線層341。配線層341係用以調整源極線SL之電位之配線，讀出時藉由形成於可選閘極線SGS正下方之p型井區域內之反相層而連接於NAND串NS。未圖示之p+型雜質擴散層係用以調整p型井區域之電位之配線。

沿著圖4之紙面之進深方向排列有複數個與圖4所示之構成相同之構成。沿著圖4之紙面之進深方向排成一行之複數個NAND串NS之集合形成1個串單元SU。

再者，本實施方式中，如上所述，將半導體基板300之p型井區域作為源極線SL而使用。亦可採用將形成於較半導體基板300靠上方側之位置之導體層作為源極線SL而使用之構成，以此取代上文所述之態樣。該情形時，亦可採用於半導體基板300與上述導體層之間之部分配置有感測放大器120等周邊電路之構成。

返回圖2繼續進行說明。如上文所述，面PL1中除了上述記憶胞陣列110以外，進而設置有感測放大器120與列解碼器130。

感測放大器120係用以調整對位元線BL施加之電壓，或讀出位元線BL之電壓並將其轉換成資料之電路。感測放大器120於讀出資料時，取得自記憶胞電晶體MT讀出至位元線BL之讀出資料，並將所取得之讀出資料傳輸至輸入輸出電路21。感測放大器120於寫入資料時，將經由位元線BL而寫入之寫入資料傳輸至記憶胞電晶體MT。

列解碼器130係用以對字元線WL分別施加電壓、作為未圖示之開關群而構成之電路。列解碼器130自暫存器42接收塊位址及列位址，基於該塊位址選擇對應之塊BLK，並且基於該列位址選擇對應之字元線WL。列解碼器130切換上述開關群之打開與關閉，以對所選擇之字元線WL施加來自電壓產生電路43之電壓。

圖5中示出了感測放大器120之構成例。感測放大器120包含與複數個位元線BL分別相關聯之複數個感測放大單元SAU。圖5係將其中1個感測放大單元SAU之詳細電路構成抽出而加以圖示。

如圖5所示，感測放大單元SAU包含感測放大部SA、鎖存電路SDL、ADL、BDL、CDL、XDL。感測放大部SA、鎖存電路SDL、ADL、BDL、CDL、XDL藉由匯流排LBUS而連接，以能相互收發資料。

感測放大部SA例如於讀出動作中，感測讀出至對應之位元線BL之資料，判定所讀出之資料為“0”抑或為“1”。感測放大部SA例如包含為p通道MOS(Metal Oxide Semiconductor，金氧半導體)電晶體之電晶體TR1、為n通道MOS電晶體之電晶體TR2～TR9、電容器C10。

電晶體TR1之一端連接於電源線，電晶體TR1之另一端連接於電晶體TR2。電晶體TR1之閘極連接於鎖存電路SDL內之節點INV。電晶體TR2之一端連接於電晶體TR1，電晶體TR2之另一端連接於節點COM。電晶體TR2之閘極被輸入信號BLX。電晶體TR3之一端連接於節點COM，電晶體TR3之另一端連接於電晶體TR4。電晶體TR3之閘極被輸入信號BLC。電晶體TR4係高耐壓之MOS電晶體。電晶體TR4之一端連接於電晶體TR3。電晶體TR4之另一端連接於對應之位元線BL。電晶體TR4之閘極被輸入信號BLS。

電晶體TR5之一端連接於節點COM，電晶體TR5之另一端連接於節點SRC。電晶體TR5之閘極連接於節點INV。電晶體TR6之一端連接於電晶體TR1與電晶體TR2之間，電晶體TR6之另一端連接於節點SEN。電晶體TR6之閘極被輸入信號HLL。電晶體TR7之一端連接於節點SEN，電晶體TR7之另一端連接於節點COM。電晶體TR7之閘極被輸入信號XXL。

電晶體TR8之一端接地，電晶體TR8之另一端連接於電晶體TR9。電晶體TR8之閘極連接於節點SEN。電晶體TR9之一端連接於電晶體TR8，電晶體TR9之另一端連接於匯流排LBUS。電晶體TR9之閘極被輸入信號STB。電容器C10之一端連接於節點SEN。電容器C10之另一端被輸入時脈CLK。

信號BLX、BLC、BLS、HLL、XXL及STB例如由定序器41產生。又，對連接於電晶體TR1之一端之電源線施加例如作為半導體記憶裝置2之內部電源電壓之電壓Vdd，對節點SRC施加例如作為半導體記憶裝置2之接地電壓之電壓Vss。

鎖存電路SDL、ADL、BDL、CDL、XDL暫時保持讀出資料。鎖存電路XDL連接於輸入輸出電路21，用於感測放大單元SAU與輸入輸出電路21之間之資料之輸入輸出。讀出資料藉由保持於鎖存電路XDL，而成為可自輸入輸出電路21向記憶體控制器1輸出之狀態。例如，藉由感測放大單元SAU而讀出之資料儲存至鎖存電路ADL、BDL、CDL任一者後，傳輸至鎖存電路XDL，再自鎖存電路XDL輸出至輸入輸出電路21。又，例如自記憶體控制器1輸入至輸入輸出電路21之資料自輸入輸出電路21傳輸至鎖存電路XDL，再自鎖存電路XDL傳輸至鎖存電路ADL、BDL、CDL任一者。

鎖存電路SDL例如包含反相器IV11、IV12、為n通道MOS電晶體之電晶體TR13、TR14。反相器IV11之輸入節點連接於節點LAT。反相器IV11之輸出節點連接於節點INV。反相器IV12之輸入節點連接於節點INV。反相器IV12之輸出節點連接於節點LAT。電晶體TR13之一端連接於節點INV，電晶體TR13之另一端連接於匯流排LBUS。電晶體TR13之閘極被輸入信號STI。電晶體TR13之一端連接於節點LAT，電晶體TR14之另一端連接於匯流排LBUS。電晶體TR14之閘極被輸入信號STL。例如，節點LAT中保持之資料相當於鎖存電路SDL中保持之資料。又，節點INV中保持之資料相當於節點LAT中保持之資料之反相資料。鎖存電路ADL、BDL、CDL、XDL之電路構成例如與鎖存電路SDL之電路構成相同，因此省略說明。

圖6係模式性表示記憶胞電晶體MT之閾值分佈等之圖。位於圖6中段之圖表示記憶胞電晶體MT之閾值電壓(橫軸)與記憶胞電晶體MT之個數(縱軸)之對應關係。

如本實施方式所示，採用了TLC方式之情形時，複數個記憶胞電晶體MT如圖6之中段所示，形成8個閾值分佈。將該等8個閾值分佈(寫入位準)按照閾值電壓由低至高之順序依序稱作“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準、“G”位準。

位於圖6上段之表中與閾值電壓之上述各位準分別對應地表示出了被分配之資料之例。如該表所示，“ER”位準、“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準例如被分配了如下所示之各不相同之3位元資料。  “ER”位準：“111”(“下位位元/中位位元/上位位元”)  “A”位準：“011”  “B”位準：“001”  “C”位準：“000”  “D”位準：“010”  “E”位準：“110”  “F”位準：“100”  “G”位準：“101”

彼此相鄰之一對閾值分佈之間分別被設定寫入動作中所使用之驗證電壓。具體而言，與“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準分別對應地，設定驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG。

驗證電壓VfyA設定為“ER”位準之最大閾值電壓與“A”位準之最小閾值電壓之間。若對字元線WL施加驗證電壓VfyA，則與該字元線WL相連之記憶胞電晶體MT中，閾值電壓包含於“ER”位準之記憶胞電晶體MT成為接通狀態，閾值電壓包含於“A”位準以上之閾值分佈之記憶胞電晶體MT成為斷開狀態。

其他驗證電壓VfyB、VfyC、VfyD、VfyE、VfyF及VfyG亦與上述驗證電壓VfyA同樣地設定。驗證電壓VfyB設定為“A”位準與“B”位準之間，驗證電壓VfyC設定為“B”位準與“C”位準之間，驗證電壓VfyD設定為“C”位準與“D”位準之間，驗證電壓VfyE設定為“D”位準與“E”位準之間，驗證電壓VfyF設定為“E”位準與“F”位準之間，驗證電壓VfyG設定為“F”位準與“G”位準之間。

例如，亦可分別將驗證電壓VfyA設定為0.8 V，將驗證電壓VfyB設定為1.6 V，將驗證電壓VfyC設定為2.4 V，將驗證電壓VfyD設定為3.1 V，將驗證電壓VfyE設定為3.8 V，將驗證電壓VfyF設定為4.6 V，將驗證電壓VfyG設定為5.6 V。但並不限定於此，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG例如亦可於0 V～7.0 V之範圍內，適當分階段地加以設定。

又，相鄰之閾值分佈之間分別被設定讀出動作中所使用之讀出電壓。所謂「讀出電壓」係指，讀出動作時對與作為讀出對象之記憶胞電晶體MT相連之字元線WL即選擇字元線施加之電壓。於讀出動作中，基於作為讀出對象之記憶胞電晶體MT之閾值電壓是否較所施加之讀出電壓高之判定結果而決定資料。

如圖6下段之圖中模式性所示，具體而言，判定記憶胞電晶體MT之閾值電壓包含於“ER”位準抑或包含於“A”位準以上之讀出電壓VrA設定為“ER”位準之最大閾值電壓與“A”位準之最小閾值電壓之間。

其他讀出電壓VrB、VrC、VrD、VrE、VrF及VrG亦與上述讀出電壓VrA同樣地設定。讀出電壓VrB設定為“A”位準與“B”位準之間，讀出電壓VrC設定為“B”位準與“C”位準之間，讀出電壓VrD設定為“C”位準與“D”位準之間，讀出電壓VrE設定為“D”位準與“E”位準之間，讀出電壓VrF設定為“E”位準與“F”位準之間，讀出電壓VrG設定為“F”位準與“G”位準之間。

而且，讀出通過電壓VPASS_READ設定為較最高之閾值分佈(例如“G”位準)之最大閾值電壓高之電壓。閘極被施加了讀出通過電壓VPASS_READ之記憶胞電晶體MT無論所記憶之資料如何，均成為接通狀態。

再者，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG例如設定為分別較讀出電壓VrA、VrB、VrC、VrD、VrE、VrF及VrG高之電壓。即，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF及VfyG分別設定為“A”位準、“B”位準、“C”位準、“D”位準、“E”位準、“F”位準及“G”位準之閾值分佈之下緣附近。

應用了如以上所說明之資料分配之情形時，於讀出動作中，下位位元之1頁資料(下位頁資料)可藉由使用讀出電壓VrA及VrE之讀出結果而確定。中位位元之1頁資料(中位頁資料)可藉由使用讀出電壓VrB、VrD及VrF之讀出結果而確定。上位位元之1頁資料(上位頁資料)可藉由使用讀出電壓VrC及VrG之讀出結果而確定。如此，下位頁資料、中位頁資料及上位頁資料分別藉由2次、3次及2次讀出動作而確定，因此如上所述之資料分配稱作“2-3-2碼”。

再者，如上所說明之資料分配終歸僅為一例，實際之資料分配並不限定於此。例如，亦可將2位元或4位元以上之資料記憶於1個記憶胞電晶體MT。又，被分配資料之閾值分佈之數量亦可為7以下，還可為9以上。例如，亦可使用“1-3-3碼”或“1-2-4碼”取代“2-3-2碼”。又，例如亦可變更下位位元/中位位元/上位位元之分配。更具體而言，例如於“2-3-2碼”中，亦可按照藉由使用讀出電壓VrC及VrB之讀出結果而使下位頁資料確定，藉由使用讀出電壓VrB、VrD及VrF之讀出結果而使中位頁資料確定，藉由使用讀出電壓VrA及VrE之讀出結果而使上位頁資料確定之方式分配資料。即，例如亦可將下位位元與上位位元之分配互換。該情形時，與閾值電壓之各位準分別對應地，按照以下所述分配資料。  “ER”位準：“111”(“下位位元/中位位元/上位位元”)  “A”位準：“110”  “B”位準：“100”  “C”位準：“000”  “D”位準：“010”  “E”位準：“011”  “F”位準：“001”  “G”位準：“101”

對在半導體記憶裝置2中進行之寫入動作進行說明。於寫入動作中，進行編程動作及驗證動作。所謂「編程動作」係指，藉由向記憶胞電晶體MT之電荷儲存層336注入電子，而使該記憶胞電晶體MT之閾值電壓上升之動作。再者，編程動作中進而包含藉由禁止向記憶胞電晶體MT之電荷儲存層336注入電子，而維持該記憶胞電晶體MT之閾值電壓之動作。

所謂「驗證動作」係指，於寫入動作中，上述編程動作之後讀出資料，藉此判定記憶胞電晶體MT之閾值電壓是否已達目標位準之動作。閾值電壓已達目標位準之記憶胞電晶體MT之後將被禁止寫入。閾值電壓未達目標位準之記憶胞電晶體MT之後將被再次執行寫入。

於寫入動作中，重複以上所述之編程動作與驗證動作之組合。藉此，記憶胞電晶體MT之閾值電壓上升至目標位準。

圖7表示編程動作時各配線之電位變化。以下，對在面PL1中進行編程動作時之例進行說明，但其實面PL2中之編程動作亦係與如下所述之面PL1之情形同樣地進行。

於編程動作中，感測放大器120使各位元線BL之電位對應於編程資料而變化。對與作為編程對象(應使閾值電壓上升)之記憶胞電晶體MT相連之位元線BL施加接地電壓Vss(例如0 V)作為“L”位準。對與非編程對象(應維持閾值電壓)之記憶胞電晶體MT相連之位元線BL施加例如2.5 V作為“H”位準。前者所述之位元線BL於圖7中標記為「BL(0)」。後者所述之位元線BL於圖7中標記為「BL(1)」。

列解碼器130選擇任一塊BLK作為寫入動作對象，進而選擇任一串單元SU。更具體而言，自電壓產生電路43經由列解碼器130對所選擇之串單元SU中之可選閘極線SGD(選擇可選閘極線SGDsel)施加例如5 V。藉此，選擇電晶體ST1成為接通狀態。另一方面，自電壓產生電路43經由列解碼器130對可選閘極線SGS施加例如電壓Vss。藉此，選擇電晶體ST2成為斷開狀態。

又，自電壓產生電路43經由列解碼器130對選擇塊BLK中之非選擇串單元SU之可選閘極線SGD(非選擇可選閘極線SGDusel)施加例如電壓5 V。藉此，選擇電晶體ST1成為接通狀態。再者，於各塊BLK所包含之串單元SU中，可選閘極線SGS共通連接。因此，於非選擇串單元SU中，選擇電晶體ST2亦成為斷開狀態。

進而，自電壓產生電路43經由列解碼器130，對非選擇塊BLK中之可選閘極線SGD及可選閘極線SGS施加例如電壓Vss。藉此，選擇電晶體ST1及選擇電晶體ST2成為斷開狀態。

源極線SL被設為較可選閘極線SGS之電位更高之電位。該電位例如為1 V。

然後，將選擇塊BLK中之選擇可選閘極線SGDsel之電位設為例如2.5 V。該電位係使與於上述例中被賦予0 V之位元線BL(0)對應之選擇電晶體ST1接通、使與被賦予2.5 V之位元線BL(1)對應之選擇電晶體ST1關斷之電壓。藉此，於選擇串單元SU中，與位元線BL(0)對應之選擇電晶體ST1接通，與被賦予2.5 V之位元線BL(1)對應之選擇電晶體ST1關斷。另一方面，將非選擇可選閘極線SGDusel之電位例如設為電壓Vss。藉此，於非選擇串單元SU中，無論位元線BL(0)及位元線BL(1)之電位如何，選擇電晶體ST1均關斷。

然後，列解碼器130於選擇塊BLK中，選擇任一字元線WL作為寫入動作對象。自電壓產生電路43經由列解碼器130，對成為寫入動作對象之字元線WL(選擇字元線WLsel)施加例如電壓VPGM。另一方面，自電壓產生電路43經由列解碼器130，對其他字元線WL(非選擇字元線WLusel)施加例如電壓VPASS_PGM。電壓VPGM係藉由穿隧現象用以將電子注入至電荷儲存層336之高電壓。電壓VPASS_PGM係使與字元線WL相連之記憶胞電晶體MT接通、但不使閾定電壓變化之程度之電壓。VPGM係較VPASS_PGM更高之電壓。

於與作為編程對象之位元線BL(0)對應之NAND串NS中，選擇電晶體ST1成為接通狀態。因此，連接於選擇字元線WLsel之記憶胞電晶體MT之通道電位成為0 V。控制閘極與通道之間之電位差變大，其結果，電子注入至電荷儲存層336，因此記憶胞電晶體MT之閾值電壓上升。

於與非編程對象之位元線BL(1)對應之NAND串NS中，選擇電晶體ST1成為關斷狀態。因此，連接於選擇字元線WLsel之記憶胞電晶體MT之通道電性浮動，藉由與字元線WL等之電容耦合，通道電位上升至電壓VPGM附近。控制閘極與通道之間之電位差變小，其結果，電子不會注入電荷儲存層336，因此記憶胞電晶體MT之閾值電壓維持不變。準確而言，閾值電壓不會如閾值分佈位準向更高之分佈遷移般地變動。

於寫入動作中，重複進行編程動作與驗證動作，直至確認資料被正確寫入為止。圖8中例示了藉由重複19次編程動作與驗證動作之組合而寫入資料之情形。如此重複之各動作以下亦稱作「循環」。

圖8中示出了各循環中進行之驗證動作之目標位準。如圖所示，於第1次及第2次循環中，僅將“A”位準作為對象而進行驗證動作。即，於驗證動作時對選擇字元線WLsel施加電壓VfyA，但不施加電壓VfyB～VfyG。於其次之第3次及第4次循環中，將“A”位準與“B”位準作為對象而進行驗證動作。即，於驗證動作時對選擇字元線WLsel依序施加驗證電壓VfyA及VfyB，但不施加驗證電壓VfyC～VfyG。

於第5次及第6次循環中，將“A”位準、“B”位準及“C”位準作為對象而進行驗證動作。即，於驗證動作時對選擇字元線WLsel依序施加驗證電壓VfyA、VfyB及VfyC，但不施加驗證電壓VfyD～VfyG。然後，於第6次循環中完成以“A”位準為對象之驗證動作。其原因在於，由經驗可知，例如以6次之循環次數即可大致完成針對“A”位準之編程。

又，於第7次及第8次循環中，將“B”位準、“C”位準及“D”位準作為對象而進行驗證動作。即，於驗證動作時對選擇字元線WLsel依序施加驗證電壓VfyB、VfyC及VfyD。然後，於第8次寫入動作中完成以“B”位準為對象之驗證動作。進而，於第9次及第10次循環中，將“C”位準、“D”位準及“E”位準作為對象而進行驗證動作。即，於驗證動作時對選擇字元線WLsel依序施加驗證電壓VfyC、VfyD及VfyE。然後，於第10次循環中完成以“C”位準為對象之驗證動作。

以後，同樣地進行至“G”位準之寫入為止之步驟，循環最多重複19次。

圖9中示出了如上所述之寫入動作時各配線之電位之情況。圖9表示於第1次至第6次循環中，選擇字元線WLsel之電位、與應維持“Er”位準之記憶胞電晶體MT對應之位元線BL(於圖9中標記為BL(“Er”))之電位、及與應使閾值上升至“A”～“G”位準內之值之記憶胞電晶體MT對應之位元線BL(於圖9中分別標記為BL(“A”)、BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)及BL(“G”))之電位之時間變化。

如圖所示，於第1次循環中，將與位元線BL(“A”)～BL(“G”)分別相連之記憶胞電晶體MT作為對象而進行編程動作。具體而言，對選擇字元線WLsel施加電壓VPGM，對位元線BL(“Er”)施加例如2.5 V，對位元線BL(“A”)～BL(“G”)施加例如電壓VSS(＝0 V)。藉此，與位元線BL(“A”)～BL(“G”)分別相連之選擇記憶胞電晶體MT之閾值電壓上升。

繼此種編程動作之後，進行有關“A”位準之驗證動作。具體而言，將位元線BL(“A”)預充電為例如0.7 V，對選擇字元線WLsel施加驗證電壓VfyA。將其他位元線BL(“Er”)、BL(“B”)～BL(“G”)固定為例如0 V等，並自驗證對象中排除。其結果，如上文參照圖8所述，於第1次循環中，僅將“A”位準作為對象而進行驗證動作。

於第2次循環中，將與第1次有關“A”位準之驗證動作失敗之位元線BL(“A”)及位元線BL(“B”)～BL(“G”)分別相連之記憶胞電晶體MT作為對象，而進行編程動作。此時，對選擇字元線WLsel施加之電壓VPGM以較第1次循環中之電壓VPGM略大之方式升高。然後，與第1次同樣地，執行有關“A”位準之驗證動作。即，於第2次循環中，亦僅將“A”位準作為對象而進行驗證動作。

於第3次循環中，與第2次同樣地，將與有關“A”位準之驗證動作失敗之位元線BL(“A”)及位元線BL(“B”)～BL(“G”)分別相連之記憶胞電晶體MT作為對象，而進行編程動作。此時，對選擇字元線WLsel施加之電壓VPGM以較第2次循環中之電壓VPGM略大之方式進一步升高。然後，與第1次及第2次同樣地，首先執行有關“A”位準之驗證動作。

繼而，執行有關“B”位準之驗證動作。具體而言，將位元線BL(“A”)及BL(“B”)預充電為例如0.7 V，對選擇字元線WLsel依序施加驗證電壓VfyA及VfyB。將其他位元線BL(“Er”)及BL(“C”)～BL(“G”)固定為例如0 V等，並自驗證對象中排除。其結果，如上文參照圖8所述，於第3次循環中，將“A”位準與“B”位準作為對象而進行驗證動作。

於第4次循環中，電壓VPGM進一步升高，而進行與第3次循環相同之動作。

於第5次循環中，將與位元線BL(“A”)、BL(“B”)及BL(“C”)分別相連之記憶胞電晶體MT作為對象，而進行編程動作。繼而，進行有關“A”位準、“B”位準及“C”位準之驗證動作。於第6次循環中，電壓VPGM升高，而進行與第5次循環相同之動作。

於第7次及其以後之循環中，亦重複進行與上文所述相同之編程動作及驗證動作。其結果，對選擇字元線WLsel交替地重複進行電壓VPGM之施加、及驗證電壓VfyA等之施加。

如圖9所示，於各個循環中，重複進行1次或複數次繼施加電壓VPGM後所進行之驗證電壓VfyA等之施加。各個循環內重複之驗證電壓VfyA等之施加次數在圖9之例中處於1次至3次之範圍內，但其實亦可為與該例不同之次數。圖10之曲線圖中模式性地示出了重複進行對選擇字元線WLsel之電壓VPGM之施加及驗證電壓VfyA等之施加之情況。

對讀出動作(驗證動作)之概要進行說明。圖11表示讀出動作時各配線之電位變化。以下，對在面PL1中進行讀出動作時之例進行說明，但其實面PL2中之讀出動作亦係與如下所述之面PL1之情形同樣地進行。

於讀出動作中，選擇包含成為讀出動作對象之記憶胞電晶體MT之NAND串NS。或選擇包含成為讀出動作對象之頁之串單元SU。

首先，自電壓產生電路43經由列解碼器130對選擇可選閘極線SGDsel、非選擇可選閘極線SGDusel及可選閘極線SGS施加例如5 V。藉此，選擇塊BLK中包含之選擇電晶體ST1及選擇電晶體ST2成為接通狀態。又，自電壓產生電路43經由列解碼器130對選擇字元線WLsel及非選擇字元線施加例如讀出通過電壓VPASS_READ。讀出通過電壓VPASS_READ係無論記憶胞電晶體MT之閾值電壓如何，均能使記憶胞電晶體MT接通，且不使閾定電壓發生變化之程度之電壓。藉此，無論選擇串單元SU抑或非選擇串單元SU，於選擇塊BLK所包含之全部NAND串NS中，電流均導通。

其次，自電壓產生電路43經由列解碼器130對與成為讀出動作對象之記憶胞電晶體MT相連之字元線WL(選擇字元線WLsel)施加例如VrA等讀出電壓Vr。對除此以外之字元線WL(非選擇字元線WLusel)施加讀出通過電壓VPASS_READ。

又，一面維持對選擇可選閘極線SGDsel及可選閘極線SGS施加之電壓，一面自電壓產生電路43經由列解碼器130對非選擇可選閘極線SGDusel施加例如電壓Vss。藉此，選擇串單元SU中包含之選擇電晶體ST1維持接通狀態，而非選擇串單元SU中包含之選擇電晶體ST1成為斷開狀態。再者，無論選擇串單元SU抑或非選擇串單元SU，選擇塊BLK中包含之選擇電晶體ST2均成為接通狀態。

藉此，於非選擇串單元SU所包含之NAND串NS中，至少選擇電晶體ST1成為斷開狀態，因此並不形成電流路徑。另一方面，選擇串單元SU中包含之NAND串NS根據對選擇字元線WLsel施加之讀出電壓Vr與記憶胞電晶體MT之閾值電壓之關係，形成或不形成電流路徑。

感測放大器120對與所選擇之NAND串NS相連之位元線BL施加電壓。該狀態下，感測放大器120基於流經該位元線BL之電流之值而進行資料之讀出。具體而言，對成為讀出動作對象之記憶胞電晶體MT之閾值電壓是否高於對該記憶胞電晶體MT施加之讀出電壓進行判定。再者，資料之讀出亦可基於位元線BL中之電位之時間變化來進行，而非基於流經位元線BL之電流之值。後者之情形時，位元線BL會以成為預先規定之電位之方式被預充電。

上文所述之驗證動作亦係與如上所述之讀出動作同樣地進行。於驗證動作中，自電壓產生電路43經由列解碼器130對與成為驗證對象之記憶胞電晶體MT相連之字元線WL施加例如VfyA等驗證電壓。

為了容易理解，以上所說明之圖11之例係施加了單個電壓作為讀出電壓Vr時之例。於實際之讀出動作中，會分階段地施加複數個電壓作為讀出電壓Vr。即，讀出電壓Vr係以歷經複數個值之方式進行切換。

本實施方式中，如上文所述，下位位元之1頁資料(下位頁資料)可藉由使用讀出電壓VrA及VrE之讀出結果而確定。因此，於以下位頁資料為對象之讀出動作中，讀出電壓Vr會以賦取VrA及VrE該等2個值之方式依序進行切換。

圖12中示出了於下位頁之讀出動作中對選擇字元線WLsel施加之電壓與感測放大單元SAU之信號STB之關係之一例。信號STB係用以基於流經與感測放大單元SAU對應之位元線BL之電流之值而進行資料讀出之控制信號。

如圖11之例中所說明般，首先對選擇字元線WLsel施加讀出通過電壓VPASS_READ。繼而，將對選擇字元線WLsel施加之電壓依序切換為讀出電壓VrA及VrE。於選擇字元線WLsel之電壓為讀出電壓VrA、VrE之期間，分別於輸入了信號STB之時序進行資料之讀出，並確認記憶胞電晶體MT是否已接通。選擇字元線WLsel之電壓最終會恢復為0 V(接地電壓Vss)。

如此，對選擇字元線WLsel施加之電壓於最初之期間T1，為讀出通過電壓VPASS_READ，於其次之期間T2，為讀出電壓VrA、VrE，於更次之期間T3，為0 V。於期間T1施加讀出通過電壓VPASS_READ係為了藉由使NAND串NS中包含之記憶胞電晶體MT全部接通，而將半導體柱338內之電位不均預先去除方進行者。藉此，能抑制各記憶胞電晶體MT中之閾值電壓之誤判定。

中位頁及上位頁之讀出動作亦係與上文所述同樣地進行。中位頁之讀出動作中，於圖12之期間T2，選擇字元線WLsel之電壓依序切換為讀出電壓VrB、VrD、VrF。又，上位頁之讀出動作中，於圖12之期間T2，選擇字元線WLsel之電壓依序切換為讀出電壓VrC、VrG。

如圖12所示之例般，讀出動作可自一群記憶胞電晶體MT所記憶之複數頁中，僅選取特定頁(例如下位頁)作為對象而進行。

作為半導體記憶裝置2進行讀出動作之方法，已準備了各種方法。如圖12之例般，作為指定特定頁而僅自該頁讀出資料之讀出方法，已準備了繼而所要說明之被稱作「正常讀取」之方法、及被稱作「快取讀取」之方法。又，作為自複數頁連續地讀出資料之讀出方法，亦準備了後文所要說明之被稱作「定序讀取」之方法。

參照圖13，對正常讀取進行說明。圖13(A)表示自半導體記憶裝置2之邏輯控制用焊墊群32向記憶體控制器1發送之就緒-忙碌信號R/B之時間變化之例。就緒-忙碌信號R/B在半導體記憶裝置2處於就緒狀態時成為「H(High，高)」，在半導體記憶裝置2變得忙碌時成為「L(Low，低)」。圖13(A)中進而示出了自記憶體控制器1向半導體記憶裝置2輸入「RD1」或「DO1」等指令之時序。

圖13(B)表示對選擇字元線WLsel施加之電壓之時間變化之例。圖13(B)中示出了於讀出動作中選擇字元線WLsel之電壓切換為例如讀出電壓VrA、VrE之情況。再者，雖然選擇字元線WLsel之電壓例如如圖12之例中之期間T1般，於讀出動作時會預先成為讀出通過電壓VPASS_READ，但圖13(B)中省略了此種電壓之變化之圖示。

圖13(C)表示感測放大單元SAU之鎖存電路XDL中保持之資料之時間變化之例。該圖之「L」表示鎖存電路XDL中保持有下位頁資料之期間，「M」表示鎖存電路XDL中保持有中位頁資料之期間，「U」表示鎖存電路XDL中保持有上位頁資料之期間。

於圖13所示之例中，首先自記憶體控制器1向輸入輸出電路21輸入指令RD1。指令RD1係指示下位頁之讀出動作之指令。例如，指令RD1係包含指示半導體記憶裝置2執行讀出動作之指令信號、及表示成為讀出動作對象之位址之位址信號之指令集。再者，除了位址信號以外，亦可使用前置(pre-fix)指令。

向輸入輸出電路21輸入指令RD1後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L，並且開始下位頁之讀出動作。如圖13(B)所示，定序器41將選擇字元線WLsel之電壓依序切換為讀出電壓VrA、VrE，藉此使下位頁資料確定。

再者，於圖13(B)中被標註了「R」之期間係選擇字元線WLsel之電壓為讀出通過電壓VPASS_READ(未圖示)，繼而為最初之讀出電壓(例如VrA)之期間。該期間以下亦稱作「設置期間R」。於圖13(B)中被標註了「RWL」之期間係選擇字元線WLsel之電壓為下一個讀出電壓(例如VrE)之期間。該期間以下亦稱作「讀出期間RWL」。讀出期間RWL由於選擇字元線WLsel之電壓不會預先成為讀出通過電壓VPASS_READ，因此基本上會成為較設置期間R短之期間。於圖13(B)中被標註了「RR」之期間係選擇字元線WLsel之電壓恢復為0 V(電壓Vss)之期間。該期間以下亦稱作「恢復期間RR」。

如圖13(C)所示，於對選擇字元線WLsel施加讀出電壓VrE而進行讀出動作之時間點，下位頁資料確定。確定後之資料例如儲存於鎖存電路XDL。藉此，成為可自輸入輸出電路21輸出下位頁資料之狀態。

向鎖存電路XDL傳輸下位頁資料之動作完成，且恢復期間RR結束後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。再者，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H之時序未必與向鎖存電路XDL傳輸下位頁資料之動作完成之時序、及/或恢復期間RR結束之時序嚴格一致。例如，半導體記憶裝置2亦可於較向鎖存電路XDL傳輸下位頁資料之動作完成稍早之時序、或較恢復期間RR結束稍早之時序，使就緒-忙碌信號R/B自L變成H。

藉由就緒-忙碌信號R/B自L變成H，記憶體控制器1認識到可自半導體記憶裝置2輸出下位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO1。例如，指令DO1係包含指示半導體記憶裝置2執行資料輸出動作之指令信號、及表示成為資料輸出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令DO1後，半導體記憶裝置2進行將鎖存電路XDL中保持之下位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理。於此期間，就緒-忙碌信號R/B始終為H。

藉由記憶體控制器1取得下位頁資料之動作完成後，自記憶體控制器1向輸入輸出電路21輸入指令RD2。指令RD2係指示中位頁之讀出動作之指令。例如，指令RD2係包含指示半導體記憶裝置2執行讀出動作之指令信號、及表示成為讀出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令RD2後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L，並且開始中位頁之讀出動作。如圖13(B)所示，定序器41將選擇字元線WLsel之電壓依序切換為讀出電壓VrB、VrD、VrF，藉此使中位頁資料確定。

與讀出下位頁資料時同樣地，對選擇字元線WLsel施加最初之讀出電壓VrB之期間為設置期間R之一部分。又，對選擇字元線WLsel施加讀出電壓VrD、VrF之期間均為讀出期間RWL，於最後之讀出期間RWL之後繼而為恢復期間RR。

如圖13(C)所示，於對選擇字元線WLsel施加讀出電壓VrF而進行讀出動作之時間點，中位頁資料確定。確定後之資料例如儲存於鎖存電路XDL。藉此，成為可自輸入輸出電路21輸出中位頁資料之狀態。再者，圖13之例中，於向輸入輸出電路21輸入了指令RD2之時間點，鎖存電路XDL中之下位頁資料之保持被解除。亦可採用於截至向鎖存電路XDL傳輸中位頁資料之前之期間，使下位頁資料繼續保持於鎖存電路XDL之態樣，以此取代上文所述之態樣。

向鎖存電路XDL傳輸中位頁資料之動作完成，且恢復期間RR結束後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出中位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO2。例如，指令DO2係包含指示半導體記憶裝置2執行資料輸出動作之指令信號、及表示成為資料輸出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令DO2後，半導體記憶裝置2進行將鎖存電路XDL中保持之中位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理。於此期間，就緒-忙碌信號R/B始終為H。

藉由記憶體控制器1取得中位頁資料之動作完成後，自記憶體控制器1向輸入輸出電路21輸入指令RD3。指令RD3係指示上位頁之讀出動作之指令。例如，指令RD3係包含指示半導體記憶裝置2執行讀出動作之指令信號、及表示成為讀出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令RD3後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L，並且開始上位頁之讀出動作。如圖13(B)所示，定序器41將選擇字元線WLsel之電壓依序切換為讀出電壓VrC、VrG，藉此使上位頁資料確定。

與讀出下位頁資料時同樣地，對選擇字元線WLsel施加最初之讀出電壓VrC之期間為設置期間R之一部分。又，對選擇字元線WLsel施加讀出電壓VrG之期間為讀出期間RWL，於最後之讀出期間RWL之後繼而為恢復期間RR。

如圖13(C)所示，於對選擇字元線WLsel施加讀出電壓VrG而進行讀出動作之時間點，上位頁資料確定。確定後之資料例如儲存於鎖存電路XDL。藉此，成為可自輸入輸出電路21輸出上位頁資料之狀態。

向鎖存電路XDL傳輸上位頁資料之動作完成，且恢復期間RR結束後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出上位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO3。例如，指令DO1係包含指示半導體記憶裝置2執行資料輸出動作之指令信號、及表示成為資料輸出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令DO3後，半導體記憶裝置2進行將鎖存電路XDL中保持之上位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理。於此期間，就緒-忙碌信號R/B始終為H。

如上所述，於以正常讀取方式進行之讀出動作中，一面切換選擇字元線WLsel之電壓，一面先進行使與指令集中包含之位址信號對應之特定之頁資料確定之動作。繼而，進行將該資料自輸入輸出電路21輸出至記憶體控制器1之動作。前者所述之動作以下亦稱作「Core動作」，後者所述之動作以下亦稱作「Dout動作」。

於以正常讀取方式進行之讀出動作中，對由指令集所指定之頁分別依序執行Core動作及Dout動作。又，為了自複數頁讀出資料，即使被輸入複數個正常讀取之指令集，於自1頁讀出資料之動作完全完成之前，亦不會開始自下一頁讀出資料之動作。因此，如圖13之例般，藉由正常讀取自下位頁、中位頁、上位頁分別連續地讀出資料之情形時，截至記憶體控制器1取得全部資料為止所需之期間會變得相對較長。

與此相對地，於快取讀取中，藉由同時即並行地執行一部分Core動作與Dout動作，能以較正常讀取短之時間讀出複數頁資料。參照圖14，對快取讀取進行說明。

圖14(A)中以與圖13(A)相同之方法示出了自半導體記憶裝置2之邏輯控制用焊墊群32向記憶體控制器1發送之就緒-忙碌信號R/B之時間變化之例。圖14(B)中以與圖13(B)相同之方法示出了對選擇字元線WLsel施加之電壓之時間變化之例。圖14(C)中以與圖13(C)相同之方法示出了感測放大單元SAU之鎖存電路XDL中保持之資料之時間變化之例。圖14(D)中以與圖14(C)相同之方法示出了感測放大單元SAU之鎖存電路ADL中保持之資料之時間變化之例。

於圖14所示之例中，亦與圖13之例同樣地，首先自記憶體控制器1向輸入輸出電路21輸入指令RD1。定序器41根據指令RD1，將選擇字元線WLsel之電壓依序切換為讀出電壓VrA、VrE，藉此使下位頁資料確定。確定後之下位頁資料例如儲存於鎖存電路ADL，然後傳輸至鎖存電路XDL。向鎖存電路XDL傳輸下位頁資料之動作完成，且恢復期間RR結束後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。至此為止皆與圖13所示之正常讀取之情形相同。

於圖14之例中，就緒-忙碌信號R/B變成H後，自記憶體控制器1向輸入輸出電路21輸入指令RD2'。指令RD2'雖然與指令RD2同樣為指示中位頁之讀出動作之指令，但卻為指示以快取讀取方式進行讀出動作之指令。例如，指令RD2'係包含指示半導體記憶裝置2執行讀出動作之指令信號、及表示成為讀出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令RD2'後，半導體記憶裝置2開始用以讀出中位頁資料之Core動作。具體而言，定序器41將選擇字元線WLsel之電壓依序切換為讀出電壓VrB、VrD、VrF，藉此使中位頁資料確定。

於向輸入輸出電路21輸入了指令RD2'之時序，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。但於該時間點，可自輸入輸出電路21輸出下位頁資料，因此半導體記憶裝置2此後會立即使就緒-忙碌信號R/B再次自L變成H。

就緒-忙碌信號R/B變成H後，記憶體控制器1向輸入輸出電路21輸入指令DO1。

向輸入輸出電路21輸入指令DO1後，半導體記憶裝置2進行將鎖存電路XDL中保持之下位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理。於此期間，就緒-忙碌信號R/B始終為H。此時，半導體記憶裝置2中正進行用以讀出中位頁資料之Core動作。即，於圖14之快取讀取中，用以輸出下位頁資料之Dout動作與用以讀出中位頁資料之Core動作並行地進行。

藉由記憶體控制器1取得下位頁資料之動作完成後，自記憶體控制器1向輸入輸出電路21輸入指令RD3'。指令RD3'雖然與指令RD3同樣為指示上位頁之讀出動作之指令，但卻為指示以快取讀取方式進行讀出動作之指令。例如，指令RD3'係包含指示半導體記憶裝置2執行讀出動作之指令信號、及表示成為讀出動作對象之位址之位址信號之指令集。

於向輸入輸出電路21輸入了指令RD3'之時序，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。於該時間點，半導體記憶裝置2中正進行用以讀出中位頁資料之Core動作。因此，定序器41繼續進行該Core動作，但於該時間點並不開始用以讀出上位頁資料之Core動作。

於對選擇字元線WLsel施加讀出電壓VrF而進行讀出動作之時間點，中位頁資料確定。確定後之中位頁資料傳輸至鎖存電路ADL加以保持。

於用以讀出中位頁資料之Core動作完成之時間點，即選擇字元線WLsel之電壓自讀出電壓VrF恢復為0 V之時間點，圖14之例中，根據指令DO1而進行之下位頁資料之輸出完成。因此，半導體記憶裝置2將中位頁資料自鎖存電路ADL傳輸至鎖存電路XDL。成為中位頁資料已保持於鎖存電路XDL之狀態，即可自輸入輸出電路21輸出中位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。

藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出中位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO2。

向輸入輸出電路21輸入指令DO2後，半導體記憶裝置2進行將鎖存電路XDL中保持之中位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理。於此期間，就緒-忙碌信號R/B始終為H。

用以讀出中位頁資料之Core動作完成後，定序器41根據預先輸入之指令RD3'，開始用以讀出上位頁資料之Core動作。如圖14(B)所示，定序器41將選擇字元線WLsel之電壓依序切換為讀出電壓VrC、VrG，藉此使上位頁資料確定。如此，於圖14之快取讀取中，並行地進行用以輸出中位頁資料之Dout動作與用以讀出上位頁資料之Core動作。

藉由記憶體控制器1取得中位頁資料之動作完成後，自記憶體控制器1向輸入輸出電路21輸入指令TR。指令TR係指示將藉由最後之讀出指令(於該例中為指令RD3')而讀出之資料傳輸至鎖存電路XDL之指令。

向輸入輸出電路21輸入指令TR後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。於該時間點，半導體記憶裝置2中正進行用以讀出上位頁資料之Core動作。因此，定序器41繼續進行該Core動作，於該時間點並不開始與指令TR對應之處理(將上位頁資料傳輸至鎖存電路XDL之處理)。

於對選擇字元線WLsel施加讀出電壓VrG而進行讀出動作之時間點，上位頁資料確定。確定後之上位頁資料傳輸至鎖存電路ADL加以保持。

於用以讀出上位頁資料之Core動作完成之時間點，即選擇字元線WLsel之電壓自讀出電壓VrG恢復為0 V之時間點，圖14之例中，根據指令DO2而進行之中位頁資料之輸出完成。因此，半導體記憶裝置2將上位頁資料自鎖存電路ADL傳輸至鎖存電路XDL。成為上位頁資料已保持於鎖存電路XDL之狀態，即可自輸入輸出電路21輸出上位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。

藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出上位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO3。

向輸入輸出電路21輸入指令DO3後，半導體記憶裝置2進行將鎖存電路XDL中保持之上位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理。於此期間，就緒-忙碌信號R/B始終為H。

如上所述，以快取讀取方式進行之讀出動作中，Core動作與Dout動作於一部分期間並行地進行。因此，於自下位頁、中位頁、上位頁分別連續地讀出資料之情形時，截至記憶體控制器1取得全部資料為止所需之期間相較正常讀取之情形時短。

無論於正常讀取中抑或於快取讀取中，Core動作均分成自下位頁讀出資料、自中位頁讀出資料及自上位頁讀出資料而進行。因此，各個Core動作之間會出現空閒時間，從而整個讀出動作所需之時間延長。進而，於與各頁對應之各Core動作中，最初皆需設置期間R，因此整個讀出動作所需之時間進一步延長。

因此，於本實施方式之半導體記憶裝置2中，作為用以自複數頁一次性讀出資料之方法，亦準備了被稱作定序讀取之方法。於說明本實施方式之定序讀取前，先參照圖15，對與先前相同之比較例之定序讀取之態樣進行說明。圖15中以與圖14相同之方法示出了進行比較例之定序讀取之情形時各部之電壓等之時間變化。

於圖15所示之例中，首先自記憶體控制器1向輸入輸出電路21輸入指令RD。指令RD係指示藉由定序讀取自下位頁、中位頁及上位頁讀出資料之指令。例如，指令RD係包含指示半導體記憶裝置2執行讀出動作之指令信號、及表示成為讀出動作對象之位址之位址信號之指令集。

向輸入輸出電路21輸入指令RD後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L，並且開始以定序讀取方式進行讀出動作。如圖15(B)所示，定序器41將選擇字元線WLsel之電壓以歷經圖6所示之7個讀出電壓VrA等全體之方式，按照由低至高之順序依序切換為讀出電壓VrA、VrB、…、VrF、VrG。又，定序器41於對選擇字元線WLsel施加了各讀出電壓之各個情形時，藉由進行讀出動作而自選擇記憶胞電晶體MT取得資料。

於定序讀取中，對選擇字元線WLsel施加最初之讀出電壓VrA之期間為設置期間R之一部分。然後，對選擇字元線WLsel施加讀出電壓VrB、VrC、…、VrG之期間均為讀出期間RWL，於最後之讀出期間RWL之後繼而為恢復期間RR。如此，於定序讀取中，設置期間R只有1個，恢復期間RR亦只有1個。

如上文所述，下位頁資料可藉由使用讀出電壓VrA及VrE之讀出結果而確定。因此，圖15之比較例中，於對選擇字元線WLsel施加讀出電壓VrE而進行讀出動作之時間點，下位頁資料確定。確定後之資料例如儲存於鎖存電路ADL，然後該資料傳輸至鎖存電路XDL。藉此，成為可自輸入輸出電路21輸出下位頁資料之狀態。

成為可自輸入輸出電路21輸出下位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出下位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO1。

向輸入輸出電路21輸入指令DO1後，半導體記憶裝置2進行將鎖存電路XDL中保持之下位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理，即Dout動作。於此期間，就緒-忙碌信號R/B始終為H。於圖15(A)中，將如上所述進行下位頁資料之Dout動作之期間標記為「DoutL」。

於如上所述進行Dout動作之期間，亦繼續於進行切換選擇字元線WLsel之電壓之動作。如上文所述，中位頁資料可藉由使用讀出電壓VrB、VrD及VrF之讀出結果而確定。因此，圖15之比較例中，於對選擇字元線WLsel施加讀出電壓VrF而進行讀出動作之時間點，中位頁資料確定。確定後之中位頁資料傳輸至鎖存電路ADL加以保持。

又，上位頁資料可藉由使用讀出電壓VrC及VrG之讀出結果而確定。因此，圖15之比較例中，於對選擇字元線WLsel施加讀出電壓VrG而進行讀出動作之時間點，上位頁資料確定。確定後之上位頁資料傳輸至鎖存電路ADL加以保持。

再者，如下文針對圖15之例所說明般，於向鎖存電路ADL傳輸上位頁資料之時間點之前，會預先自鎖存電路ADL向鎖存電路XDL傳輸中位頁資料。因此，即便向鎖存電路ADL傳輸上位頁資料，中位頁資料亦不會消失。再者，亦可將確定後之上位頁資料傳輸至鎖存電路BDL或鎖存電路CDL而非鎖存電路ADL，以使各頁之Dout動作可於任意時序進行。

藉由記憶體控制器1取得下位頁資料之動作(圖15之DoutL)完成後，自記憶體控制器1向輸入輸出電路21輸入指令TR。指令TR作為指示半導體記憶裝置2將下一頁(於該例中為中位頁)之資料傳輸至鎖存電路XDL之指令而使用。

向輸入輸出電路21輸入指令TR後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。圖15之例中，於該時間點，中位頁資料已確定，且該資料已保持於鎖存電路ADL。定序器41將中位頁資料自鎖存電路ADL傳輸至鎖存電路XDL。成為中位頁資料已保持於鎖存電路XDL之狀態，即可自輸入輸出電路21輸出中位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。

藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出中位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO2。

向輸入輸出電路21輸入指令DO2後，半導體記憶裝置2進行將鎖存電路XDL中保持之中位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理，即Dout動作。於此期間，就緒-忙碌信號R/B始終為H。於圖15(A)中，將如上所述進行中位頁資料之Dout動作之期間標記為「DoutM」。圖15之例中，於該期間完成之前Core動作已完成。

藉由記憶體控制器1取得中位頁資料之動作(圖15之DoutL)完成後，自記憶體控制器1向輸入輸出電路21輸入指令TR。如上文所述，指令TR作為指示半導體記憶裝置2將下一頁(於該例中為上位頁)之資料傳輸至鎖存電路XDL之指令而使用。

向輸入輸出電路21輸入指令TR後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。圖15之例中，於該時間點，上位頁資料已確定，且該資料已保持於鎖存電路ADL。定序器41將上位頁資料自鎖存電路ADL傳輸至鎖存電路XDL。成為上位頁資料已保持於鎖存電路XDL之狀態，即可自輸入輸出電路21輸出上位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。

藉此，記憶體控制器1辨識出能夠自半導體記憶裝置2輸出上位頁資料。因此，於就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO3。

當對輸入輸出電路21輸入指令DO3時，半導體記憶裝置2進行將鎖存電路XDL中保持之上位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理，即Dout動作。於此期間，就緒-忙碌信號R/B維持為H。於圖15(A)中，將如上述般進行上位頁資料之Dout動作之期間標記為「DoutU」。該期間完成後，以定序讀取方式進行之讀出動作完成。

如上所述，於比較例之定序讀取中，定序器41將選擇字元線WLsel之電壓按照由低至高之順序依序切換為讀出電壓VrA、VrB、…、VrF、VrG。用以自各頁讀出資料之Core動作係於一整個連續之期間內執行，因此Core動作之間不會產生空閒時間。又，當要將複數頁資料讀出時，設置期間R可為1次，恢復期間RR亦可為1次。因此，於定序讀取中，尤其能縮短Core動作所需之時間。

進而，定序讀取中，Core動作與Dout動作於一部分期間內並行地執行。換言之，進行Dout動作之期間之一部分隱含於進行Core動作之期間內。因此，與快取讀取同樣地，能使讀出動作所需之整個期間較正常讀取更短。

然而，於圖15之例所示之定序讀取中，可自輸入輸出電路21輸出最初之頁資料(下位頁資料)之時序，亦即使用讀出電壓VrE讀出資料之動作完成之時序為Core動作即將結束之時序。因此，並行地執行Core動作與Dout動作之期間相對較短，於Core動作結束並經過相對較長之期間TM後，最後之Dout動作才會結束。

又，例如若自下位頁輸出資料之Dout動作之期間(DoutL)較圖15之例更長，則於Core動作結束後，自中位頁輸出資料之Dout動作才會開始。該情形時，截至整個讀出動作完成為止所需之期間會變得更長。

圖16中以與圖15相同之方法示出了進行另一個比較例之定序讀取之情形時各部之電壓等之時間變化。該比較例係定序器41將選擇字元線WLsel之電壓以歷經圖6所示之7個讀出電壓VrA等全體之方式，按照由高至低之順序依序切換為讀出電壓VrG、VrF、…、VrB、VrA之例。

該情形時，首先，於使用讀出電壓VrC讀出資料之動作完成之時序，上位頁資料確定。然後，於使用讀出電壓VrB讀出資料之動作完成之時序，中位頁資料確定，於使用讀出電壓VrA讀出資料之動作完成之時序，下位頁資料確定。於該例中，同樣地可自輸入輸出電路21輸出最初之頁資料(上位頁資料)之時序為Core動作即將結束之時序。因此，自Core動作結束起至最後之Dout動作結束為止之期間TM與圖15之例同樣地，變得相對較長。

因此，於本實施方式中所執行之定序讀取中，將對選擇字元線WLsel施加之電壓之順序變更成與如上所述之比較例之情形不同之順序，藉此縮短了上述期間TM，從而縮短了讀出動作所需之整個期間。

參照圖17，對本實施方式中所執行之定序讀取之態樣進行說明。圖17(A)中以與圖15(A)相同之方法示出了自半導體記憶裝置2之邏輯控制用焊墊群32向記憶體控制器1發送之就緒-忙碌信號R/B之時間變化之例。圖17(B)中以與圖15(B)相同之方法示出了對選擇字元線WLsel施加之電壓之時間變化之例。圖17(C)中以與圖15(C)相同之方法示出了感測放大單元SAU之鎖存電路XDL中保持之資料之時間變化之例。圖17(D)中以與圖15(D)相同之方法示出了感測放大單元SAU之鎖存電路ADL中保持之資料之時間變化之例。圖17(E)中以與圖17(D)相同之方法示出了感測放大單元SAU之鎖存電路BDL中保持之資料之時間變化之例。圖17(F)中以與圖17(D)相同之方法示出了感測放大單元SAU之鎖存電路CDL中保持之資料之時間變化之例。

於圖17之例中，與圖15之例同樣地，首先自記憶體控制器1向輸入輸出電路21輸入指令RD。輸入指令RD後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L，並且開始以定序讀取方式進行讀出動作。如圖17(B)所示，定序器41將選擇字元線WLsel之電壓按照讀出電壓VrA、VrE、VrB、VrD、VrF、VrC、VrG之順序，以最終歷經圖6所示之7個讀出電壓VrA等全體之方式進行切換。又，定序器41於對選擇字元線WLsel施加了各讀出電壓之各個情形時，藉由進行讀出動作而自選擇記憶胞電晶體MT取得資料。

如圖17(B)所示，進行Core動作之期間，即切換選擇字元線WLsel之電壓之期間可分成3個小期間TML、TMM、TMU。於最初之小期間TML，選擇字元線WLsel之電壓按照讀出電壓VrA、VrE之順序依序切換。於下一個小期間TMM，選擇字元線WLsel之電壓按照讀出電壓VrB、VrD、VrF之順序依序切換。於最後之小期間TMU，選擇字元線WLsel之電壓按照讀出電壓VrC、VrG之順序依序切換。

於小期間TML對選擇字元線WLsel施加之讀出電壓VrA、VrE均為使下位頁資料確定所需之電壓。於小期間TML，對選擇字元線WLsel施加使下位頁資料確定所需之全部讀出電壓VrA等，但不對選擇字元線WLsel施加使下位頁資料以外之資料確定所需之讀出電壓VrB等。因此，於小期間TML結束之時序，下位頁資料會提前確定。如上所述，小期間TML為對選擇字元線WLsel施加讀出下位頁資料所需之電壓之期間，可稱作「對應於下位頁之小期間」。

於小期間TMM對選擇字元線WLsel施加之讀出電壓VrB、VrD、VrF均為使中位頁資料確定所需之電壓。於小期間TMM，對選擇字元線WLsel施加使中位頁資料確定所需之全部讀出電壓VrB等，但不對選擇字元線WLsel施加使中位頁資料以外之資料確定所需之讀出電壓VrA等。因此，於小期間TMM結束之時序，繼下位頁資料之後，中位頁資料確定。如上所述，小期間TMM為對選擇字元線WLsel施加讀出中位頁資料所需之電壓之期間，可稱作「對應於中位頁之小期間」。

於小期間TMU對選擇字元線WLsel施加之讀出電壓VrC、VrG均為使上位頁資料確定所需之電壓。於小期間TMU，對選擇字元線WLsel施加使上位頁資料確定所需之全部讀出電壓VrC等，但不對選擇字元線WLsel施加使上位頁資料以外之資料確定所需之讀出電壓VrA等。因此，於小期間TMU結束之時序，繼下位頁資料及中位頁資料之後，上位頁資料確定。如上所述，小期間TMU為對選擇字元線WLsel施加讀出上位頁資料所需之電壓之期間，可稱作「對應於上位頁之小期間」。

小期間TML結束從而下位頁資料確定後，確定後之下位頁資料儲存於鎖存電路ADL。鎖存電路ADL中儲存之下位頁資料傳輸至鎖存電路XDL後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出下位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO1。再者，雖然圖17(D)中示出了自鎖存電路ADL向鎖存電路XDL傳輸下位頁資料後，將鎖存電路ADL之資料抹除之情況，但其實亦可為自鎖存電路ADL向鎖存電路XDL傳輸下位頁資料後，依然使下位頁資料保持於鎖存電路ADL。

向輸入輸出電路21輸入指令DO1後，半導體記憶裝置2進行將鎖存電路XDL中保持之下位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理，即Dout動作。於此期間，就緒-忙碌信號R/B始終為H。此時，半導體記憶裝置2中於繼續進行小期間TMM之Core動作。於圖17(A)中，與圖15(A)之情形同樣地將如上所述進行下位頁資料之Dout動作之期間標記為「DoutL」。

藉由記憶體控制器1取得下位頁資料之動作(DoutL)完成後，自記憶體控制器1向輸入輸出電路21輸入指令TR。該指令TR作為指示半導體記憶裝置2將下一頁(於該例中為中位頁)之資料傳輸至鎖存電路XDL之指令而使用。

向輸入輸出電路21輸入指令TR後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。圖17之例中，於該時間點，中位頁資料尚未確定，正處於小期間TMM之中途。因此，於該時間點不向鎖存電路XDL傳輸中位頁資料。

然後，小期間TMM結束從而中位頁資料確定後，確定後之中位頁資料保持於鎖存電路BDL。於該時序，如本實施方式般已自記憶體控制器1輸入了指令TR之情形時，半導體記憶裝置2將中位頁資料自鎖存電路BDL傳輸至鎖存電路XDL。成為中位頁資料已保持於鎖存電路XDL之狀態，即可自輸入輸出電路21輸出中位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。再者，雖然圖17(E)中示出了自鎖存電路BDL向鎖存電路XDL傳輸中位頁資料後，將鎖存電路BDL之資料抹除之情況，但其實亦可為自鎖存電路BDL向鎖存電路XDL傳輸中位頁資料後，依然使中位頁資料保持於鎖存電路BDL。

藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出中位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO2。

向輸入輸出電路21輸入指令DO2後，半導體記憶裝置2進行將鎖存電路XDL中保持之中位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理，即Dout動作。於此期間，就緒-忙碌信號R/B始終為H。此時，半導體記憶裝置2中於繼續進行小期間TMU之Core動作。於圖17(A)中，與圖15(A)之情形同樣地將如上所述進行中位頁資料之Dout動作之期間標記為「DoutM」。

藉由記憶體控制器1取得中位頁資料之動作(DoutM)完成後，自記憶體控制器1向輸入輸出電路21輸入指令TR。該指令TR作為指示半導體記憶裝置2將下一頁(於該例中為上位頁)之資料傳輸至鎖存電路XDL之指令而使用。

向輸入輸出電路21輸入指令TR後，半導體記憶裝置2使就緒-忙碌信號R/B自H變成L。圖17之例中，於該時間點，上位頁資料尚未確定，正處於小期間TMU之中途。因此，於該時間點不向鎖存電路XDL傳輸上位頁資料。

然後，小期間TMU結束從而上位頁資料確定後，確定後之上位頁資料保持於鎖存電路CDL。於該時序，如本實施方式般已自記憶體控制器1輸入了指令TR之情形時，半導體記憶裝置2將上位頁資料自鎖存電路CDL傳輸至鎖存電路XDL。成為上位頁資料已保持於鎖存電路XDL之狀態，即可自輸入輸出電路21輸出上位頁資料之狀態後，半導體記憶裝置2使就緒-忙碌信號R/B自L變成H。再者，雖然圖17(F)中示出了自鎖存電路CDL向鎖存電路XDL傳輸上位頁資料後，將鎖存電路CDL之資料抹除之情況，但其實亦可為自鎖存電路CDL向鎖存電路XDL傳輸上位頁資料後，依然使上位頁資料保持於鎖存電路CDL。

藉此，記憶體控制器1認識到可自半導體記憶裝置2輸出上位頁資料。因此，就緒-忙碌信號R/B變成H後，立即自記憶體控制器1向輸入輸出電路21輸入指令DO3。

向輸入輸出電路21輸入指令DO3後，半導體記憶裝置2進行將鎖存電路XDL中保持之上位頁資料自輸入輸出電路21輸出至記憶體控制器1之處理，即Dout動作。於此期間，就緒-忙碌信號R/B始終為H。於圖17(A)中，與圖15(A)之情形同樣地將如上所述進行上位頁資料之Dout動作之期間標記為「DoutU」。

小期間TMU結束後，定序器41使選擇字元線WLsel之電壓自讀出電壓VrG恢復為0 V(電壓Vss)。即，於小期間TMU之後繼而為恢復期間RR。恢復期間RR結束後，藉由記憶體控制器1取得上位頁資料之動作(DoutU)完成。

如上所述，於本實施方式之半導體記憶裝置2中，輸入輸出電路21接收到指令RD後，定序器41進行如下處理：於與作為讀出對象之各頁對應之小期間TML、TMM、TMU，分別切換選擇字元線WLsel之電壓，藉此使對應於該小期間之頁之資料確定。於各個小期間TML、TMM、TMU，定序器41將選擇字元線WLsel之電壓以歷經使對應於該小期間之頁之資料確定所需之全部電壓之方式進行切換，但不將選擇字元線WLsel之電壓切換為使與對應於該小期間之上述頁不同之頁之資料確定所需之電壓。

又，本實施方式中，每當下位頁、中位頁、上位頁中一部分頁之資料確定，定序器41便會將該資料保持至鎖存電路XDL，藉此使之形成可自輸入輸出電路21輸出之狀態。其結果，定序器41能使自輸入輸出電路21輸出資料之處理(即Dout動作)之至少一部分與切換選擇字元線WLsel之電壓之處理(即Core動作)並行地進行。

採用此種方法而進行之定序讀取中，能於開始Core動作後相對較早之時序，成為可自輸入輸出電路21輸出最初之頁資料(下位頁資料)之狀態。

因係於較比較例早之時序開始Dout動作，故本實施方式中，自下位頁輸出資料之Dout動作之期間(DoutL)、及自中位頁輸出資料之Dout動作之期間(DoutM)兩者隱含於進行Core動作之期間。其結果，自Core動作結束起至最後之Dout動作結束為止之期間TM較比較例短，因此整個讀出動作所需之時間得以縮短。

參照圖18，對連續地讀出下位頁資料、中位頁資料及上位頁資料所需之時間進行說明。圖18(A)中示出了圖13之正常讀取所需之時間之例。該圖所示之「Core動作」係正常讀取中所執行之Core動作之合計時間。如圖13所示，進行正常讀取之Core動作之期間中包含3個設置期間R、4個讀出期間RWL、3個恢復期間RR。進行正常讀取時之Core動作之合計時間如圖18(A)所示，為該等期間之和。

圖18(A)所示之「Dout動作」係正常讀取中所執行之Dout動作中，於不與Core動作重合之期間執行之部分之合計時間。正常讀取中，整個Dout動作於不與Core動作重合之期間執行。因此，圖18(A)所示之「Dout動作」等於正常讀取中所執行之Dout動作之合計時間。

圖18(B)中示出了圖14之快取讀取所需之時間之例。該圖所示之「Core動作」及「Dout動作」之定義與上文所述相同。進行快取讀取之Core動作之期間亦與正常讀取之情形同樣地，包含3個設置期間R、4個讀出期間RWL、1個恢復期間RR。因此，進行快取讀取時之Core動作之合計時間如圖18(B)所示，為該等期間之和。其與圖18(A)所示之正常讀取中之Core動作之時間等同。

另一方面，快取讀取中所執行之Dout動作之一部分與Core動作並行地執行。因此，如圖18(B)所示，快取讀取所需之時間較圖18(A)之正常讀取所需之時間短。

圖18(C)中示出了圖15之比較例之定序讀取所需之時間之例。如圖15所示，進行比較例之定序讀取之Core動作之期間中包含1個設置期間R、6個讀出期間RWL、1個恢復期間RR。因此，進行比較例之定序讀取時之Core動作之合計時間如圖18(C)所示，較圖18(A)所示之正常讀取中之Core動作之時間短。

比較例之定序讀取中所執行之Dout動作之一部分與Core動作並行地執行。雖然並行地執行兩個動作之期間之長度會根據條件而變化，但於不與Core動作重合之期間執行之部分之合計時間如圖18(C)所示，較圖18(A)所示之正常讀取中之Dout動作之時間短。

圖18(D)中示出了圖17之本實施方式之定序讀取所需之時間之例。如圖17所示，進行本實施方式之定序讀取之Core動作之期間亦與比較例之情形同樣地，包含1個設置期間R、6個讀出期間RWL、1個恢復期間RR。因此，進行本實施方式之定序讀取時之Core動作之合計時間如圖18(D)所示，較圖18(A)所示之正常讀取中之Core動作之時間短。

於本實施方式之定序讀取中，3次中之2次Dout動作與Core動作並行地執行。其結果，Dout動作中，於不與Core動作重合之期間執行之部分之合計時間如圖18(D)所示，較圖18(C)所示之比較例之定序讀取中之Dout動作之時間短。

如上所述，於本實施方式之定序讀取中，與其他方法相較而言，能使整個讀出動作所需之時間最短。再者，以上所說明之各時間終歸僅為一例，會根據條件而變化。但於使Dout動作所需之時間等條件一致之基礎上比較各個讀出方法後發現，如圖18之例所示，本實施方式之定序讀取之所需時間最短。

本實施方式中，輸入輸出電路21接收到來自記憶體控制器1之指令RD後，定序器41便會執行圖17之定序讀取。如上文所述，指令RD係將記憶胞電晶體MT中記憶之全部頁，即下位頁、中位頁及上位頁之資料連續地讀出之指令。亦可為輸入輸出電路21接收到並非將下位頁、中位頁及上位頁全體，而是將作為其中一部分之複數頁連續地讀出之指令之情形時，亦執行與本實施方式相同之定序讀取，以此取代上文所述之態樣。

例如，於輸入輸出電路21接收到僅連續地執行下位頁及中位頁之指令之情形時，定序器41只要一面對選擇字元線WLsel依序施加讀出電壓VrA、VrE、VrB、VrD、VrF，一面使下位資料及中位資料依序確定即可。又，例如於輸入輸出電路21接收到僅連續地執行中位頁及上位頁之指令之情形時，定序器41只要一面對選擇字元線WLsel依序施加讀出電壓VrB、VrD、VrF、VrC、VrG，一面使中位資料及上位資料依序確定即可。無論哪種情形時，只要由記憶體控制器1指示定序讀取之指令係指示自記憶胞電晶體MT連續地讀出複數頁資料之動作之指令即可。藉此，能於開始Core動作後較先前早之時序，開始有關最初之頁資料之Dout動作。

對第2實施方式進行說明。以下，主要說明與第1實施方式不同之點，對於與第1實施方式共通之點則適當省略說明。

圖19中以與圖17相同之方法示出了進行本實施方式之定序讀取之情形時各部之電壓等之時間變化。對比圖19與圖17後發現，本實施方式於定序讀取時對選擇字元線WLsel施加各讀出電壓VrA等之順序上，與第1實施方式不同。

於最初之小期間TML，定序器41將對選擇字元線WLsel施加之電壓以按照讀出電壓VrE、VrA之順序依序變化之方式進行切換，藉此使下位頁資料確定。於繼小期間TML之後之小期間TMM，定序器41將對選擇字元線WLsel施加之電壓以按照讀出電壓VrF、VrD、VrB之順序依序變化之方式進行切換，藉此使中位頁資料確定。於繼小期間TMM之後之小期間TMU，定序器41將對選擇字元線WLsel施加之電壓以按照讀出電壓VrG、VrC之順序依序變化之方式進行切換，藉此使上位頁資料確定。

如此，無論於小期間TML、TMM、TMU之哪個期間，定序器41均將選擇字元線WLsel之電壓以分階段地變小之方式進行切換。

雖然圖19(B)中省略了圖示，但於小期間TML中之施加最初之讀出電壓VrE之設置期間R，係對選擇字元線WLsel先施加讀出通過電壓VPASS_READ後，再施加讀出電壓VrE。

讀出通過電壓VPASS_READ係較讀出電壓VrA～VrG皆大之電壓。因此，若如本實施方式般繼讀出通過電壓VPASS_READ之後施加讀出電壓VrE，則與如第1實施方式般繼讀出通過電壓VPASS_READ之後施加讀出電壓VrA之情形相較而言，能使讀出電壓之值提前達到目標值。即，能使設置期間R之長度較第1實施方式短。

如此，本實施方式中構成為：於輸入輸出電路21接收到指令RD後最初之小期間TML，定序器41使選擇字元線WLsel之電壓分階段地縮小。藉此，設置期間R變短，因此能以更短之時間完成整個讀出動作。

對第3實施方式進行說明。以下，主要說明與上述第2實施方式不同之點，對於與第2實施方式共通之點則適當省略說明。

圖20中以與圖19相同之方法示出了進行本實施方式之定序讀取之情形時各部之電壓等之時間變化。本實施方式亦與第2實施方式同樣地，於定序讀取時對選擇字元線WLsel施加各讀出電壓VrA等之順序上，與第1實施方式不同。

於最初之小期間TML，對選擇字元線WLsel施加之讀出電壓之順序與第2實施方式相同。又，於小期間TMM、TMU，對選擇字元線WLsel施加之讀出電壓之順序與第1實施方式相同。

如此，本實施方式中構成為：僅於包含設置期間R之最初之小期間TML，定序器41使選擇字元線WLsel之電壓分階段地縮小。使選擇字元線WLsel之電壓分階段地縮小之小期間可如本實施方式般僅為一部分小期間TML，亦可如第2實施方式般為全部小期間TML、TMM、TMU。但為了獲得設置期間R變短之效果，較佳為至少於最初之小期間，使選擇字元線WLsel之電壓分階段地縮小。

對第4實施方式進行說明。以下，主要說明與第1實施方式不同之點，對於與第1實施方式共通之點則適當省略說明。

圖21中以與圖17相同之方法示出了進行本實施方式之定序讀取之情形時各部之電壓等之時間變化。本實施方式亦係於定序讀取時對選擇字元線WLsel施加各讀出電壓VrA等之順序上，與第1實施方式不同。

於最初之小期間TML，對選擇字元線WLsel施加之讀出電壓之順序與第2實施方式相同。又，於小期間TMM，對選擇字元線WLsel施加之讀出電壓之順序與第1實施方式相同。於小期間TMU，對選擇字元線WLsel施加之讀出電壓之順序與第2實施方式相同。因此，對選擇字元線WLsel施加之電壓按照讀出電壓VrE、VrA、VrB、VrD、VrF、VrG、VrC之順序依序切換。

本實施方式亦與第2實施方式同樣地，於最初之小期間TML，使選擇字元線WLsel之電壓分階段地縮小。藉此，能獲得設置期間R變短之效果。

又，本實施方式中，既獲得了設置期間R變短之上述效果，又確保了讀出電壓逐漸地變大之期間，即讀出電壓按照VrA、VrB、VrD、VrF、VrG之順序依序切換之期間儘可能地長。其結果，能使讀出電壓於VrB、VrD、VrF、VrG各值下提前穩定，因此能以更短之時間完成整個讀出動作。

對第5實施方式進行說明。以下，主要說明與第1實施方式不同之點，對於與第1實施方式共通之點則適當省略說明。

圖22中以與圖17相同之方法示出了進行本實施方式之定序讀取之情形時各部之電壓等之時間變化。本實施方式亦係於定序讀取時對選擇字元線WLsel施加各讀出電壓VrA等之順序上，與第1實施方式不同。

本實施方式中，對選擇字元線WLsel施加之電壓按照讀出電壓VrG、VrC、VrB、VrD、VrF、VrE、VrA之順序依序切換。本實施方式中為如下構成：定序器41以最初之小期間成為用以使上位資料確定之小期間TMU，其次之小期間成為用以使中位資料確定之小期間TMM，最後之小期間成為用以使上位資料確定之小期間TMU之方式，切換對選擇字元線WLsel施加之電壓。

本實施方式中，於Core動作時，資料係按照上位頁、中位頁、下位頁之順序依序確定，因此藉由Dout動作而實施之資料輸出亦按照該順序進行。如此，按照何種順序讀出各頁之資料亦可適當變更。

以上，參照具體例對本實施方式進行了說明。但本發明並不限定於該等具體例。業者對該等具體例適當施加設計變更後所得產物只要具備本發明之特徵，同樣亦包含於本發明之範圍內。上述各具體例所具備之各要素及其配置、條件、形狀等並不限定於例示者，而可適當加以變更。上述各具體例所具備之各要素只要不發生技術矛盾，即可適當改變組合。例如，如圖23所示，亦可連續地進行2次以上圖17所示之定序讀取之動作。該情形時，相對於指示第1次定序讀取動作之指令RD1，亦可如圖14之比較例所示，將指示第2次定序讀取動作之指令RD2'作為指示以快取讀取方式進行讀出動作之指令。  [相關申請]

本申請享受以日本專利申請2021-116312號(申請日：2021年7月14日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。

1:記憶體控制器 2:半導體記憶裝置 11:RAM 12:處理器   13:主機介面   14:ECC電路   15:記憶體介面 16:內部匯流排 21:輸入輸出電路 22:邏輯控制電路 31:輸入輸出用焊墊群   32:邏輯控制用焊墊群   33:電源輸入用端子群   41:定序器 42:暫存器 43:電壓產生電路 110, 210:記憶胞陣列 120, 220:感測放大器 130, 230:列解碼器 300:半導體基板 331, 332, 333, 341:配線層 334:記憶孔 335:塊絕緣膜 336:電荷儲存層 337:閘極絕緣膜 338:半導體柱 339, 340:接觸插塞 ADL, BDL, CDL, SDL, XDL:鎖存電路 BL(BL0～BL(m－1)):位元線 BLK:塊 C10:電容器 COM, INV, SEN, SRC:節點 DO1, DO2, DO3, TR, RD:指令 DoutL:進行下位頁資料之Dout動作之期間 DoutM:進行中位頁資料之Dout動作之期間 DoutU:進行上位頁資料之Dout動作之期間 IV11, IV12:反相器 L:鎖存電路中保持有下位頁資料之期間 LBUS:匯流排 M:鎖存電路中保持有中位頁資料之期間 MG:記憶胞電晶體之集合 MT(MT0～MT7):記憶胞電晶體 MP:記憶柱 NS:NAND串 PL1, PL2:面 R:設置期間 RR:恢復期間 RWL:讀出期間 R/B:就緒-忙碌信號 SA:感測放大部 SAU:感測放大單元 SGD(SGD0～SGD3), SGS:可選閘極線 SL:源極線 ST1, ST2:選擇電晶體 SU(SU0～SU3):串單元 TM:期間 TML, TMM, TMU:小期間 TR1～TR14:電晶體 U:鎖存電路中保持有上位頁資料之期間 VrA, VrE, VrB, VrD, VrF, VrC, VrG:讀出電壓 WLsel:選擇字元線 WL(WL0～WL7):字元線

圖1係表示第1實施方式之記憶系統之構成例之方塊圖。  圖2係表示第1實施方式之半導體記憶裝置之構成之方塊圖。  圖3係表示記憶胞陣列之構成之等效電路圖。  圖4係表示記憶胞陣列之構成之剖視圖。  圖5係表示感測放大單元之電路構成之圖。  圖6係表示記憶胞電晶體之閾值分佈之一例之圖。  圖7係表示寫入動作時各配線之電位變化之圖。  圖8係表示寫入動作時循環次數與驗證動作之關係之圖。  圖9係表示寫入動作時各配線之電位變化之圖。  圖10係表示寫入動作時字元線之電位變化之圖。  圖11係表示讀出動作時各配線之電位變化之圖。  圖12係表示下位頁之讀出動作時各配線之電位變化等之圖。  圖13(A)～(C)係表示進行正常讀取(normal read)時各配線之電位變化等之圖。  圖14(A)～(D)係表示進行快取讀取(cache read)時各配線之電位變化等之圖。  圖15(A)～(D)係表示進行比較例之定序讀取(sequential read)時各配線之電位變化等之圖。  圖16(A)～(D)係表示進行比較例之定序讀取時各配線之電位變化等之圖。  圖17(A)～(F)係表示進行第1實施方式之定序讀取時各配線之電位變化等之圖。  圖18(A)～圖18(D)係用以說明整個讀出動作所需之時間之圖。  圖19(A)～(F)係表示進行第2實施方式之定序讀取時各配線之電位變化等之圖。  圖20(A)～(F)係表示進行第3實施方式之定序讀取時各配線之電位變化等之圖。  圖21(A)～(F)係表示進行第4實施方式之定序讀取時各配線之電位變化等之圖。  圖22(A)～(F)係表示進行第5實施方式之定序讀取時各配線之電位變化等之圖。  圖23(A)～(F)係表示於變化例中進行定序讀取時各配線之電位變化等之圖。

ADL, BDL, CDL, XDL:鎖存電路 DO1, DO2, DO3, TR, RD:指令 DoutL:進行下位頁資料之Dout動作之期間 DoutM:進行中位頁資料之Dout動作之期間 DoutU:進行上位頁資料之Dout動作之期間 L:鎖存電路中保持有下位頁資料之期間 M:鎖存電路中保持有中位頁資料之期間 U:鎖存電路中保持有上位頁資料之期間 R:設置期間 RR:恢復期間 RWL:讀出期間 R/B:就緒-忙碌信號 TM:期間 TML, TMM, TMU:小期間 VrA, VrE, VrB, VrD, VrF, VrC, VrG:讀出電壓 WLsel:選擇字元線

Claims (5)

1. 一種半導體記憶裝置，其包含：記憶胞陣列，其包含複數個記憶胞電晶體；字元線，其與上述複數個記憶胞電晶體之閘極相連；控制電路，其控制上述記憶胞陣列之動作；及輸入電路，其接收指令；且當上述輸入電路接收到指示自上述複數個記憶胞電晶體連續地讀出複數頁資料之動作的指令時，上述控制電路在與成為讀出對象之上述複數頁中之頁對應之複數個小期間中之各個小期間內，切換上述字元線之電壓，藉此使與各個該小期間對應之上述頁之資料確定，於各個上述小期間，上述控制電路將上述字元線之電壓以歷經用以使對應於各個該小期間之上述頁之資料確定所需之全部電壓之方式進行切換，另一方面不將上述字元線之電壓切換為用以使與對應於各個該小期間之上述頁不同之上述複數頁中之其他頁之資料確定所需之電壓。
2. 如請求項1之半導體記憶裝置，其進而具備輸出資料之輸出電路，且當一部分上述複數頁之資料確定時，上述控制電路將該資料設為可自上述輸出電路輸出之狀態。
3. 如請求項2之半導體記憶裝置，其中上述控制電路將自輸出電路輸出 資料之處理之至少一部分，與切換上述字元線之電壓之處理並行地進行。
4. 如請求項1至3中任一項之半導體記憶裝置，其中於至少一部分之上述複數個小期間內，將上述字元線之電壓分階段地減小。
5. 如請求項4之半導體記憶裝置，其中於上述輸入電路接收到上述指令後之上述複數個小期間之最初之小期間內，將上述字元線之電壓分階段地減小。

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