TWI289336B - Nanocrystal memory component, manufacturing method thereof and memory comprising the same - Google Patents
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Description
1289336 九、發明說明： 【發明所屬之技術領域】 •本發明係關於—種記憶體裝置及其製法，尤係關於一 種具供存取電荷用之奈米晶粒之記憶體及盆 •【先前技術】 — 奈米晶粒記憶體係目前非揮發性記憶體發展中 二統快閃記憶體(⑽)者。傳統快閃記作 敎金氧半電晶體⑽S)的閘極和通道 除如傳統的金氧半場效電晶體（職 絕緣層外，再多增加一成有虱化 、·^、 ，予閘（n〇atlng gate)，利用制 Ή注人或移走其内部儲存之f 、 傳統浮閘的設計，得刺w “⑹丁貝㈣存。然市 $利用存在於構成浮閘之摻雜之多s lPOJysillcon)中之電荷而導電 =隨氧化層U咖el Qxlde)之任—點有間下士方 電荷即難以儲存在i ’” ：：书逆從時: 寸，穿隧氧化層勢必要子LV灌儿〇 但j。己丨思體尺 M ^ m ,, '專化，惟薄化將面臨到物理古 接牙㈣限制，而使薄化有其限度。 丨物理直 因而，遂有奈米晶粒記憶體之提 二 ，高操作電塵和讀取速度慢的缺且：：述快閃 诫保留能力。不同於傳 、^ η較佳的記 浮問之設計，此種奈憶體以摻雜之多晶砂製作 米晶粒中，由於體之電荷係儲存於各個奈 層中之任-點有；：: 為彼此分離’故若穿遂氧化 流头，A ‘〜电逆狴時，只有靠近該點之電荷会0 *失其餘之電荷仍能保持於各/何會因而 们不木日日粒中，故能改善 ]895 5 1289336 傳統多晶矽浮閘設計中，穿隧氧化層中之任一點若有漏電 途徑時，電荷即難以儲存之缺點。 然而，在奈米晶粒之製作上，如何控制奈米晶粒的形 •成為現今技術所面臨最大的問題。舉例來說，若存在於奈 •米晶粒層之奈米晶粒過小或過於分散，則分佈有奈米晶粒 之奈米晶粒層則無法儲存足夠之電荷，故能影響氧化層下 之通道（channel)的電荷數相形減少，而造成判讀上的 困難；換言之，當儲存於奈米晶粒層之電荷數過少時，會 鲁造成有電荷已儲存於奈米晶粒層之啟始電壓（threshol d vo 11age )與沒有電荷儲存於奈米晶粒層之啟始電壓之差 值過小，以致無法分辨其是否有儲存電荷，進而無法做有 效的判讀。因此，在奈米晶粒的製程中，均冀望能夠有足 夠之奈米晶粒以儲存足夠之電荷，以使有電荷儲存與沒有 電荷儲存之啟始電壓差增加，進而使該記憶體能做有效的 判讀。 φ 目前用以容納更多電荷的做法，一般係採用濺鍍、直 接沉積或佈植一層很厚之金屬離子之方式，再予以退火而 於矽化物層中形成奈米晶粒。該製法之缺點在於奈米晶粒 於矽化物層中的高度位置不易控制，使奈米晶粒分佈散 亂，導致奈米晶粒與閘極間的能障寬度（barrier width) 不一，而使寫入或抹除之啟始電壓不易固定於同一水準。 換言之，若奈米晶粒為散亂分佈時，各個奈米晶粒距底層 基材或穿隧氧化層距離即不一致，以致奈米晶粒之能障 (energy barri er )皆不一樣。因而，當施加電壓時，部 18930 1289336 :奈米晶粒已儲存有電荷，而 荷；同樣地，在執行抹除摔 ：“粒精未储存電 荷，但部份奈米晶粒卻尚部份奈米晶粒已移除電 誤，進而造成過度抹除現象/%荷’遂可能導致判讀錯 第1圖即顧示傳統奈平B^ 化層1 〇 4與蘭極i 〇 5間之卉、;曰曰、：己憶體中嵌置於閘極氧 106，其係以散亂而不方、教層107之多數奈米晶教 」105上時，每一個太半 工刀佈，當施加電壓至閘極 而會受到大小:二=:=極—不- :二在進行抹除時，為使所；易控 何去除，而可能也使較小能 丄不未曰曰粒⑽之電 因此，如何製造出言宓、之不米晶粒被過度抹除。 成為亟待解決之課題。^ a且均勻分佈之奈米晶粒層已 【發明内容】 種能使各個奈米晶粒之啟之主要目的即幻 度抹除現象發生，而能提 ϋ %堊均句分佈及避免過 件及其製法。 $能之一種奈米晶粒記憶體元 本發明之另一目λ袒# 之記憶體。 ”一種具等高分佈之奈米晶粒 為達上揭及其他之目的， 記憶體元件之製法 ：月乃“、-種奈求晶粒 成長出-穿一以 分層與介電分層於該穿，化層二 鑒於上述習知技術之 供 種能使各個奈来曰φή ^ 、’發明之主要目的即在提 18930 7 1289336 —刀層與介電分層進行高溫退火，以使哕 八 、成多數之奈米曰杈日ώ n+ "，包刀層、.，口晶而形 曰粒為耸： 且由同一導電分層所結晶形成之奈米 佈;並令經高溫退火之該導電分層與介電: "為";整合層；以及於該整合層上形成-閑極。層 %分^==晶粒記憶體元件之製法’係使由'任1 太乎曰曰米晶粒為相同高度之分佈，而使各 之啟始電壓分佈均勻，且能防止：产=使:個务、^ _棱升記憶體之效能。， 而 ·' 本發明並提供一種奈米晶粒記憶體元件’係包括 |材，形成於該基材上之穿隧氧仆 土 •卜夕敕人爲“ .牙、虱化層，形成於談穿隧氧化層 -m整合層係包括介電材料與分佈於該吩電材 中之由複數個位於同一平面上之奈米晶粒所構成之夺 K米晶粒組群，使同一組群中之奈米晶粒與該穿隨氧化>間 …巨離均相同，而具有，同之能化 •層上之閘極。.… · 口 本赛明復提供-種奈米晶粒記憶體元件之記憶體，係 包括-基材；形成於該基材上並間隔開一適當距離之源極 與汲極；形成於該基材位於源極與沒極間之位置上的穿隨 氧化層；形成於該穿隨氧化層上之整合層，該整合層係包 括介電材料與，分佈於該介電材料中之由複數個位於同一 平面上之奈米晶粒所構成之奈米晶粒組群，使同—組群中 之奈米晶粒與該穿隨氧化層間之距離均相同，而具有相同 之能障寬；以及形成在該整合層上之閘極。 18930 1289336 【貫施方式】 以下茲以較佳之實施例配 提供之奈米晶粒記_體元附圖式，评述本發明所 Ί 牛之記憶體。 。牛及八‘法及具有該記憶體元 •第2Α至2Ε圖係用以說明 件之製法。 之示未日日粒記憶體元 如第2Α圖所示’首先，係以如 羽 一由石夕材料構成之基材2G上成長—穿、之自知方式於 隧氧化層21得為石夕氧化物或其他八^乳化層2卜該穿 形成厚度則宜為約5 : 广/料所構成，而其 方式乃運用習知技/曰甘形成該穿隨氧化層Μ之 不予贅述。 'a料材料亦為習知者，故在此 再而如弟2β圖所示，在今空 習知之原子層化學氣心積法在 化層上之各層沉積物之厚度，先行沉積八二牙随乳 於該介電分層上沉稽一展道 、ί )丨电勿層，再 再，a 層，接著於該導電八声卜 再/儿知另一層介電分層，以此交秩 蜍电刀層上 之導電分層220與介電分層221:使任沉積出多層 均藉-介電分層221隔開;在本實施：導電分層220間 有三層之導電分層220與三層之介恭=中，如圖所示，設 須知，該導電分層22〇與介電分層刀六層”1交互疊置。 全視記憶體元件於設計上之需求而定，置的數量完 限制。此外，沉積穿隨氧化層上命㈣增減而無特定 方法並不限於原子層化學氣相1 :分層與導電分層之 曰曰 知亦可採用分子束蟲曰 18930 9 1289336 法（MBE)、化學氣相沉積（CVD)、物理氣相沉積侧） 或其他適用方法。同時，該介電分層221之材料得選自如 氧化石夕等習用之介電材料，而該導電分層2 2 0則可由如金 屬或金屬化合物成份而成者，如鎳、金、銀、白金等或氮 化鈦（ΉΝ)寺金屬化合物，亦可如石夕化鍺之石夕化物材料推 雜半導體成份而成者，料導體成份得為如魏鎵 )、硫化錦（CdS)、石申化鎵（GaAs )或石申化銦（Inp ) 寻m及乂族疋素合成之化合物或n及^族元素合成之 :匕：物:7為其他類似之成份或化合物，由吻^ 知者，故在此不另為贅述。 如第2C圖所示，對該交互疊置之導電分層22〇及八 電分層221進行如高溫退火埶:兮曾" 分層㈣中之㈣匕衣私以使各該導電 曰 〆成刀、、、口日日而形成多數個奈米 所示。於該整合層22中，自同-導電分^ 之奈米晶粒220a係位於同-平面而構成一 221間隔開，故任 二：：：，均為-介電分層 出之大半曰4 上下相對之自導電分層220結晶形成 所分;群亦為構成該介電分層221之介電材料 咖=/11’位於同—奈米晶粒組群中之各奈米晶粒 仆思门刀，使各奈米晶粒220a與位於其下方穿 陡乳化層之21間之距離均相同，而呈 牙 故能令製成之記情體且有& 、 水月匕P早見， 午# 、有均勻分佈之啟始電壓，且銥狀^ 18930 1289336
800°C^ 1 200°CV 用以形成該奈米晶粒2 2 〇 a之方法 亦可，用氮化法或其他適用方法。不以冋概退火， :後，如2E圖所示，於該整合層以上形成一間極 所使以如化學氣相沉積法等習知方式形成， 形成後，/ 爹雜多晶石夕等之習用材料。該閘極23 y ， P兀成本發明之記憶體元件的製程。 再而’如第3圖所示者，為整合有 之記憶體2。如圖所示，該 ^ ^兀件 ^ ^ ^ 豕°己2係包括有基材20，形 21 i:H2°上之穿隨氧化層21，形成於該穿隨氧化詹 王口層22 ’形成於該整合層22上之閘極23,以 ^於該基材2〇中而位於該㈣氧化層Μ兩 之 =4與源極25;其中，該整合層22中，如咖 =:複數個奈米晶粒22Ga，該奈米晶粒⑽係由位於 二'I者構成一奈米晶粒組群，而每-奈米晶粒220a r : U SB粒组群中’且位於較下方之奈米晶粒組 I、較上方之奈米晶粒組群係間隔開一距離，而呈 置之形態。 惟以上所述之實施例，係用 ’卞用以5兄明本發明之原理及其 架構。而非甩以限定本發明之奋 ^ π〈 J戶、施摩巳田哥。於本發明之宗 旨和範_下，本發明涵苗所古榮 , η〜瓜所有寺效之修正以及替代，其定 義於下述之專利申請範圍。 【圖式簡單說明】 第1圖係傳統奈米晶粒記億體中之㈣晶粒層之剖 18930 11 1289336 面示意圖； 第2A圖係說明於基材上成長一層穿隧氧化層； 第2B圖係相似於第2A圖之剖面示意圖，其說明於穿 隧氧化層之上多次交互沉積導電分層及介電分層； 第2C圖係相似於第2B圖之剖面示意圖，其說明進行 如高溫退火之熱氧化製程·， 第2D圖係相似於第2C圖之剖面示意圖，其說明導電 分層結晶而形成多數個奈米晶粒； Φ 第2E圖係相似於第2D圖之剖面示意圖，其說明進行 閘極之製程；以及 第3圖係本發明之奈米晶粒記憶體之剖面示意圖。 【主要元件符號說明】 104 閘極氧化層 105 閘極 106 奈米晶粒 107 奈米晶粒層 ^ 20 基材 21 穿隧氧化層 22 整合層 220 導電分層 220a 奈米晶粒 221 介電分層 23 閘極 24 汲極 25 源極 12 18930
Claims (1)
1289336 十、申請專利範園·· 一種奈米晶粒記憶體元件之製法 括列助 於基材上 ^ 你匕括下列步驟 ^ 成長一牙隧氧化層；於該穿隧氧化屑卜夕Α >…分層； θ上夕- 人父互沉積導電分層及介電 _ α ‘笔分層形成出複數個曰 、， 電分層盥介命八显私 不木日日叔，亚使該導 电分層整合形成一整合層，i 蛤龟分層形成出之奈米曰 -中由同— —奈米晶粒组群，使每:太半、；同—平面而構成 ，均為等高分佈；以及示未晶粒組群中之奈米晶粒 於該整合層上形成一閘極。 :申：專利範圍第!項 法，其中，多次交互、文并道千、 月且兀件之製 係以原子層沉積方式為之。 ）丨电刀層之步 如申凊專利範圍第1 法，其中，多次交互粒記憶體元件之製 係以分子^法為之介電分層之步 如申請專利範圍第·！項 卜 法，其中，多次交互奸道干 肢7°件之製 係以化學氣相沉積法為之。 θ次’丨戈刀層之步 如申請專利範圍第2 # , 貞之奈朱晶粒記憶體元技 法，其中’多次交互沉積導電分層及介電：：之製係以物理氣相沉積法為之。 曰 刀層之步‘如申請專利範圍第1 員之示米晶粒記憶體元件制 2· 3. 4· 5· 6. 18930 13 i 獨 336 法，其中，令該導電分； 驟係以熱氧化方式曰 >成出複數個奈米晶粒之步 7.如申請專利範圍第t::大+ 法，苴中，該埶不水晶粒記憶體元件之製 §如由飞化方式係高溫退火。 .如申凊專利範圍f!項 法，其中，該介恭八E /卡日日粒記憶體元件之製 9 . 书刀g係由介電材料所制忐去 9.如申請專利範圍第8之 朴所衣成者。 法，1中，該介不米晶粒記憶體元件之製 .如申請專利範圍第丨jg 法，其中’任二上下相米晶粒記憶體元件之製 導電分層間之介電導電分層係由一炎設於該 n ^ ^ 书刀層所分隔開。 .如申請專利範圍第丨碩之太 法，其中，該導電分芦乂記憶體元件之製 12 . ώ 电刀層係由金屬成分而成者。 13.如申心真牙刀層係由金屬化合物成分而成者。 法申5月專利_第1項mm體元件之製 八二中x ‘电刀層係由矽化物材料摻雜半導體成 刀而形成者。 14’-種奈米晶粒記憶體元件，係包括: 基材； 形成於該基材上之穿隧氧化層； 形成於該穿隧氡化層上之整合層，其中，該整合 1中分佈有複數個奈米晶粒，使位於同—平面之奈米 B曰粒構成一奈米晶粒組群，且每一奈米晶粒均位於一 18930 14 1289336 該奈米晶粒組群中，同時，任二 組群均為形成玆軚A ® —人^T才目對 < 奈米 板 晶 以及 組群均為形成該整合層之介電 / 毛材枓所隔開 形成於該整合層上之閘極。 Ϊ5·如申請專利範圍第14項之 .中妆參n大丄 不未日日粒記憶體元件，j： 中位於同一奈米晶粒組群中 ^ 6化：間之距離均相同，故能等高分佈於該整 :申請ί利範圍第14項之奈米晶粒記憶體元v，^ 中，忒牙隧乳化層與整合層之 ’、 料所製成者。 电材枓係為氧化矽村 17· —種奈米晶粒記憶體，係包括： 基材； 形成於該基材上並間隔開一 極； ι田距#之源極與沒 形成於該基材上之穿隧氧化層； 形成於該穿隨氧化層上之整:層，其中，兮效人 層中分佈有複數個奈米晶粒 /正口 ，曰柄媸士一*, 使位於同一平面之奈米 :12 粒組群’且每-奈米晶粒均位於- 忒示米晶粒組群中，同時，任二 έθ m ^ ^ JL —上下相對之奈米晶粒 、，且群均為形成該整合層之介電材料所隔開：以及 形成於該整合層上之閘極。 18·如申請專利範圍第17項之奈米晶粒記憶體，並中位 於同一奈米晶粒組群中之奈求晶粒與該穿隨氧化層 間之距離均相同，故能等高分佈於該整合層中。 19.如申請專利範圍第17項之奈米晶粒記憶體，盆中， 18930 15 1289336 該穿隧氧化層與整合層之介電材料係為氡化矽材料 所製成者。
16 18930
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